CN117440686A - 用于形成包括存储器单元串的存储器阵列的方法 - Google Patents

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CN117440686A CN202311697995.7A CN202311697995A CN117440686A CN 117440686 A CN117440686 A CN 117440686A CN 202311697995 A CN202311697995 A CN 202311697995A CN 117440686 A CN117440686 A CN 117440686A
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Abstract

一种用于形成包括存储器单元串的存储器阵列的方法包括：在衬底上形成将包括竖直交替的第一层和第二层的堆叠的下部部分。所述堆叠包括横向间隔开的存储器块区。所述第一层的材料具有与所述第二层的材料不同的组成。在所述下部部分中形成水平伸长线，所述线个别地在横向紧邻的所述存储器块区之间。所述线包括牺牲材料。所述线个别地包括纵向沿着其的在所述第一层中的最下部第一层中的横向相对突起部。在所述下部部分和所述线上方形成所述堆叠的上部部分的所述竖直交替的第一层和第二层，且形成沟道材料串，所述沟道材料串延伸穿过所述上部部分中的所述第一层和所述第二层到所述下部部分。

Description

用于形成包括存储器单元串的存储器阵列的方法
分案申请相关信息
本申请是申请日为2021年5月12日、申请号为202110516495.3、发明名称为“用于形成包括存储器单元串的存储器阵列的方法”的发明专利申请的分案申请。
技术领域
本文公开的实施例涉及存储器阵列且涉及用于形成存储器阵列的方法。
背景技术
存储器是一种类型的集成电路系统且在计算机系统中用于存储数据。存储器可被制造在个别存储器单元的一或多个阵列中。可使用数字线(其也可称作位线、数据线或感测线)和存取线(其也可称作字线)对存储器单元进行写入或从中进行读取。感测线可沿着阵列的列使存储器单元以导电方式互连，且存取线可沿着阵列的行使存储器单元以导电方式互连。每个存储器单元可通过感测线和存取线的组合唯一地寻址。
存储器单元可以是易失性的、半易失性的或非易失性的。非易失性存储器单元可在不通电的情况下将数据存储很长一段时间。非易失性存储器通常被指定为具有至少约10年的保留时间的存储器。易失性存储器耗散，且因此刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更短的保留时间。无论如何，存储器单元经配置以用至少两个不同的可选择状态来保持或存储存储器。在二进制系统中，所述状态被视作“0”或“1”。在其它系统中，至少一些个别存储器单元可经配置以存储多于两个信息电平或状态。
场效应晶体管是可用于存储器单元中的一种类型的电子组件。这些晶体管包括一对导电源极/漏极区，所述一对导电源极/漏极区在其间具有半导电沟道区。导电栅极邻近于沟道区且通过薄的栅极绝缘体与所述沟道区间隔开。向栅极施加合适的电压允许电流通过沟道区从源极/漏极区中的一者流动到另一者。当从栅极去除电压时，在很大程度上防止了电流流动通过沟道区。场效应晶体管还可包含额外结构，例如，作为栅极绝缘体与导电栅极之间的栅极构造的部分的可逆可编程电荷存储区。
快闪存储器是一种类型的存储器，且大量用于现代计算机和装置中。例如，现代个人计算机可将基本输入输出系统(Basic Input Output System，BIOS)存储在快闪存储器芯片上。作为另一实例，越来越常见的是，计算机和其它装置利用固态驱动器中的快闪存储器来替代常规硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中普及，这是因为快闪存储器使得制造商能够在新的通信协议变得标准化时支持所述新的通信协议，且使得制造商能够针对增强特征远程升级装置。
NAND可以是集成快闪存储器的基本架构。NAND单元装置包括与存储器单元的串联组合进行串联耦合的至少一个选择装置(且所述串联组合通常称为NAND串)。NAND架构可以三维布置来配置，所述三维布置包括竖直堆叠的存储器单元，所述竖直堆叠的存储器单元单独地包括可逆编程的竖直晶体管。控制电路系统或其它电路系统可形成于竖直堆叠的存储器单元下方。其它易失性或非易失性存储器阵列架构也可包括单独地包括晶体管的竖直堆叠的存储器单元。
存储器阵列可布置于存储器页、存储器块和部分块(例如，子块)和存储器平面中，例如，如美国专利申请公开案第2015/0228651号、第2016/0267984号和第2017/0140833号中的任一个中所展示和描述。存储器块可至少部分地限定竖直堆叠的存储器单元的个别字线层中的个别字线的纵向轮廓。与这些字线的连接可在竖直堆叠的存储器单元的阵列的末端或边缘处所谓的“阶梯结构”中发生。阶梯结构包含个别“台阶”(替代地称为“阶”或“阶梯”)，其限定个别字线的接触区，竖向延伸的导电通孔在所述接触区上接触以提供对字线的电接入。
发明内容
在一个方面中，本申请案提供一种用于形成包括存储器单元串的存储器阵列的方法，其包括：在衬底上形成包括导体材料的导体层；在所述导体层上方形成堆叠的下部部分，所述堆叠的所述下部部分将包括竖直交替的第一层和第二层，所述堆叠包括横向间隔开的存储器块区，所述第一层的材料具有与所述第二层的材料不同的组成，所述第一层中的最下部第一层包括第一牺牲材料；在所述下部部分中形成水平伸长线，所述线个别地在横向紧邻的所述存储器块区之间，所述线包括具有与所述第一牺牲材料不同的组成的第二牺牲材料，所述线个别地包括纵向沿着其的在所述最下部第一层中的横向相对突起部；在所述下部部分和所述线上方形成所述堆叠的上部部分的所述竖直交替的第一层和第二层，且形成沟道材料串，所述沟道材料串延伸穿过所述上部部分中的所述第一层和所述第二层到所述下部部分中的所述最下部第一层；将水平伸长沟槽形成到所述堆叠中，所述水平伸长沟槽个别地在所述横向紧邻的存储器块区之间且延伸到所述存储器块区之间的所述线；通过所述沟槽去除所述线和突起部的所述第二牺牲材料；以及在所述沟槽和由于所述线的所述第二牺牲材料的所述去除而留下的空隙空间中形成介入材料。
在另一方面中，本申请案提供一种用于形成包括存储器单元串的存储器阵列的方法，其包括：在衬底上形成堆叠的下部部分，所述堆叠的所述下部部分将包括竖直交替的第一层和第二层，所述堆叠包括横向间隔开的存储器块区，所述第一层的材料具有与所述第二层的材料不同的组成；在所述下部部分中形成水平伸长线，所述线个别地在横向紧邻的所述存储器块区之间，所述线包括牺牲材料，所述线个别地包括纵向沿着其的在所述第一层中的最下部第一层中的横向相对突起部；在所述下部部分和所述线上方形成所述堆叠的上部部分的所述竖直交替的第一层和第二层，且形成沟道材料串，所述沟道材料串延伸穿过所述上部部分中的所述第一层和所述第二层到所述下部部分；将水平伸长沟槽形成到所述堆叠中，所述水平伸长沟槽个别地在所述横向紧邻的存储器块区之间且延伸到所述存储器块区之间的所述线；通过所述沟槽去除所述线和突起部的所述牺牲材料；以及在所述沟槽和由于所述线的所述牺牲材料的所述去除而留下的空隙空间中形成介入材料。
在另一方面中，本申请案提供一种用于形成包括存储器单元串的存储器阵列的方法，其包括：在衬底上形成包括导体材料的导体层；在所述导体层上方形成堆叠的下部部分，所述堆叠的所述下部部分将包括竖直交替的第一层和第二层，所述堆叠包括横向间隔开的存储器块区，所述第一层的材料具有与所述第二层的材料不同的组成；所述下部部分包括：所述下部部分包括：在所述导体材料正上方的所述第二层中的最下部第二层；在所述最下部第二层正上方的所述第一层中的最下部第-层，所述最下部第一层包括第一牺牲材料；在所述最下部第一层正上方的第二层材料的第一层；在所述第一层正上方的具有与所述第一层不同的组成的第二层；在所述第二层正上方的具有与所述第二层不同的组成的第三层；并且所述最下部第一层比所述第二层厚；在延伸穿过所述第三层、所述第二层、所述第一层、所述最下部第一层、所述最下部第二层且延伸到所述导体材料中的下部部分中形成水平伸长凹槽；所述凹槽延伸到所述导体材料中的深度小于所述最下部第一层的厚度；使所述导体材料、所述最下部第一层的所述第一牺牲材料和所述第二层选择性地相对于所述最下部第二层、所述第一层和所述第三层横向凹进，以在所述导体材料、所述最下部第一层的所述第一牺牲材料和所述第二层中的所述凹槽的个别者纵向地形成横向相对凹部；将绝缘材料沿着所述凹槽的侧壁沉积且沉积到所述凹部中，所述绝缘材料填充所述导体材料中的所述凹部和所述第二层中的所述凹部，所述绝缘材料不足以填满所述最下部第一层中的所述凹部；从所述最下部第一层中的所述凹部去除所述绝缘材料，同时将所述绝缘材料留在所述导体材料中的所述凹部和所述第二层中的所述凹部中；在去除所述绝缘材料之后，在所述凹槽中形成水平伸长线，所述线个别地在横向紧邻的所述存储器块区之间，所述线个别地包括纵向沿着其的在所述最下部第一层中的所述横向相对凹部中的横向相对突起部，所述线包括具有与所述第一牺牲材料不同的组成的第二牺牲材料；在所述下部部分和所述线上方形成所述堆叠的上部部分的所述竖直交替的第一层和第二层，且形成沟道材料串，所述沟道材料串延伸穿过所述上部部分中的第一层和所述第二层到所述下部部分中的所述最下部第一层；将水平伸长沟槽形成到所述堆叠中，所述水平伸长沟槽个别地在所述横向紧邻的存储器块区之间且延伸到所述存储器块区之间的所述线；通过所述沟槽去除所述线和突起部的所述第二牺牲材料且暴露所述最下部第一层中的所述第一牺牲材料；通过所述沟槽从所述最下部第一层各向同性地蚀刻所述暴露第一牺牲材料；以及在所述各向同性蚀刻之后，在所述最下部第一层中形成导电材料，所述导电材料将所述沟道材料串中的个别者的所述沟道材料与所述导体层的所述导体材料直接电耦合在一起。
附图说明
图1是根据本发明的一实施例的过程中衬底的一部分的图解横截面视图且是穿过图2中的线1-1截取的。
图2是穿过图1中的线2-2截取的图解横截面视图。
图3-40是根据本发明的一些实施例的过程中的图1和2的构造或其各部分的图解依序截面、展开、放大和/或部分视图。
图41是根据本发明的一实施例的过程中的衬底的一部分的图解横截面视图。
具体实施方式
本发明的实施例涵盖用于形成存储器阵列的方法，所述存储器阵列为例如NAND或其它存储器单元的阵列，其在阵列下可具有至少一些外围控制电路系统(例如阵列下CMOS)。本发明的实施例涵盖所谓的“后栅”或“替换栅”工艺、所谓的“先栅”工艺，以及不论是现有的还是未来开发的与晶体管栅极的形成时间无关的其它工艺。参考图1-40描述第一实例方法实施例，其可视为“后栅”或“替换栅”过程，且从图1和2开始。
图1和2展示构造10，其具有其中将形成晶体管和/或存储器单元的竖向延伸串的阵列或阵列区域12。构造10包括具有导电/导体/传导、半导电/半导体/半传导或绝缘/绝缘体/绝缘(即，本文中在电学上)材料中的任何一或多种的基底衬底11。各种材料已经竖向形成于基底衬底11上方。材料可在图1和2所描绘的材料的旁边、竖向向内或竖向向外。举例来说，集成电路系统的其它部分制造或完全制造的组件可设置于基底衬底11上方、周围或内部某处。还可制造用于操作存储器单元的竖向延伸串的阵列(例如，阵列12)内的组件的控制电路系统和/或其它外围电路系统，且所述电路系统可以或可以不完全或部分地在阵列或子阵列内。此外，也可相对于彼此独立地、先后地或以其它方式制造和操作多个子阵列。本文中，“子阵列”也可视为阵列。
在一些实施例中且如所示，包括具有最上部表面19的导体材料17的导体层16已形成于衬底11上方。在一个实施例中，导体材料17包括与上部导体材料43组成不同的下部导体材料44(例如，WSix)正上方(例如，直接抵靠)的上部导体材料43(例如，n型或p型导电掺杂多晶硅)。导体层16可包括用于控制对将在阵列12内形成的晶体管和/或存储器单元的读取和写入存取的控制电路系统(例如外围阵列下电路系统和/或公共源极线或板)的部分。
堆叠18*的下部部分18L当存在时已经在衬底11和导体层16上方形成(*作为后缀用于包含所有此类可能具有也可能不具有其它后缀的用相同数值指定的组件)。堆叠18*将包括竖直交替的导电层22*和绝缘层20*，其中导电层22*的材料具有与第二层20*的材料不同的组成。导电层22*(替代地称为第一层)可不包括传导材料，且绝缘层20*(替代地称为第二层)可不包括绝缘材料或在结合在此初始地描述的“后栅”或“替换栅”实例方法实施例处理时是绝缘的。在一个实施例中且如所示，下部部分18L包括在导体材料17正上方(例如，直接抵靠)的第二层20*的最下部20z。第一层22*的最下部层22z在最下部第二层20z的正上方(例如，直接抵靠)且包括第一牺牲材料21(例如，掺杂或未掺杂多晶硅或氮化硅)。第二层材料24(例如，二氧化硅)的第一层45在最下部第一层22z正上方(例如，直接抵靠)。具有与第一层45不同的组成的第二层46(例如，材料21)在第一层45正上方(例如，直接抵靠)。最下部第一层22z比第二层46厚。具有与第二层46不同的组成的第三层60(例如，材料24)在第二层46正上方(例如，直接抵靠)。
堆叠18*包括横向间隔开的存储器块区58，所述存储器块区将包括成品电路系统构造中的横向间隔开的存储器块58。在此文档中，“块”一般包含“子块”。存储器块区域58和所得存储器块58(仍未展示)可视为是纵向延伸的且例如沿着方向55定向。存储器块区58可能在此处理点处不可辨别。
参考图3和4，水平伸长凹槽79已经形成于下部部分18L中且延伸穿过第三层60、第二层46、第一层45、最下部第一层22z、最下部第二层20z，且延伸到导体材料17中。凹槽79延伸到导体材料17中的深度D，所述深度D小于最下部第一层22z的厚度T。在一个实施例中且如所示，最下部第一层22z比上部导体材料43厚，且水平伸长凹槽79形成为穿过上部导体材料43以延伸到下部导体材料44(例如，如所展示，延伸到导体材料44中)。
参考图5-8，导体材料17(例如，上部导体材料43)、最下部第一层22z的第一牺牲材料21和第二层46已经相对于最下部第二层20z、第一层45和第三层60横向凹进，以沿着导体材料17、最下部第一层22z的第一牺牲材料21和第二层46中的个别凹槽79纵向地形成横向相对凹部78。在一个实施例中，横向凹进的此类动作包括导体材料17、最下部第一层22z的第一牺牲材料21和第二层46的各向同性蚀刻。在导体材料17(例如，上部导体材料43)、最下部第一层22z的第一牺牲材料21和第二层46包括彼此相同的组成的一个此类实施例中，其此类各向同性蚀刻可同时发生。举例来说，在材料21(和43，在一个实施例中)包括多晶硅且其它暴露材料包括二氧化硅和WSix的情况下，与图3和4的化学物质为氢氧化四甲基铵(TMAH)相比，实例各向同性蚀刻化学物质产生图5-8的构造。在一个实施例中，导体材料17、最下部第一层22z的第一牺牲材料21和第二层46中的仅两者具有相对于彼此相同的组成，并且其各向同性蚀刻可能不会同时发生。在一个实施例中，导体材料17、最下部第一层22z的第一牺牲材料21和第二层46中无一者具有相对于彼此相同的组成，并且其各向同性蚀刻可能不会同时发生。无论如何，且在一个实施例中且如所示，此类横向凹进还使上部导体材料43相对于下部导体材料44选择性地横向凹进，以将导体材料17中的横向相对凹部78形成为在上部导体材料43中。
参考图9，绝缘材料61(例如，二氧化硅)已经沿着凹槽79的侧壁沉积且沉积到凹部78中。绝缘材料61填充导体材料17中的凹部78和第二层46中的凹部78。绝缘材料61不足以填满最下部第一层22z中的凹部78。
参考图10-13，已经从最下部第一层22z中的凹部78去除(例如，通过其各向同性蚀刻)绝缘材料61，同时在导体材料17中的凹部78中和在第二层46中的凹部78中留下绝缘材料61。
参考图14和15，水平伸长线13已经形成于凹槽79中且个别地在横向紧邻的存储器块区58之间。线13个别地包括纵向沿着其的在最下部第一层22z中的横向相对凹部78中的横向相对突起部66。线13包括具有与第一牺牲材料21不同的组成的第二牺牲材料15。在一个实施例中，第二牺牲材料15包括金属材料，例如，在TiN薄层上方的元素钨。在形成线13的材料15之前，已经在凹槽79和凹部78中形成可选的绝缘内衬47(例如，二氧化硅)，并且在一个此类实施例中，绝缘内衬的至少一部分处于成品电路系统构造中。在一个实施例中，个别线13的第二牺牲材料15可横向地延伸到相应的横向紧邻的存储器块区58中，例如，如通过实例横向突起部66所展示。在一个实施例中，线13个别地包括在最下部第一层22z上方的最上部表面31。在一个实施例中，线13个别地包括不直接抵靠导体材料17(例如，归因于绝缘内衬47的存在)的底部表面59。线13可以横向向内渐缩(未展示)，从而更深地移动到下部堆叠部分18L中。
参考图16-19，堆叠18*的上部部分18U的竖直交替的第一层22*和第二层20*已经形成于下部部分18L和线13上方。实例导电层22*包括可以是完全或部分牺牲性的第一材料26(例如，当后栅处理时为氮化硅)。实例绝缘层20*包括第二材料24，所述第二材料的组成与第一材料26的组成不同且所述第二材料可以是完全或部分牺牲性的。层20*和22*中的每一个的实例厚度是20到60纳米。只展示了少量层20*和22*，但堆叠18U(且由此堆叠18*)更有可能包括几十个、一百个或更多个(等)层20*和22*。此外，可以是也可以不是外围和/或控制电路系统的部分的其它电路系统可处于导体层16与堆叠18*之间。举例来说，此类电路系统的导电材料和绝缘材料的多个竖直交替层可在最下部的导电层22*下方和/或在最上部的导电层22*上方。例如，一或多个选择栅极层(未展示)可以在导体层16和最下部导电层22*之间，且一或多个选择栅极层可以在导电层22*的最上部者上方。替代地或另外，所描绘的最上部和最下部导电层22*中的至少一个可以是选择栅极层。
沟道开口25已经形成(例如，通过蚀刻)穿过上部部分18U中的绝缘层20*和导电层22*到下部部分18U中的最下部第一层22z并到导体层16，如所展示。仅通过举例且为了简洁起见，沟道开口25展示为以每行四个和五个沟道开口25的交错行的群组或列布置。沟道开口25可随着在堆叠18*中移动更深而径向向内渐缩(未展示)。在一些实施例中，沟道开口25可如所展示进入导体层16的导体材料17，或可止于顶部(未展示)。替代地，作为实例，沟道开口25可止于最下部绝缘层20z或最下部第一层22z的顶部或内部。将沟道开口25最终至少延伸到导体层16的导体材料17中的原因是为了向沟道开口25内的材料提供锚定效应。蚀刻终止材料(未展示)可在导体层16的导体材料17内或顶上，以在有此类期望时有助于相对于导体层16终止对沟道开口25的蚀刻。此类蚀刻终止材料可以是牺牲性或非牺牲性的。
晶体管沟道材料36已经竖向地沿着第一层和第二层形成于个别沟道开口25中，因此包括个别沟道材料串53，所述个别沟道材料串延伸穿过上部部分18U中的第一层22*和第二层20*到下部部分18L中的最下部第一层22z。沟道材料串53中的沟道材料36将与导体层16中的导体材料17直接电耦合。所形成的实例存储器阵列的个别存储器单元可包括栅极区(例如控制栅极区)和横向处于栅极区与沟道材料之间的存储器结构。在一个此类实施例中，存储器结构形成为包括电荷阻挡区域、存储材料(例如，电荷存储材料)和绝缘电荷传递材料。个别存储器单元的存储材料(例如，浮动栅极材料，如掺杂或未掺杂的硅，或电荷捕集材料，如氮化硅、金属点等)竖向地沿着个别电荷阻挡区。绝缘电荷传递材料(例如，具有包夹在两个绝缘体氧化物[例如，二氧化硅]之间的含氮材料[例如，氮化硅]的带隙工程化的结构)横向地在沟道材料与存储材料之间。图16-19展示一个实施例，其中电荷阻挡材料30、存储材料32和电荷传递材料34已经竖向地沿着绝缘层20*和导电层22*形成于个别沟道开口25中。晶体管材料30、32和34(例如，存储器单元材料)可通过例如在堆叠18*上方和个别沟道开口25内沉积其相应薄层且随后将此类晶体管材料往回至少平坦化到堆叠18*的顶部表面来形成。
沟道材料36可被视为具有其最下部表面71。在一个实施例中，沟道材料串53沿着其具有存储器单元材料(例如，30、32和34)，且其中第二层材料(例如，24)水平地处于紧邻沟道材料串53之间。归因于比例，材料30、32、34和36在图16和17中共同展示为且仅指定为材料37。实例沟道材料36包含适当掺杂的结晶半导体材料，例如一或多种硅、锗和所谓的III/V半导体材料(例如，GaAs、InP、GaP和GaN)。材料30、32、34和36中的每一种的实例厚度是25到100埃。可进行冲压蚀刻以从沟道开口25的基底去除材料30、32和34(未展示)以暴露导体层16，使得沟道材料36直接抵靠导体层16的导体材料17。此类冲压蚀刻可相对于材料30、32和34中的每一种单独地发生(如所展示)，或可仅相对于一些发生(未展示)。替代地且仅作为实例，可不进行冲压蚀刻，且沟道材料36可仅通过单独的导电互连件直接电耦合到导体层16的导体材料17(仍未展示)。沟道开口25展示为包括径向中心实心介电材料38(例如，旋涂电介质、二氧化硅和/或氮化硅)。替代地且仅作为实例，沟道开口25内的径向中心部分可包含空隙空间(未展示)和/或不含实心材料(未展示)。
在形成沟道开口25之前，牺牲柱(未展示)可能已经形成于下部堆叠部分18L中，并且将水平地定位于(即，在x、y坐标中)将形成个别沟道开口25的位置。沟道开口25将随后形成到此类牺牲柱，且所述牺牲柱随后将被去除，由此在形成材料37和38之前将沟道开口25有效地延伸到最下部第一层22z中。
参考图20和21，水平伸长沟槽40已经形成到堆叠18*中(例如，通过各向异性蚀刻)，并且个别地在横向紧邻的存储器块区58之间，并且延伸到所述存储器块区之间的线13。在一个实施例中，沟槽40竖直地延伸到线13的第二牺牲材料15中。图22展示第二牺牲材料15的可选的额外竖直蚀刻(例如，各向同性地；参见下文之实例化学物质)。
参考图23，且在一个实施例中，内衬材料35(例如，掺杂或未掺杂多晶硅或二氧化硅)已经形成为覆盖沟槽40的侧壁和基底，且其后已经去除以不覆盖沟槽基底(例如，通过无掩模各向异性类间隔物蚀刻)，以重新暴露第二牺牲材料15。
参考图24和25，已经通过沟槽40去除(例如，通过选择性各向同性蚀刻)线13(未展示)和突起部66(未展示)的第二牺牲材料15(未展示)。未被内衬材料35掩蔽的可选内衬47的部分也已经被去除(例如，当二氧化硅时使用HF)。在一个实施例中，已经暴露最下部第一层22z中的第一牺牲材料21。本领域的技术人员能够选择合适的各向同性蚀刻化学物质，所述化学物质将相对于其它暴露材料选择性地蚀刻第二牺牲材料15。作为实例，W材料15可使用氨气和过氧化氢的混合物或硫酸和过氧化氢的混合物相对于SiO2和Si3N4选择性地各向同性地蚀刻。
参考图26-28，最下部第一层22z中的暴露第一牺牲材料21(22z中未展示)已经通过沟槽40从中各向同性地蚀刻，例如相对于其它暴露材料选择性地蚀刻。本领域的技术人员能够选择一种或多种合适的蚀刻化学物质(例如，使用液体或气态H3PO4作为主蚀刻剂，其中材料21为氮化硅且暴露的其它材料包括一种或多种氧化物或多晶硅，或在材料21为多晶硅的情况下，使用TMAH)。
在一个实施例中，暴露最下部第一层中的沟道材料串的沟道材料的侧壁。图29和30展示实例此类后续处理，其中在一个实施例中，材料30(例如，二氧化硅)、材料32(例如，氮化硅)和材料34(例如，二氧化硅或二氧化硅和氮化硅的组合)已经在层20z和层20x中的每一者中蚀刻，以暴露最下部第一层22z中的沟道材料串53的沟道材料36的侧壁41。层20z中的材料30、32和34中的任一者可被视为其中的牺牲材料。作为实例，考虑材料21、36和43为多晶硅的实施例，材料24和47为二氧化硅，且存储器单元材料30、32和34个别地为二氧化硅层和氮化硅层中的一或多者。在此类实例中，所描绘的构造可通过使用经改性或不同化学物质来相对于另一化学物质选择性地依序蚀刻二氧化硅和氮化硅而产生。举例来说，100∶1(按体积计)水与HF的溶液将相对于氮化硅选择性地蚀刻二氧化硅，而1000∶1(按体积计)水与HF的溶液将相对于二氧化硅选择性地蚀刻氮化硅。因此，且在此类实例中，此类蚀刻化学物质可以交替方式使用，其中需要达成由图29和30所示的实例构造。本领域的技术人员能够选择其它化学物质以用于蚀刻其它不同材料，其中需要如图29和30所示的构造。
参考图31和32，且在一个实施例中，导电/传导材料42已经沉积到由于去除第一牺牲材料21而留下的最下部第一层22z中的空隙空间中。在一个此类实施例中，导电材料42在最下部第一层22z中直接抵靠沟道材料串53的沟道材料36的暴露侧壁41，且在一个实施例中直接抵靠导体层16的导体材料17(例如，上部导体材料43)的最上部表面19。这只是一个实例，由此导电材料42已经沉积以将个别沟道材料串53的沟道材料36与导体层16的导体材料17(例如，通过沟道材料侧壁41)直接电耦合在一起。实例导电材料42为导电掺杂的半导体材料(例如，导电掺杂的多晶硅)和金属材料。
参考图33和34，导电材料42已经从沟槽40去除，例如通过定时各向同性蚀刻。这可导致如所展示的内衬材料35的去除，或可单独地去除此材料。替代地，内衬材料35可能已经较早去除(未展示)。去除内衬材料35的原因是在更换栅极过程中提供对第一层22中的材料26的接入以用于其去除。当暴露(未展示)时，导电材料42的蚀刻可导致导体材料17的一些蚀刻。实例蚀刻化学物质是各向异性(HBr)且各向同性(TMAH)的，其中材料42为导电掺杂多晶硅，材料24为二氧化硅，材料26为二氧化硅。可进行可选的选择性氧化(未展示)，以在沟槽40底部的导体材料17顶部形成氧化物层(未展示)。
参考图35_40，导电层22*的材料26(未展示)已经例如通过相对于其它暴露材料理想地选择性地(例如，使用液态或气态H3PO4作为主蚀刻剂，其中材料26是氮化硅且其它材料包括一或多种氧化物或多晶硅)通过沟槽40各向同性地蚀刻掉而去除。在实例实施例中，导电层22*中的材料26(未展示)是牺牲性的且已经被传导材料48代替，且此后已经从沟槽40中去除，因此形成个别导电线29(例如，字线)和个别晶体管和/或存储器单元56的竖向延伸串49。
可在形成传导材料48之前形成薄的绝缘内衬(例如，Al2O3且未展示)。晶体管和/或存储器单元56的大致位置在图40中用括号指示，且一些在图35、37、39中用虚线轮廓指示，其中晶体管和/或存储器单元56在所描绘的实例中基本上是环状或环形的。替代地，晶体管和/或存储器单元56可相对于个别沟道开口25不完全环绕，使得每一沟道开口25可具有两个或更多个竖向延伸串49(例如，在个别导电层中，多个晶体管和/或存储器单元围绕个别沟道开口，其中个别导电层中可能是每沟道开口多个字线，且未展示)。传导材料48可视为具有与个别晶体管和/或存储器单元56的控制栅极区52对应的末端50(图40)。在描绘的实施例中，控制栅极区域52包括个别导电线29的个别部分。材料30、32以及34可视为横向地位于控制栅极区52与沟道材料36之间的存储器结构65。在一个实施例中且如相对于实例“后栅”处理所展示，导电层22*的传导材料48在形成沟道开口25和/或沟槽40之后形成。替代地，例如关于“先栅”处理，导电层的传导材料可在形成沟道开口25和/或沟槽40(未展示)之前形成。
电荷阻挡区(例如，电荷阻挡材料30)在存储材料32与个别控制栅极区52之间。电荷阻挡可在存储器单元中具有以下功能：在编程模式中，电荷阻挡件可阻止电荷载流子从存储材料(例如浮动栅极材料、电荷捕集材料等)传向控制栅极，且在擦除模式中，电荷阻挡件可阻止电荷载流子从控制栅极流入存储材料。因此，电荷阻挡件可用以阻挡个别存储器单元的控制栅极区与存储材料之间的电荷迁移。如所展示的实例电荷阻挡区包括绝缘体材料30。借助于另外的实例，电荷阻挡区可包括存储材料(例如，材料32)的横向(例如，径向)外部部分，其中此类存储材料是绝缘的(例如，在绝缘存储材料32与传导材料48之间不存在任何不同组成材料的情况下)。无论如何，作为额外实例，存储材料与控制栅极的导电材料的交接处可足以在不存在任何单独组成绝缘体材料30的情况下充当电荷阻挡区。此外，传导材料48与材料30(如果存在)的交接处结合绝缘体材料30可一起充当电荷阻挡区，且替代地或另外可充当绝缘存储材料(例如氮化硅材料32)的横向外部区。实例材料30是氧化硅铪和二氧化硅中的一或多者。
在一个实施例中且如所示，沟道材料串53的沟道材料36的最下部表面71从未直接抵靠导体层16的导体材料17中的任一者。
介入材料57已经形成于沟槽40和由于线13的第二牺牲材料15的去除而留下的空隙空间中，且由此在横向紧邻的存储器块58之间横向地突出且沿着横向紧邻的存储器块纵向地突出。介入材料57可在横向紧邻的存储器块之间提供横向电隔离(绝缘)。这可包含绝缘、半导电和传导材料中的一或多种，且无论如何，可促进成品电路系统构造中导电层22相对于彼此的短接。实例绝缘材料是SiO2、Si3N4、Al2O3和未掺杂多晶硅中的一或多者。介入材料57可包含穿阵列通孔(未展示)。在形成指定为介入材料57的材料之前形成的沟槽40中的一些材料可以保留，由此构成介入材料57的一部分。
如本文中关于其它实施例展示和/或描述的任何其它属性或方面可用于参考上文实施例展示及描述的实施例中。
图4展示了一实施例，其中水平伸长凹槽79形成为穿过上部导体材料43以延伸到导体材料44中。图41展示实例替代实施例构造10a，其中水平伸长凹槽79a形成为仅部分延伸到上部导体材料43中。已经在适当时使用上文所描述的实施例的相同标号，其中用后缀“a”或用不同标号指示一些构造差异。可发生类似于上文关于图5-40所展示和描述的处理，以产生一或多个类似的成品构造，例如，由图35-40所示。可使用如本文中关于其它实施例所展示和/或描述的任何其它属性或方面。
在一些实施例中，用于形成包括存储器单元(例如，56)串(例如，49)的存储器阵列(例如，12)的方法，包括在衬底(例如，11)上形成包括导体材料(例如，17)的导体层(例如，16)。将包括竖直交替的第一层(例如，22*)和第二层(例如，20*)的堆叠(例如，18*)的下部部分(例如，18L)形成于导体层上方。堆叠包括横向间隔开的存储器块区(例如，58)。第一层的材料具有与第二层的材料不同的组成。第一层的最下部(例如，22z)包括第一牺牲材料(例如，21)。水平伸长线(例如，13)形成于下部部分中且个别地在横向紧邻的存储器块区之间。线包括具有与第一牺牲材料不同的组成的第二牺牲材料(例如，15)。线个别地包括纵向沿着其的在最下部第一层中的横向相对突起部(例如，66)。堆叠的上部部分(例如，18U)的竖直交替的第一层和第二层形成于下部部分和线上方。沟道材料串(例如，13)形成为延伸穿过上部部分中的第一层和第二层到下部部分中的最下部第一层。将水平伸长沟槽(例如，40)形成到堆叠中，所述水平伸长沟槽个别地在横向紧邻的存储器块区之间且延伸到所述存储器块区之间的线。通过沟槽去除线和突起部的第二牺牲材料。在沟槽和由于线的第二牺牲材料的去除而留下的空隙空间中形成介入材料(例如，57)。可使用如本文中关于其它实施例所展示和/或描述的任何其它属性或方面。
在一些实施例中，用于形成包括存储器单元(例如，56)串(例如，49)的存储器阵列(例如，12)的方法包括在衬底(例如，11)上形成堆叠(例如，18*)的下部部分(例如，18L)，所述下部部分将包括竖直交替的第一层(例如，22*)和第二层(例如，20*)。堆叠包括横向间隔开的存储器块区(例如，58)。第一层的材料具有与第二层的材料不同的组成。水平伸长线(例如，13)形成于下部部分中且个别地在横向紧邻的存储器块区之间。线包括牺牲材料(例如，15)。线个别地包括纵向沿着其的在第一层中的最下部第一层(例如，22z)中的横向相对突起部(例如，66)。堆叠的上部部分(例如，18U)的竖直交替的第一层和第二层形成于下部部分和线上方。沟道材料串(例如，53)形成为延伸穿过上部部分中的第一层和第二层到下部部分。将水平伸长沟槽(例如，40)形成到堆叠中，且所述水平伸长沟槽个别地在横向紧邻的存储器块区之间且延伸到所述存储器块区之间的线。通过沟槽去除线和突起部的牺牲材料。在沟槽和由于线的牺牲材料的去除而留下的空隙空间中形成介入材料(例如，57)。可使用如本文中关于其它实施例所展示和/或描述的任何其它属性或方面。
上述处理或构造可视为相对于组件的阵列，所述组件形成为此类组件的单个堆叠或单个叠组或在单个堆叠或单个叠组内，所述堆叠或叠组在底层基底衬底上方或作为底层基底衬底的部分(但单个堆叠/叠组可具有多个层)。用于操作或存取阵列内的此类组件的控制和/或其它外围电路系统作为成品构造的部分也可形成于任何位置，并且在一些实施例中可以在阵列下面(例如，阵列下面的CMOS)。无论如何，一或多个额外此类堆叠/叠组可提供或制造于在图中示出或上文描述的堆叠/叠组上方和/或下方。此外，组件的阵列在不同堆叠/叠组中可相对于彼此相同或不同，且不同堆叠/叠组可相对于彼此具有相同的厚度或不同的厚度。介入结构可设置于竖直紧邻的堆叠/叠组之间(例如，额外电路系统和/或介电层)。此外，不同堆叠/叠组可相对于彼此电耦合。多个堆叠/叠组可以单独地且依序地(例如，一个在另一个顶上)制造，或者两个或更多个堆叠/叠组可以基本上同时制造。
上文所论述的组合件和结构可用于集成电路/电路系统中且可并入于电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和应用专用模块中，且可包含多层、多芯片模块。电子系统可以是以下广泛范围的系统中的任一个：例如摄像机、无线装置、显示器、芯片组、机顶盒、游戏、照明、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等。
本文件中，除非另有指示，否则“竖向”、“更高”、“上部”、“下部”、“顶部”、“顶上”、“底部”、“上方”、“以下”、“在...下”、“在...下方”、“向上”和“向下”大体上参考竖直方向。“水平”指代沿着主衬底表面的大体方向(即，在10度内)且可相对于在制造期间处理的衬底，且竖直是大体与其正交的方向。提及“恰好水平”是指沿着主衬底表面(即，与所述表面不形成度数)且在制造期间处理衬底可参照的方向。另外，如本文中所使用的“竖直”和“水平”是相对于彼此的大体上垂直方向，且与衬底在三维空间中的定向无关。另外，“竖向延伸”及“竖向地延伸”是指从恰好水平倾斜至少45°的方向。另外，关于场效应晶体管“竖向地延伸”、“竖向延伸的”、“水平地延伸”、“水平延伸的”等是参考晶体管的沟道长度的定向，在操作中电流在源极/漏极区之间沿着所述定向流动。对于双极结晶体管，“竖向地延伸”、“竖向延伸的”、“水平地延伸”、“水平延伸的”等参考基底长度的定向，在操作中电流在发射极与集电极之间沿着所述定向流动。在一些实施例中，竖向地延伸的任何组件、特征和/或区竖直地或在竖直的10°内延伸。
此外，“正上方”、“正下方”和“处于正下方”要求两个所陈述区/材料/组件相对于彼此的至少一些横向重叠(即，水平地)。并且，使用前面没有“正”的“上方”仅要求在另一所陈述区/材料/组件上方的所陈述区/材料/组件的某一部分在另一所陈述区/材料/组件的竖向外侧(即，与两个所陈述区/材料/组件是否存在任何横向重叠无关)。类似地，使用前面没有“正”的“下方”和“下面”仅要求在另一所论述区/材料/组件下方/下面的所论述区/材料/组件的某一部分在另一所论述区/材料/组件的竖向内侧(即，与两个所论述区/材料/组件是否存在任何横向重叠无关)。
本文中所描述的材料、区和结构中的任一个可以是均质的或非均质的，且无论如何在其上覆的任何材料上方可为连续的或不连续的。当针对任何材料提供一或多种实例组合物时，所述材料可包括此一或多种组合物、主要由此一或多种组合物组成或由此一或多种组合物组成。另外，除非另行陈述，否则可使用任何合适的现有或未来开发的技术来形成每一材料，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂和离子植入是实例。
另外，单独使用的“厚度”(前面无方向性形容词)被定义为从具有不同组成的紧邻材料或紧邻区的最接近表面垂直穿过给定材料或区的平均直线距离。另外，本文中所描述的各种材料或区域可具有基本恒定的厚度或具有可变的厚度。如果具有可变的厚度，那么除非另有指示，否则厚度是指平均厚度，且此类材料或区由于厚度可变而将具有某一最小厚度和某一最大厚度。如本文中所使用，“不同组成”仅要求两个所陈述材料或区的可直接抵靠彼此的那些部分在化学上和/或在物理上不同，例如在所述材料或区不均匀的情况下。如果两个所陈述材料或区彼此并未直接抵靠，那么在此类材料或区并不均匀的情况下，“不同组成”仅要求两个所陈述材料或区的彼此最接近的那些部分在化学上和/或在物理上不同。在此文档中，当所陈述材料、区或结构相对于彼此存在至少某一物理接触时，材料、区或结构“直接抵靠”另一材料、区或结构。相比之下，前面没有“正”的“在...上方”、“在...上”、“邻近”、“沿着”和“抵靠”涵盖“直接抵靠”以及其中介入材料、区或结构使得所陈述的材料、区或结构相对于彼此无物理触摸接触的构造。
本文中，如果在正常操作中，电流能够从一个区域-材料-组件连续流动到另一区域-材料-组件，且在充足地产生亚原子正和/或负电荷时主要通过所述亚原子正和/或负电荷的移动来进行所述流动，则所述区域-材料-组件相对于彼此“电耦合”。另一电子组件可在所述区域-材料-组件之间且电耦合到所述区域-材料-组件。相比之下，当区-材料-组件称为“直接电耦合”时，直接电耦合的区-材料-组件之间没有介入的电子组件(例如，没有二极管、晶体管、电阻器、换能器、交换器、熔断器等)。
本文中的“行”和“列”的任何使用是为了方便区分一个系列或定向的特征与另一系列或定向的特征，且组件已经或可沿着所述“行”和“列”形成。“行”和“列”关于任何系列的区、组件和/或特征同义地使用，与功能无关。无论如何，行可相对于彼此笔直和/或弯曲和/或平行和/或不平行，列可同样如此。此外，行及列可相对于彼此以90°或以一或多个其它角度(即，除平角之外)相交。
本文中的导电/导体/导电性材料中的任一个的组成可以是金属材料和/或导电掺杂的半导电/半导体/半导电性材料。“金属材料”是元素金属、两种或大于两种元素金属的混合物或合金以及任何一或多种导电金属化合物中的任一者或组合。
本文中，关于蚀刻(etch)、蚀刻(etching)、去除(removing)、去除(removal)、沉积、形成(forming)和/或形成(formation)的“选择性”的任何使用是一种所陈述材料以按体积计至少2∶1的速率相对于所作用的另一所陈述材料进行的这一动作。另外，对选择性地沉积、选择性地生长或选择性地形成的任何使用是以按体积计至少2∶1的比率使一种材料相对于另一种或多种所陈述材料沉积、生长或形成达至少第一75埃的沉积、生长或形成。
除非另有指示，否则本文中“或”的使用涵盖任一个和两者。
结论
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括：在衬底上形成包括导体材料的导体层。将包括竖直交替的第一层和第二层的堆叠的下部部分形成于导体层上方。堆叠包括横向间隔开的存储器块区。第一层的材料具有与第二层的材料不同的组成。第一层中的最下部第一层包括第一牺牲材料。水平伸长线形成于下部部分中且个别地在横向紧邻的存储器块区之间。线包括具有与第一牺牲材料不同的组成的第二牺牲材料。线个别地包括纵向沿着其的在最下部第一层中的横向相对突起部。在下部部分和线上方形成堆叠的上部部分的竖直交替的第一层和第二层，且形成沟道材料串，所述沟道材料串延伸穿过上部部分中的第一层和第二层到下部部分中的最下部第一层。将水平伸长沟槽形成到堆叠中，所述水平伸长沟槽个别地在横向紧邻的存储器块区之间且延伸到所述存储器块区之间的线。通过沟槽去除线和突起部的第二牺牲材料。在沟槽和由于线的第二牺牲材料的去除而留下的空隙空间中形成介入材料。
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括：在衬底上形成将包括竖直交替的第一层和第二层的堆叠的下部部分。堆叠包括横向间隔开的存储器块区。第一层的材料具有与第二层的材料不同的组成。水平伸长线形成于下部部分中，所述线个别地在横向紧邻的存储器块区之间。线包括牺牲材料。线个别地包括纵向沿着其的在第一层中的最下部第一层中的横向相对突起部。在下部部分和线上方形成堆叠的上部部分的竖直交替的第一层和第二层，且形成沟道材料串，所述沟道材料串延伸穿过上部部分中的第一层和第二层到下部部分。将水平伸长沟槽形成到堆叠中，所述水平伸长沟槽个别地在横向紧邻的存储器块区之间且延伸到所述存储器块区之间的线。通过沟槽去除线和突起部的牺牲材料。在沟槽和由于线的牺牲材料的去除而留下的空隙空间中形成介入材料。
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括：在衬底上形成包括导体材料的导体层。将包括竖直交替的第一层和第二层的堆叠的下部部分形成于导体层上方。堆叠包括横向间隔开的存储器块区。第一层的材料具有与第二层的材料不同的组成。下部部分包括在导体材料正上方的第二层中的最下部第二层。第一层中的最下部第一层在最下部第二层正上方。最下部第一层包括第一牺牲材料。第二层材料的第一层在最下部第一层正上方。具有与第一层不同的组成的第二层在第一层正上方。具有与第二层不同的组成的第三层在第二层正上方。最下部第一层比第二层厚。水平伸长凹槽形成于延伸穿过第三层、第二层、第一层、最下部第一层、最下部第二层且延伸到导体材料中的下部部分中。凹槽延伸到导体材料中的深度小于最下部第一层的厚度。使导体材料、最下部第一层的第一牺牲材料和第二层相对于最下部第二层、第一层和第三层选择性地横向凹进，以在导体材料、最下部第一层的第一牺牲材料和第二层中的凹槽的个别者纵向地形成横向相对凹部。将绝缘材料沿着凹槽的侧壁沉积且沉积到凹部中。绝缘材料填充导体材料中的凹部和第二层中的凹部。绝缘材料不足以填满最下部第一层中的凹部。从最下部第一层中的凹部去除绝缘材料，同时将绝缘材料留在导体材料中的凹部和第二层中的凹部中。在去除绝缘材料之后，水平伸长线形成于凹槽中，所述线个别地在横向紧邻的存储器块区之间。线个别地包括纵向沿着其的在最下部第一层中的横向相对凹部中的横向相对突起部。线包括具有与第一牺牲材料不同的组成的第二牺牲材料。堆叠的上部部分的竖直交替的第一层和第二层形成于下部部分和线上方。沟道材料串形成为延伸穿过上部部分中的第一层和第二层到下部部分中的最下部第一层。将水平伸长沟槽形成到堆叠中，所述水平伸长沟槽个别地在横向紧邻的存储器块区之间且延伸到所述存储器块区之间的线。通过沟槽去除线和突起部的第二牺牲材料且暴露最下部第一层中的第一牺牲材料。通过沟槽从最下部第一层各向同性地蚀刻暴露的第一牺牲材料。在各向同性蚀刻之后，在最下部第一层中形成导电材料，所述导电材料将沟道材料串中的个别者的沟道材料与导体层的导体材料直接电耦合在一起。
根据规定，已就结构和方法特征而言以更具体或更不具体的语言描述了本文中所公开的主题。然而，应理解，权利要求书不限于所示出和描述的特定部件，因为本文中所公开的装置包括实例实施例。因此，权利要求书具有如书面所说明的整个范围，且应根据等效物原则恰当地进行解释。

Claims (17)

1.一种包括存储器单元串的存储器阵列，其包括：
横向间隔开的存储器块，其个别地包括垂直堆叠，所述垂直堆叠包括在导体层正上方的交替的绝缘层和导电层，存储器单元串包括延伸穿过所述绝缘层和所述导电层的沟道材料串；
介入材料，其横向介于所述横向间隔开的存储器块中的横向紧邻存储器块之间，且竖向地且纵向地沿着所述横向间隔开的存储器块中的横向紧邻存储器块；
所述导电层中的最下部导电层，其包括将所述沟道材料串中的个别沟道材料串的所述沟道材料与所述导体层的导体材料直接电耦合在一起的导电材料，所述导电材料直接抵靠所述个别沟道材料串的所述沟道材料的侧壁且直接抵靠所述导体层的所述导体材料的顶部；
包括绝缘材料的所述介入材料，所述绝缘材料在所述横向间隔开的存储器块中位于所述最下部导电层正上方且直接抵靠所述导电材料的最上部表面；以及
包括绝缘体材料的所述介入材料，所述绝缘体材料在所述导体层中和所述横向间隔开的存储器块中，所述绝缘体材料直接抵靠所述导电材料的最下部表面。
2.根据权利要求1所述的存储器阵列，其中所述绝缘材料和所述绝缘体材料包括相同的组成。
3.根据权利要求2所述的存储器阵列，其中所述相同的组成包括二氧化硅。
4.根据权利要求1所述的存储器阵列，其中所述绝缘材料具有直接抵靠掺杂多晶硅的侧壁。
5.根据权利要求4所述的存储器阵列，其中所述掺杂多晶硅具有直接抵靠所述存储器单元串中的个别存储器单元串的电荷阻挡材料的侧壁的侧壁。
6.根据权利要求4所述的存储器阵列，其中所述掺杂多晶硅直接抵靠所述导电材料的所述最上部表面。
7.根据权利要求1所述的存储器阵列，其中所述绝缘材料具有直接抵靠未掺杂多晶硅的侧壁。
8.根据权利要求7所述的存储器阵列，其中所述未掺杂多晶硅具有直接抵靠所述存储器单元串中的个别存储器单元串的电荷阻挡材料的侧壁的侧壁。
9.根据权利要求7所述的存储器阵列，其中所述未掺杂多晶硅直接抵靠所述导电材料的所述最上部表面。
10.根据权利要求1所述的存储器阵列，其中所述绝缘材料具有直接抵靠氮化硅的侧壁。
11.根据权利要求10所述的存储器阵列，其中所述氮化硅具有直接抵靠所述存储器单元串中的个别存储器单元串的电荷阻挡材料的侧壁的侧壁。
12.根据权利要求10所述的存储器阵列，其中所述氮化硅直接抵靠所述导电材料的所述最上部表面。
13.根据权利要求1所述的存储器阵列，其中所述导体层中的所述导体材料的最上部分包括导电掺杂多晶硅，所述绝缘体材料具有直接抵靠所述导电掺杂多晶硅的侧壁的侧壁。
14.根据权利要求10所述的存储器阵列，其中所述介入材料具有在所述绝缘材料正下方的侧壁。
15.根据权利要求10所述的存储器阵列，其中所述介入材料具有在所述绝缘体材料正上方的侧壁。
16.根据权利要求10所述的存储器阵列，其中所述介入材料具有在所述绝缘材料正下方且在所述绝缘体材料正上方的侧壁。
17.根据权利要求16所述的存储器阵列，其中所述侧壁是垂直的。
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