CN1171630A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明的目的是制造在外围元件区部分中形成的每个元件的耐压特性优良的半导体器件而不使制造工艺变得复杂的方法。把杂质离子注入衬底以便形成第一阱部分和把包括第一阱部分表面在内的衬底表面分成多个有源区的场氧化物薄膜。此外,杂质离子注入第一阱部分以形成具有多个有源区的第二阱部分。暴露相应于第二阱部分上有源区的区域并形成覆盖除以上区域以外区域的掩模。以能作用通过场氧化物薄膜的能量把离子注入至掩模上被暴露的第二阱部分。

Description

半导体器件及其制造方法
本发明涉及一种半导体器件及其制造方法，该半导体器件具有含双阱结构的半导体衬底，其中在半导体衬底内形成导电类型互不相同的两个阱。
可使用以下半导体衬底来制造包括诸如EP-ROM(可擦电可编程只读存储器)或EEP-ROM(电可擦可编程只读存储器)在内的非逸失性元件的半导体存储器，或CMOS(互补金属氧化物半导体)。这种半导体衬底具有第一阱部分和第二阱部分。第一阱部分暴露于半导体衬底的表面上，且导电类型不同于该衬底。第二阱部分如此形成，使之暴露于半导体衬底表面的第一阱中，其导电类型与衬底的相同。
具有此双阱结构的半导体衬底包括以下形成工艺。通过把杂质离子注入半导体衬底来形成第一阱部分。此外，把用以形成沟道截止区的离子(以下叫做“沟道截止离子”)注入场绝缘薄膜，形成不包括衬底第一阱部分的区域。在场绝缘薄膜形成后，通过杂质离子注入在第一阱部分内形成第二阱部分。
第二阱部分具有多个有源区。将这些有源区用作为非逸失性存储元件的存储器阵列区部分和围绕非逸失性存储元件电路的外围元件区部分。
考虑到业已注入形成第二阱部分的杂质离子要保证外围元件区部分内形成的每个晶体管的源-漏耐压特性。因此，沟道截止离子只有在第二阱部分形成之后才注入存储器阵列区部分。
因此如上所示，本发明的一个目的是提供一种半导体器件，它能防止外围元件区部分中所形成元件的耐压特性的恶化。
本发明的另一个目的是提供一种掩模，它能防止有源区中杂质浓度的过度增加，并进一步简化制造半导体器件的工艺。
依据本发明的一个方面，为了实现上述的另一个目的，所提供的本发明的半导体器件，包括：
具有第一阱部分和第二阱部分的双阱结构，这两部分的极性互不相同；
其表面为两个阱部分所共有的半导体衬底被场绝缘薄膜分成多个有源区；以及
都在第二阱部分内形成的存储器阵列区部分和外围元件区部分，
从而通过离子注入在存储器阵列区部分和外围元件区部分内形成沟道截止区。
依据本发明的另一个方面，为了实现上述另一个目的，所提供的掩模包括：
用以分别覆盖位于第二阱部分内的有源区的部分；
用以分别覆盖靠近有源区的场绝缘薄膜边缘部分的部分；以及
通过它可将沟道截止离子注入进不包括第一阱部分的半导体衬底区域的场绝缘薄膜下面的窗口。
业已简要说明本申请各种发明的典型一种。然而，将可从以下描述理解本申请的各种发明以及这些发明的特殊结构。
虽然说明书以特别指出和清楚主张被认为是本发明主题的权利要求书作了总结，但相信从以下结合附图的描述将更好地理解本发明，它的目的和特征及其进一步的目的、特征和优点，其中：
图1示出依据本发明制造半导体器件方法的第一实施例图；
图2是类似于图1(d)的图，它示出制造半导体器件方法的第二实施例，用以避免第二阱部分内杂质浓度的大量增加；以及
图3是类似于图1(d)的图，它示出制造半导体器件方法的第三实施例，它能集中地把沟道截止离子注入预定的区域。
图1示出依据本发明制造半导体器件方法的第一实施例图。
作为例子，正如图1(a)所示，把p型硅半导体衬底11用作为半导体存储器10的衬底。半导体衬底11的表面覆盖有例如厚度为5000A掩蔽氧化物薄膜12。通过光刻和腐蚀除去氧化物薄膜12的一部分，该部分覆盖在相应于氧化物薄膜12中，用以形成半导体衬底11的第一阱部分的预定区域。为了保护半导体衬底的11表面免受下一个步骤中的离子注入，在已局部除去氧化物薄膜12的半导体衬底11的暴露部分上形成例如厚度为1000A的氧化物薄膜13。
把磷离子选择性地注入已局部除去氧化物薄膜12且其表面已被氧化物薄膜13保护的半导体衬底11中作为施主，其状态为：加速电压和离子浓度分别被设定在180keV和1013离子/cm2。此时，利用氧化物薄膜12作为掩模。为了控制上述离子注入后杂质离子的扩散长度，将半导体衬底在1150℃的氮气中经受大约60分钟的推进处理。由于此推进处理，在半导体衬底11上氧化物薄膜12的暴露区域中形成导电类型与半导体衬底11不同的第一阱部分14。
在第一阱部分形成后，如图1(b)所示除去掩蔽氧化物薄膜12和保护氧化物薄膜13。其后，在半导体衬底11的表面上形成基底氧化物薄膜15和各自的氮化硅薄膜16。
以下方法是众所周知的LOCOS(硅的局部氧化)方法，且在如下所述在半导体衬底11的氧化下形成各自的场绝缘薄膜时，使氮化硅薄膜16通过抑制或控制半导体衬底11的氧化可选择性地氧化半导体衬底11。此外，基底氧化物薄膜15吸收氮化硅薄膜16和半导体衬底11之间的热膨胀之差，从而释放半导体衬底11中产生的热应变。
相应地，如此形成基底氧化物薄膜15，使之覆盖于半导体衬底11的整个表面。另一方面，如此形成氮化硅薄膜16，使之选择性地覆盖于不包括形成场绝缘薄膜区域的部分，而基底氧化物薄膜15则插在氮化硅薄膜16和半导体衬底11之间。
在基底氧化物薄膜15和各自的氮化硅薄膜16形成之后，如此形成掩模17使之覆盖于第一阱部分14。其后，把作为受主的硼离子注入半导体衬底，这些硼离子作为处于加速电压被设定为30keV且离子浓度被设定为7×1013离子/cm2状态下的沟道截止离子。
把沟道截止离子选择性地注入半导体衬底11中被选择性地形成氮化硅薄膜16的暴露部分或区域，这些部分或区域通过掩模17加以暴露出来。在半导体衬底11中通过氮化硅薄膜16加以暴露出来的不包括第一阱部分14的区域中，注入的硼离子18可减缓或控制反型层的发生，该反型层导致在形成场绝缘薄膜时产生寄生源或背沟道。
在掩模17经过灼烧成灰后，半导体衬底11在留下基底氧化物薄膜15和选择性形成的氮化硅薄膜16的状态下于高温蒸气气氛中经受氧化处理。由于此氧化处理，未被选择性形成的氮化硅薄膜16覆盖的半导体衬底11的部分生长成为图1(c)所示的场绝缘薄膜19。每个场绝缘薄膜19具有例如5000的厚度。
场绝缘薄膜19把半导体衬底11的表面分成许多隔开的有源区20(20a、20b、20c和20d)。
在场绝缘薄膜19形成后，如图1(c)所示除去基底氧化物薄膜15和选择性形成的氮化硅薄膜16。此外，有源区20覆盖有与其相应的氧化硅薄膜21，以除去氮化物。
虽然未在图中示出，但在其后如此形成类似于掩模17的掩模，从而暴露出半导体衬底11的第一阱部分14中的预定区域。接着，把用作受主的硼离子选择性地注入第一阱部分14中的预定区域，这些硼离子处于加速电压和离子浓度分别为200keV和1013离子/cm2的状态下。在其中注入离子后，对这些预定区域例如在1150℃温度下的氮气中进行大约60分钟的推进处理。由于此热处理，在第一阱部分14中形成暴露于半导体衬底11的表面且极性与第一阱部分14相反的第二阱部分22。此外，可在形成场绝缘薄膜19前形成第二阱部分22。
在示出的实施例中，第二阱部分22包括两个有源区20a和20b。第一阱部分14包括两个有源区20c。半导体衬底11的衬底部分包括两个有源区20d。
在半导体存储器10中，第二阱部分22中的一个有源区20a用作存储器阵列区部分。例如，在此存储器阵列区部分20a中形成nMOS存储器元件。利用第二阱部分22中的另一有源区20b作为围绕这些存储器元件的电路元件的外围元件区部分20b。例如，在外围元件区部分20b中形成进行开关动作的nMOS或类似元件。
此外，必要时在第一阱部分14的每个有源区20c中形成半导体元件，诸如pMOS或电路元件或类似元件。
在这些元件形成以前，把沟道截止离子集中地注入第二阱部分22中的存储器阵列区部分20a和外围元件区部分20b。
为了把沟道截止离子选择性地注入存储器阵列区部分20a和外围元件区部分20b，如图1(d)所示，暴露出存储器阵列区部分20a和外围元件区部分20b并形成掩模23以覆盖其它部分。
掩模23被用作为光刻构图掩模，并将沟道截止离子选择性地注入存储器阵列区部分20a和外围元件区部分20b。
硼离子被用作为沟道截止离子。在200keV的加速电压下对硼离子加速，以使硼离子通过每个场氧化物薄膜19，并对硼离子提供足够的能量使其能到达第二阱部分22。此时的离子浓度是1013离子/cm2。
随着沟道截止离子的注入，硼离子24(24a和24b)被注入场氧化物薄膜19的下面部分、第二阱部分22中存储器阵列区部分20a和外围元件区部分20b。
在注入沟道截止离子后除去氧化硅薄膜21。在有源区20a和20b上形成未示出的新的栅氧化物薄膜。其后，依据类似于已有技术的公知方法，在栅氧化物薄膜上分别形成存储器元件和诸如外围晶体管等外围电路元件使之落在存储器阵列区部分20a和外围元件区部分20b之内。
已将硼离子24注入各自代表分别形成存储器元件和外围电路元件中代表有源区的存储器阵列区部分20a和外围元件区部分20b，以及包括第二阱部分22中场绝缘薄膜19下面的部分。因此，注入的硼离子可补偿被场绝缘薄膜19吸收的硼离子的量，即在形成第二阱部分22时注入的硼离子量。
注入第二阱部分22中场绝缘薄膜19下面部分的硼离子24a形成沟道截止区。由于以此方式形成沟道截止区，所以可有效地控制场绝缘薄膜19处产生反型层。
依据上述制造工艺制造的半导体器件可提高第二阱部分22中存储器阵列区部分20a和外围元件区部分20b中所形成晶体管的源-漏耐压特性。由于能可靠地防止在第二阱部分22中形成反型层，所以可控制导致阈值减小的背沟道的产生。
这样，依据本发明的方法，由于沟道截止离子可集中地注入存储器阵列区部分20a和外围元件区部分20b中，所以可相当容易地制造电学特性优良的半导体器件，而不使半导体器件的制造工艺变得复杂。
图2是类似于图1(d)的图，它示出制造半导体器件方法的第二实施例，用以避免杂质浓度在第二阱中大量增加。
在图2所示的实施例中，用以把沟道截止离子选择性地注入第二阱部分22中的每个掩模23具有分别覆盖存储器阵列区部分20a和外围元件区部分20b的附加掩模部分23a。
各个附加掩模部分23a也覆盖靠近其有源区的场绝缘薄膜19的边缘部分。希望场绝缘薄膜19和每个附加掩模部分23a相互交叠部分的宽度大约为0.2μm或更大。
于是，在附加掩模部分23a中限定窗口25，俾使沟道截止离子只能刚好注入至第二阱部分22中场绝缘薄膜19下面的中央部分。
因此，窗口25使得刚好把沟道截止离子注入至第二阱部分22中场绝缘薄膜19下面的中央部分。此外，附加掩模部分23a防止沟道截止离子注入至存储器阵列区部分20a和外围元件区部分20b的中央部分。
在如上述所理解的第二实施例中，由于第二阱部分22中硼离子的浓度并不增加，所以不会恶化第二阱部分22上每个元件的漏极或源极结和第二阱部分22的耐压特性。因此，可提高在第二阱部分22中存储器阵列区部分20a和外围元件区部分20b内所形成的每个晶体管的源-漏耐压特性。
此外，由于在第二阱部分22内可靠地形成反型层，所以可有效地制造电学性能优良的半导体器件，它能控制引起阈值减小的寄生沟道的产生。
图3是类似于图1(d)的图，它示出制造半导体器件方法的第三实施例，它能同时进行用以注入沟道截止离子的所有工艺步骤。
在图3所示的实施例中，用以选择性地把沟道截止离子注入第二阱部分22的掩模23除了如第二实施例所述具有窗口25的附加掩模部分23a以外，还具有限定于其中的窗口26。窗口26允许沟道截止离子刚好被注入半导体衬底表面上除第一和第二阱部分以外的场绝缘薄膜19下面的部分。
于是，在第三实施例中，第二阱部分22以及半导体衬底11的衬底部分两者的沟道截止离子注入可同时进行。也即，不需要进行依据第一实施例中图1(b)所述的工艺步骤，单独地把沟道截止离子注入半导体衬底11表面上的衬底部分。
结果，可更有效地制造电学特性优良的半导体器件。
在各个实施例中所述的离子类型式加速能量和离子浓度或其类似的数值只作为例子加以说明。可根据需要适当地选择这些值。此外，依据本发明的半导体器件制造方法描述了使用在其上形成非逸失性半导体元件的半导体衬底来制造半导体器件的情况。然而，本方法并不限于此。本方法甚至可用于形成半导体衬底的双阱结构，该半导体衬底上形成有逸失性半导体元件，例如，该元件由电容器和MOSFET(金属-氧化物半导体场效应晶体管)联合组成。
虽然参考示出的实施例描述了本发明，但此描述并不意味着跟限制相联系。在参考此描述后，示出实施例的各种变化以及本发明的其它实施例将对本领域内的那些熟练技术人员变得明显起来。因此，要求所附的权利将覆盖任何这样的变化或实施例犹如均落入本发明的实际范围以内那样。

Claims (25)

1.一种半导体器件，其特征在于包括：
具有主表面的第一导电类型的半导体衬底；
在主表面中以及靠近主表面处形成的第二导电类型的第一阱部分；
在所述第一阱部分的主表面以及靠近该主表面处形成的第一导电类型的第二阱部分；
在主表面上如此形成场绝缘薄膜，俾使主表面分成多个有源区；
在第二阱部分的主表面上形成的第一有源区和第二有源区；
位于所述第一有源区下面的第一部分和位于所述第二有源区下面的第二部分；
在所述第一有源区上形成的存储器阵列和在所述第二有源区上形成的外围元件；以及
所述第一部分、所述第二部分和在所述第二阱部分主表面上形成的所述场绝缘薄膜下面的部分具有在形成所述第二阱部分后通过引入第一离子而形成的沟道截止区。
2.如权利要求1所述的半导体器件，其特征在于至少在所述半导体衬底上形成的所述场绝缘薄膜的中央部分下面的部分包含有所述的沟道截止区。
3.如权利要求1所述的半导体器件，其特征在于位于所述第一有源区下面的所述第一部分和位于所述第二有源区下面的所述第二部分都各自包含有所述沟道截止区。
4.如权利要求2所述的半导体器件，其特征在于至少在所述第二阱部分的主表面上形成的所述场绝缘薄膜的中央部分下面的部分包含所述的沟道截止区。
5.如权利要求3所述的半导体器件，其特征在于至少在所述第二阱部分主表面上形成的所述场绝缘薄膜的中央部分下面的部分各自包含有所述的沟道截止区。
6.如权利要求3所述的半导体器件，其特征在于所述第一部分、所述第二部分和至少在所述第二阱部分与半导体衬底区的主表面上形成的所述场绝缘薄膜中央部分下面的部分分别包含有所述的沟道截止区。
7.如权利要求1所述的半导体器件，其特征在于所述第二部分包含有所述的沟道截止区。
8.如权利要求7所述的半导体器件，其特征在于至少在所述第二阱部分主表面上形成的所述场绝缘薄膜部分下面的部分包含有所述的沟道截止区。
9.如权利要求7所述的半导体器件，其特征在于至少在所述半导体衬底区主表面上形成的所述场绝缘薄膜部分下面的部分包含有所述的沟道截止区。
10.如权利要求7所述的半导体器件，其特征在于至少在所述第二阱部分与半导体衬底区的主表面上形成的所述场绝缘薄膜部分下面的部分包含有所述的沟道截止区。
11.如权利要求1所述的半导体器件，其特征在于至少在所述第二阱部分主表面上形成的所述场绝缘薄膜的中央部分下面的部分包含有所述的沟道截止区。
12.如权利要求11所述的半导体器件，其特征在于至少在所述半导体衬底区主表面上形成的所述场绝缘薄膜的中央部分下面的部分包含有所述的沟道截止区。
13.一种半导体器件制造方法，其特征在于包括以下步骤：
用以形成具有双阱结构的半导体衬底的步骤，此双阱结构如下组成：通过在半导体衬底的主表面及邻近处的第一区域中引入第一杂质离子而形成的第一阱部分，在半导体衬底主表面上形成从而把半导体衬底主表面分成多个有源区的场绝缘薄膜，以及通过在半导体衬底的主表面及邻近处的第二区域中引入第二杂质离子而形成的第二阱部分，从而把所述第二阱部分分成第一有源区和第二有源区；
用以在所述第一有源区上形成存储器阵列和所述第二有源区上形成外围元件的步骤；
用于暴露出所述第二阱部分上的所述第一有源区、所述第二有源区以及所述场绝缘薄膜并形成用以覆盖除所述预定区以外区域的掩模的步骤；以及
用以在形成所述第二阱部分后引入第三杂质离子的步骤，所述第三杂质离子具有使其通过所述场绝缘薄膜的能量。
14.如权利要求13所述的方法，其特征在于还包括以下步骤：
用以在形成所述第二阱部分后引入所述第二杂质离子的步骤，所述第三杂质离子具有使其通过所述场绝缘薄膜的能量。
15.如权利要求13所述的方法，其特征在于包括以下步骤：
用以暴露出所述第二阱部分上的所述第一有源区、所述第二有源区、所述场绝缘薄膜以及所述半导体衬底主表面上所述场绝缘薄膜的至少中央部分并形成用于覆盖除所述预定区以外区域的掩模的步骤；以及
用以选择性并集中地引入第三杂质离子的步骤。
16.如权利要求13所述的方法，其特征在于还包括以下步骤：
用以暴露出所述第一有源区和所述第二有源区并形成用以覆盖除所述预定区以外区域的掩模的步骤；以及
用以选择性和集中地引入所述第三杂质离子的步骤。
17.如权利要求16所述的方法，其特征在于还包括以下步骤：
用以暴露出所述第一有源区、所述第二有源区和所述半导体衬底主表面上所述场绝缘薄膜的至少中央部分并形成用以覆盖除所述预定区以外区域的掩模的步骤；以及
用以选择性和集中地引入所述第三杂质离子的步骤。
18.如权利要求16所述的方法，其特征在于还包括以下步骤：
用以暴露出所述第一有源区、所述第二有源区和所述第二阱部分主表面上所述场绝缘薄膜的至少中央部分并形成用以覆盖除所述预定区以外区域的掩模的步骤；以及
用以选择性和集中地引入所述第三杂质离子的步骤。
19.如权利要求16所述的方法，其特征在于还包括以下步骤：
用以暴露出所述第一有源区、所述第二有源区和所述半导体衬底与所述第二阱部分主表面上所述场绝缘薄膜的至少中央部分并形成用以覆盖除所述预定区以外区域的掩模的步骤；以及
用以选择性和集中地引入所述第三杂质离子的步骤。
20.如权利要求13所述的方法，其特征在于还包括以下步骤：
用以暴露出所述第二有源区并形成用以覆盖除所述预定区以外区域的掩模的步骤；以及
用以选择性和集中地引入所述第三杂质离子的步骤。
21.如权利要求20所述的方法，其特征在于还包括以下步骤：
用以暴露出所述第二有源区和所述第二阱部分的主表面上所述场绝缘薄膜的至少中央部分并形成用以覆盖除所述预定区以外区域的掩模的步骤；以及
用以选择性和集中地引入所述第三杂质离子的步骤。
22.如权利要求20所述的方法，其特征在于还包括以下步骤：
用以暴露出所述第二有源区和所述半导体衬底主表面上所述场绝缘薄膜的至少中央部分并形成用以覆盖除所述预定区以外区域掩模的步骤；以及
用以选择性和集中地引入所述第二杂质离子的步骤。
23.如权利要求20所述的方法，其特征在于还包括以下步骤：
用以暴露出所述第二有源区、和所述半导体衬底与所述第二阱部分主表面上所述场绝缘薄膜的至少中央部分并形成用以覆盖除所述预定区以外区域的掩模的步骤；以及
用以选择性和集中地引入所述第二杂质离子的步骤。
24.如权利要求13所述的方法，其特征在于还包括以下步骤：
用以暴露出所述第二阱部分主表面上所述场绝缘薄膜的至少中央部分并形成用以覆盖除所述预定区以外区域的掩模的步骤；以及
用以选择性和集中地引入所述第二杂质离子的步骤。
25.如权利要求24所述的方法，其特征在于还包括以下步骤：
用以暴露出所述半导体衬底和所述第二阱部分主表面上所述场绝缘薄膜的至少中央部分并形成用以覆盖除所述预定区以外区域的掩模的步骤；以及
用以选择性和集中地引入所述第二杂质离子的步骤。
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