CN1162844A - 半导体存储器及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 238000000034 method Methods 0.000 claims abstract description 32
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 18
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 18
- 239000003870 refractory metal Substances 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims description 21
- 238000002955 isolation Methods 0.000 claims description 13
- 230000015654 memory Effects 0.000 claims description 12
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 6
- 239000003595 mist Substances 0.000 claims description 6
- 239000001301 oxygen Substances 0.000 claims description 6
- 229910052760 oxygen Inorganic materials 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 239000007789 gas Substances 0.000 claims description 3
- 238000002844 melting Methods 0.000 claims 2
- 230000008018 melting Effects 0.000 claims 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 34
- 229920005591 polysilicon Polymers 0.000 abstract description 34
- 239000007772 electrode material Substances 0.000 abstract description 6
- 238000010438 heat treatment Methods 0.000 abstract description 5
- 229910052710 silicon Inorganic materials 0.000 abstract description 3
- 239000010703 silicon Substances 0.000 abstract description 3
- 230000000452 restraining effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 47
- 238000005530 etching Methods 0.000 description 21
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 239000000463 material Substances 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 6
- 229910021342 tungsten silicide Inorganic materials 0.000 description 6
- 238000001259 photo etching Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 229910016006 MoSi Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
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Abstract
在二层以上的栅极电极构造的上层栅极中应用多晶硅与高熔点金属或其硅化物的复合构造的栅极电极的半导体存储器中，防止因热处理时的应力集中，在高熔点金属或其硅化物层表面凹部产生裂缝。解决方法是在淀积高熔点金属或其硅化物层之前，与衬底的凹凸无关地使其下层的多晶硅平坦化，以此，平坦地淀积高熔点金属或其硅化物层，防止热处理时产生的应力集中部位的产生。
Description
本发明涉及半导体存储器及其制造方法，特别是涉及在EEPROM、EPROM这种具有2层以上的栅极电极且栅极电极层的长度长，为了把该处的信号延迟作成最小限度，把电阻低的高熔点金属或它们的硅化物层用作第2层的电极材料的那种器件中使用的半导体存储器及其制造方法。
以往，用示于第3图(a)-(c)的方法制造具有2层栅极的比如说EEPROM的存储单元。
首先，在比如说P型硅衬底301的表面上作为器件隔离区形成器件隔离氧化膜302，在被该器件隔离氧化膜302隔离开的岛区表面上形成了第1栅极氧化膜303之后，在整个面上形成将成为第1栅极电极(浮置栅极)的第1多晶硅层304(图3(a))。
接着，在使多晶硅层304形成图形并形成了浮置栅极305之后，在其上边用热处理和众所周知的LPCVD法形成绝缘膜306(图3(b))。
其次，在整个面上淀积将成为第2栅极电极(控制栅极)的第2多晶硅层307，再淀积比如说钨硅化物308(图3(c))。以下，把从虚线A处看的断面图示于图4(a)-(b)。
使钨硅化物308，第2多晶硅层307、绝缘膜306和浮置栅极305形成图形并形成已与周围绝缘的浮置栅极305和控制栅极401(图4(a))。
接着，以控制栅极401为掩模把n型杂质离子注入到衬底301中去，使之激活并形成了n+型的源极、漏极区403、404之后，用LPCVD法淀积氧化膜、开接触孔、形成Al布线，以制造EEPROM的存储单元(图4(b))。
但是，上述半导体存储器的制造方法中存在着以下的问题。倘采用上边说过的方法。由于在整个面上形成了第2多晶硅层304之后，使之图形化以形成浮置栅极305，故浮置栅极305在器件隔离氧化膜上被沟部分309隔离开来，在上述浮置栅极305和沟部分309上边形成绝缘膜306。之后，为使器件高速动作，在降低控制栅极电极的电阻的目的下，形成多晶硅和高熔点金属或者其硅化物层的2层构造的控制栅极。这时，已淀积上第2多晶硅的上部表面具有受到了含有沟部分309的凹凸衬底形状的影响的凹凸。在其上边淀积上的高熔点金属或其硅化物层也受衬底形状的影响，结果变成为在其上部表面上有凹凸。但是，在以后的工序中，在进行了热处理的情况下，这种凹部，特别是在上边说过的沟部分309上边，应力集中，裂缝310将进入硅化物层，常常招致电阻上升或切断硅化物层。
此外，在使控制栅极，绝缘膜、浮置栅极图形化之际，为了防止随着最近的器件的微细化，在微细的图形中不进行刻蚀的所谓微负载(microloading)效应，常常不把现有的光刻胶作为掩模进行刻蚀，而代之以在淀积上作为控制栅极被图形化的第2层的电极之后，淀积氧化膜或氮化膜并用现有的光刻胶使之形成图形，除掉光刻胶，把这些已形成了图形的氧化膜、氮化膜作为掩模来使用的方法。在这种情况下，虽然这些掩模材料将进入到在上述沟部分309的台阶部分上产生的裂缝中去，但由于是裂缝形状，在掩模材料的图形中不进行刻蚀，在台阶部分上掩模材料呈柱状地留下来，即使继续进行栅极的刻蚀，在该台阶部分上栅极电极材料也不会被刻蚀，而作为残余台阶留下，存储单元变得不能正常动作。
图5示出的是从上部看存储单元的图。在已形成了延伸到带上的控制栅极电极503和器件隔离区502的半导体衬底上，用斜线标出的部分501是单元(cell)区。由于已进入到在器件隔离区502上边形成的裂缝中去的掩模材料的缘故，留下了刻蚀残余台阶，因此，图中示出的是没能刻蚀除尽的导电层504使相邻存储单元的栅极短路的情况。
另外，随着器件的微细化。为了用照相刻蚀法形成微细的光刻胶图形。为了抑制源自衬底的光线的反射，提高光刻胶的析象清晰度，使用了抑制来自衬底的反射的防反射膜，但在该膜的流动性高的情况下，由于衬底的台阶的缘故，在该防反射膜的膜厚上将产生不均一性，在刻蚀防反射膜时，将产生刻蚀的不均一，将产生过剩的过刻蚀或刻蚀残余之类的问题。
另外，作为使浮置栅极305之间的沟部分309上的第2多晶硅上部表面的形状接近于平坦的方法，例如在特开平4-5865中已公开了把第2多晶硅淀积为沟部分的宽度的2倍以上的厚度的方法和用RIE法刻蚀该多晶硅的方法。但是，在这些方法中，在多晶硅的膜厚薄的情况下，虽然可以防止在沟部分上产生大的台阶，但由于将会受到例如在图3(c)中所示的那样的在器件隔离区上的衬底形状的凹凸的影响，故不能防止在第2多晶硅上边已淀积好的高熔点金属或其硅化物层中产生裂缝。
本发明就是有鉴于这些问题而发明的，目的是提供一种在具有2层以上的栅极电极且上层的栅极电极是多晶硅与高熔点金属或其硅化物的复合的存储单元阵列中。抑制了裂缝的产生的半导体存储器及其制造方法。
本发明是在具有2个以上的栅极电极，且上层栅极电极是多晶硅与高熔点金属或其硅化物的复合构造的存储单元阵列中，在构成第2栅极的2层(下层：多晶硅；上层：高熔点金属或其硅化物层)的电极构造中，采用在淀积上层的电极材料之前使下层多晶硅与其衬底的凹凸无关地平坦化的方法，使直到其上层部分也平坦化，防止在上层栅极电极材料中在热处理期间所产生的应力的集中部位的产生，防止控制栅极的电阻上升和栅极电极加工时的残余台阶的产生的同时，采用使表面平坦的办法来提高光刻技术中的聚焦容限。
图1示出的是本发明的一个实施例的工序。
图2示出的是本发明的一个实施例的工序。
图3示出的是现有的EEPROM的制造工序。
图4示出的是现有的EEPROM的制造工序。
图5是从上部看EEPROM存储单元阵列的顶视图。
如上所述，倘采用本发明，则如第1图(c)所示，由于高熔点金属或硅化物层将与衬底的沟部分的有无无关地变成平坦的形状，故在后边的热工序，比如在掩模材料202淀积时的热工序和氧化膜204形成时的热工序中不发生裂缝，可以防止产生残余台阶，可以使栅极电极低电阻化，可以提高光刻容限。
以下，用图1(a)-(c)和图2(a)-(d)对应用了本发明的EEPROM单元阵列的制造实施例进行说明。
如第1图(a)所示，在P型硅衬底101上边作为器件隔离区形成约300nm(厚)的器件隔离氧化膜102，并在用众所周知的方法在被该器件隔离氧化膜102隔离开来的衬底的岛区表面上形成了厚约10nm的第1栅极氧化膜103之后，在整个面上淀积比如说100nm厚的将成为第1栅极电极(浮置栅极)的第1多晶硅层104(图1(a))。
接着，如图1(b)所示，用光刻和刻蚀以0.4μm的宽度部分地除掉该多晶硅层104，最终性地形成将成为浮置栅极带的多晶硅105。这时，被刻蚀除掉的部分变成了沟部分106。为了使第1层与第2层的栅极之间绝缘，再使第1多晶硅105进行6nm热氧化，接着用LPCVD法淀积硅氮化膜6nm，硅氧化膜6nm形成绝缘膜107(图1(b))。
接着，淀积例如250nm(厚)的将成为第2栅极电极(控制栅极)的第2多晶硅层108。接着用众所周知的CDE法用CF4和氧的混合气体进行约150秒的刻蚀处理后。第2多晶硅层108对应衬底凸部的部位被选择性地快速刻蚀，结果，可以形成已具有平坦的表面的多晶硅层109而和衬底的凹凸没有关系。
接下来，在该多晶硅层109上边用溅射法淀积20nm厚的钨硅化物110，再用LPCVD法淀积300nm厚的将成为栅极的刻蚀掩模的硅氧化膜111(图1(c))。以下，在图2(a)-(c)中示出了从虚线A处见到的断面图。
其次，为防止光刻时来自衬底的光线的反射涂敷防反射膜201，进行光刻使光刻胶形成图形(图2(a))。用已形成了图形的光刻胶202刻蚀防反射膜201和硅氧化膜111(图2(b))。
在除掉了光刻胶202和防反射膜203之后，以形成了图形的硅氧化膜204为掩模材料，刻蚀钨硅化物110、第2多晶硅109、绝缘膜107、浮置栅极105，形成栅极电极205(图2(c))。
其次，用离子注入法形成源极扩散层206和漏极扩散层207，对整体进行氧化形成氧化膜208。再(虽然没有画出)形成层间绝缘膜，进行接触和金属布线的形成，具有可改写的存储单元的EEPROM的制造就结束了。
借助应用上述制造方法。由于在淀积了将形成第2栅极电极层的多晶硅之后，进行应用了CF4和氧的混合气体的CDE并使多晶硅的上部平坦化，故接着在上述多晶硅上边淀积的钨硅化物的上部表面是平坦的。这样一来，采用平坦地淀积上层栅极电极材料的办法。就可以防止在热处理中发生的应力的集中、就可以抑制钨硅化物中裂缝的发生。裂缝的发生，就像在现有技术的项中说过的那样。不但将使控制栅极的电阻值上升，还将成为栅极电极加工时残余台阶产生的根由。为此，采用上述制造方法防止裂缝产生。就可以提高器件的可靠性。此外，因为可以均一地涂敷形成栅极电极时所用的防反射膜，故还可以防止过剩的过刻蚀和刻蚀残余之类的不良结果。
另外，本发明不仅仅限于上述实施例，各种各样的应用是可能的。例如，在本实施例中作为硅化物层用的是WSi，但不用说，也可以应用TiSi、MoSi、CoSi之类的硅化物和W、Mo、Co、Ti这样的金属膜。还有，在实施例中。一次淀积第2多晶硅层并进行了平坦化，但是显然，分成多次进行淀积并在每一情况下都进行平坦化也可以得到相同的效果，而且显然只要是对于防止裂缝的产生是足够的，也可以不完美地进行平坦化。再有，进行CDE时的气体虽然也用的是CF4和氧的混合气体，但是不用CF4而代之以NF3或C2F6之类的含氟气体也可得到同样的效果。
在对第2多晶硅层进行平坦化之际，通过控制刻蚀使得在膜厚最薄的地方也成为10nm以上，就可以形成存储单元而不会使高熔点金属或高熔点金属硅化物的影响达到绝缘膜。
在淀积上第2多晶硅层之后。设该多晶硅上部表面的凹凸的高低之差为L2，设该多晶硅的最薄的部分的厚度为D时，在
D＜L2的情况下，采用加上一个追加淀积第2导电层的工序的办法，一直到使D＞L2，就可以提高绝缘层的可靠性。
此外，作为第2导电层上部的凹凸的主要原因，人们认为是：把第1导电层作为浮置栅极进行加工时在器件隔离区上产生的沟。在设上述沟部分的宽度为W、第2导电层的膜厚为L1时，采用淀积上述第2导电层，使L1变成为
L1＞W/2的办法，则可以在不会受到沟部分的大的影响的情况下形成其上部表面。因此，在上边说过的制造工序中，在使之淀积第2导电层时，采用将其膜厚控制为上述值的办法，就可以制造可靠性更高的半导体存储器。
Claims (12)
1.一种半导体存储器，其特征是具备有：
已形成于半导体衬底上边的第1绝缘膜；
隔一定的间隔已配置于上述绝缘膜上边的第1导电层；
已形成了上述半导体衬底和上述第1导电层上边的第2绝缘膜；
已形成于上述第2绝缘膜上边的第2导电层；
已形成于上述第2导电层上边的含有高熔点金属层的布线层，且
上述第2导电层的上部与衬底的构造无关地具有平坦的形状。
2.权利要求1所述的半导体存储器，其特征是：上述布线层是具有高熔点金属的硅化物层。
3.权利要求1或2所述的半导体存储器，其特征是：上述第2导电层大于100nm。
4.一种半导体存储器，其特征是具备：
已形成于半导体衬底上边的器件隔离区；
在上述器件隔离区上用沟部分分割开来的第1导电层；
已形成于上述沟部分和上述第1导电层上边的绝缘膜；
已形成于上述绝缘膜上边的第2导电层；
已形成于上述第2导电层上边的高熔点金属层，且
上述第2导电层上部与上述沟部分的形状无关地具有平坦的形状。
5.权利要求4所述的半导体存储器，其特征是：上述沟部分的宽度W与上述第2导电层的膜厚L1之间的关系为：L1＞W/2。
6.一种半导体存储器的制造方法，其特征是具备下述工序：
在半导体衬底上边形成第1绝缘膜的工序；
在上述绝缘膜上边形成第1导电层的工序；
在上述第1导电层上边形成第2绝缘膜的工序；
在上述第2绝缘膜上边形成第2导电层的工序；
使上述第2导电层的上部的凸部平坦化的工序；
在上述已平坦化的第2导电层上边形成高熔点金属的工序。
7.权利要求6所述的半导体存储器，其特征是：在上述已平坦化的第2导电层上边不形成高熔点金属而代之以形成高熔点金属的硅化物。
8.权利要求6或7所述的半导体存储器的制造方法，其特征是：在使上述第2导电层的上部的凸部平坦化之际，使用到用含氟气体的CDE。
9.权利要求8所述的半导体存储器的制造方法，其特征是：在上述CDE中使用CF4与氧的混合气体。
10.权利要求8所述的半导体存储器的制造方法，其特征是：在上述CDE中使用NF3与氧的混合气体。
11.权利要求8所述的半导体存储器的制造方法，其特征是：在上述CDE中使用C2F6与氧的混合气体。
12.权利要求6或7所述的半导体存储器的制造方法，其特征是：在上述第2导电层形成后，在其上部表面的高低差L2与上述第2导电层的最薄的部分处的厚度D之间的关系
D＜L2的情况下，淀积第2导电层，直到变为：
D＞L2然后进行平坦化。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP056612/96 | 1996-03-14 | ||
| JP05661296A JP3523746B2 (ja) | 1996-03-14 | 1996-03-14 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1162844A true CN1162844A (zh) | 1997-10-22 |
| CN1087500C CN1087500C (zh) | 2002-07-10 |
Family
ID=13032084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN97103034A Expired - Fee Related CN1087500C (zh) | 1996-03-14 | 1997-03-14 | 半导体存储器及其制造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5981381A (zh) |
| JP (1) | JP3523746B2 (zh) |
| KR (1) | KR100289978B1 (zh) |
| CN (1) | CN1087500C (zh) |
| TW (1) | TW370677B (zh) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11330430A (ja) | 1998-05-18 | 1999-11-30 | Nec Corp | 不揮発性半導体記憶装置の製造方法 |
| KR100306372B1 (ko) * | 1998-06-29 | 2001-10-19 | 박종섭 | 반도체소자의 게이트전극 형성방법 |
| JP2000036488A (ja) * | 1998-07-21 | 2000-02-02 | Speedfam-Ipec Co Ltd | ウエハ平坦化方法及びそのシステム |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1996
- 1996-03-14 JP JP05661296A patent/JP3523746B2/ja not_active Expired - Fee Related
-
1997
- 1997-03-10 TW TW086102941A patent/TW370677B/zh not_active IP Right Cessation
- 1997-03-12 US US08/814,887 patent/US5981381A/en not_active Expired - Lifetime
- 1997-03-14 KR KR1019970008763A patent/KR100289978B1/ko not_active IP Right Cessation
- 1997-03-14 CN CN97103034A patent/CN1087500C/zh not_active Expired - Fee Related
-
1999
- 1999-10-04 US US09/411,372 patent/US6392270B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20020025630A1 (en) | 2002-02-28 |
| US6392270B1 (en) | 2002-05-21 |
| TW370677B (en) | 1999-09-21 |
| JPH09246409A (ja) | 1997-09-19 |
| JP3523746B2 (ja) | 2004-04-26 |
| KR100289978B1 (ko) | 2001-10-24 |
| US5981381A (en) | 1999-11-09 |
| CN1087500C (zh) | 2002-07-10 |
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Legal Events
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|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
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