CN116018552B - 一种阵列基板及其制备方法、显示装置 - Google Patents

一种阵列基板及其制备方法、显示装置

Info

Publication number
CN116018552B
CN116018552B CN202180004002.6A CN202180004002A CN116018552B CN 116018552 B CN116018552 B CN 116018552B CN 202180004002 A CN202180004002 A CN 202180004002A CN 116018552 B CN116018552 B CN 116018552B
Authority
CN
China
Prior art keywords
layer
metal oxide
oxide semiconductor
electrode
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202180004002.6A
Other languages
English (en)
Other versions
CN116018552A (zh
Inventor
王青
张有为
易志根
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanjing Boe Display Technology Co ltd
BOE Technology Group Co Ltd
Original Assignee
Nanjing Boe Display Technology Co ltd
BOE Technology Group Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanjing Boe Display Technology Co ltd, BOE Technology Group Co Ltd filed Critical Nanjing Boe Display Technology Co ltd
Publication of CN116018552A publication Critical patent/CN116018552A/zh
Application granted granted Critical
Publication of CN116018552B publication Critical patent/CN116018552B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Geometry (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

本公开提供了一种阵列基板及其制备方法、显示装置，涉及显示技术领域。其中，阵列基板，包括基板，以及在基板上阵列排布的多个子像素和驱动各子像素的薄膜晶体管，阵列基板包括像素电极；薄膜晶体管的沟道区包含金属氧化物半导体层，像素电极为金属氧化物半导体进行导体化形成的金属氧化物导电层，薄膜晶体管的沟道区与像素电极使用同一金属氧化物半导体层图案化后形成。在本公开实施例中，可以基于同一金属氧化物半导体层，仅通过一次图案化即可形成半导体的沟道区和导电的像素电极，减少了掩膜版图案化工序，简化了工艺步骤，降低了工艺复杂度。

Description

一种阵列基板及其制备方法、显示装置
技术领域
本公开涉及显示技术领域，特别是涉及一种阵列基板及其制备方法、显示装置。
背景技术
目前，薄膜晶体管液晶显示器(Thin Film Transistor Liquid CrystalDisplay，TFT-LCD)装置具有体积小、功耗低、无辐射等特点。
在目前的横向电场型TFT-LCD阵列基板的制备工艺中，可以通过掩膜版工艺在各膜层上形成所需的图案，在当前主流的制备流程中，采用底栅结构氧化物TFT的阵列基板需要6道掩膜版工艺，采用顶栅结构氧化物TFT的阵列基板需要9道掩膜版工艺，这使得制备阵列基板的过程过于复杂，生产节拍较长，造成较高成本。
发明内容
本公开提供了一种阵列基板，包括基板，以及在所述基板上阵列排布的多个子像素和驱动各所述子像素的薄膜晶体管，所述阵列基板包括像素电极；
所述薄膜晶体管的沟道区包含金属氧化物半导体层，所述像素电极为金属氧化物半导体进行导体化形成的金属氧化物导电层，所述薄膜晶体管的沟道区与所述像素电极使用同一金属氧化物半导体层图案化后形成。
可选地，所述薄膜晶体管包括栅极，所述栅极位于所述沟道区与所述基板之间；所述薄膜晶体管包括公共电极和辅助层，所述辅助层与所述公共电极通过同一个金属氧化物半导体薄膜形成，所述辅助层和所述公共电极为一体结构，所述栅极设置在所述辅助层上，所述公共电极至少包含所述栅极未覆盖的所述金属氧化物半导体薄膜通过导体化工艺形成的导电层。
可选地，所述辅助层为IGZO半导体膜层，所述公共电极为IGZO导电层。
可选地，所述薄膜晶体管包括源漏极，所述像素电极包含多个条状电极，所述沟道区与所述像素电极的其中一个边缘的条状电极连接为一体结构，所述源漏极设置在所述沟道区上，所述源漏极包括源极和漏极，所述漏极覆盖部分所述像素电极并与所述像素电极搭接。
可选地，所述阵列基板包括钝化层，所述钝化层覆盖所述源漏极、所述沟道区以及露出像素电极区域的未导体化的金属氧化物半导体层，对所述露出的金属氧化物半导体层进行离子注入形成导体化的像素电极。
可选地，所述薄膜晶体管包括栅极和栅极绝缘层，所述沟道区位于所述栅极与所述基板之间，所述栅极绝缘层覆盖所述沟道区，所述栅极设置在所述栅极绝缘层上；所述薄膜晶体管还包括连接所述沟道区与所述像素电极的辅助导电层，所述沟道区位于所述辅助导电层之间，所述辅助导电层、所述沟道区与所述像素电极通过同一个金属氧化物半导体薄膜形成，所述辅助导电层和所述像素电极包括所述栅极绝缘层被所述栅极覆盖的区域未覆盖的所述金属氧化物半导体薄膜通过导体化工艺形成的导电层。
可选地，所述沟道区为IGZO半导体膜层，所述辅助导电层和所述像素电极为IGZO导电层。
可选地，所述像素电极包含多个条状电极，所述辅助导电层与所述像素电极的其中一个边缘的条状电极连接为一体结构。
可选地，所述薄膜晶体管包括公共电极，形成在所述公共电极上的图案化的遮光部，形成在所述遮光部上的图案化的光刻胶层，覆盖所述公共电极、所述遮光部和所述光刻胶层的第一缓冲层，所述沟道区和所述像素电极形成在所述第一缓冲层上。
可选地，所述薄膜晶体管还包括图案化的层间绝缘层，所述层间绝缘层覆盖所述栅极、靠近所述沟道区的所述辅助导电层的边缘，以及部分覆盖位于所述栅极靠近所述像素电极一侧的所述辅助导电层，所述像素电极在所述基板上的正投影与所述层间绝缘层在所述基板上的正投影不重叠。
可选地，所述薄膜晶体管还包括源漏极和第二缓冲层，所述源漏极设置在所述层间绝缘层上，所述源漏极包括源极和漏极，所述源极与位于所述栅极远离所述像素电极一侧且露出所述层间绝缘层的所述辅助导电层连接，所述漏极与位于所述栅极靠近所述像素电极一侧且露出所述层间绝缘层的所述辅助导电层连接，所述第二缓冲层覆盖所述源漏极和部分所述层间绝缘层，所述像素电极在所述基板上的正投影与所述第二缓冲层在所述基板上的正投影不重叠。
本公开还提供了一种阵列基板的制备方法，所述阵列基板包括阵列排布的多个子像素和驱动各所述子像素的薄膜晶体管，所述方法包括：
通过半色调掩膜工艺，图案化形成第一金属氧化物半导体层；所述第一金属氧化物半导体层远离所述基板的一侧设置有遮挡层；
在所述遮挡层的遮挡下，对所述第一金属氧化物半导体层进行导体化，被所述遮挡层遮挡的所述第一金属氧化物半导体层中的至少部分未被导体化，形成所述薄膜晶体管的沟道区，未被所述遮挡层遮挡的所述第一金属氧化物半导体层中的至少部分被导体化，形成所述薄膜晶体管的像素电极。
可选地，所述通过半色调掩膜工艺，图案化形成第一金属氧化物半导体层之前，还包括：
在所述基板上形成第二金属氧化物半导体材料层；
在所述第二金属氧化物半导体材料层上形成栅极材料层；
通过半色调掩膜工艺，对所述第二金属氧化物半导体材料层进行图案化形成第二金属氧化物半导体层，以及对所述栅极材料层进行图案化形成栅极；
形成覆盖所述第二金属氧化物半导体层和所述栅极的栅极绝缘材料层；
在所述栅极的遮挡下，对所述第二金属氧化物半导体层进行导体化，未被所述栅极遮挡的部分所述第二金属氧化物半导体层被导体化，且被导体化的部分朝所述栅极的方向扩散，形成公共电极，所述第二金属氧化物半导体层的其余部分未被导体化，形成辅助层；
对栅极绝缘材料层图案化形成栅极绝缘层。
可选地，所述通过半色调掩膜工艺，图案化形成第一金属氧化物半导体层，包括：
在所述栅极绝缘层上形成第一金属氧化物半导体材料层；
在所述第一金属氧化物半导体材料层上形成源漏极材料层；
通过半色调掩膜工艺，对所述第一金属氧化物半导体材料层进行图案化形成第一金属氧化物半导体层，以及对所述源漏极材料层进行图案化形成源漏极；
图案化形成钝化层；所述钝化层覆盖所述源漏极，以及靠近所述源漏极的部分所述第一金属氧化物半导体层；所述钝化层为所述遮挡层。
可选地，所述在所述遮挡层的遮挡下，对所述第一金属氧化物半导体层进行导体化，被所述遮挡层遮挡的所述第一金属氧化物半导体层中的至少部分未被导体化，形成所述薄膜晶体管的沟道区，未被所述遮挡层遮挡的所述第一金属氧化物半导体层中的至少部分被导体化，形成所述薄膜晶体管的像素电极，包括：
在所述钝化层的遮挡下，对所述第一金属氧化物半导体层进行导体化，未被所述钝化层遮挡的所述第一金属氧化物半导体层被导体化，且被导体化的部分朝所述源漏极的方向扩散，形成所述薄膜晶体管的像素电极，所述第一金属氧化物半导体层的其余部分未被导体化，形成所述薄膜晶体管的沟道区。
可选地，所述通过半色调掩膜工艺，图案化形成第一金属氧化物半导体层之前，还包括：
在所述基板上形成公共电极材料层；
在所述公共电极材料层上形成遮光材料层；
通过半色调掩膜工艺，对所述公共电极材料层进行图案化形成公共电极，以及对所述遮光材料层进行图案化形成遮光层；形成所述遮光层所需的光刻胶部分保留，在所述遮光层上形成图案化的光刻胶层；
形成覆盖所述公共电极、所述遮光部和所述光刻胶层的第一缓冲层。
可选地，所述通过半色调掩膜工艺，图案化形成第一金属氧化物半导体层，包括：
在所述第一缓冲层上图案化形成第一金属氧化物半导体层；
在所述第一金属氧化物半导体层上图案化形成栅极绝缘层和栅极；所述栅极设置在所述栅极绝缘层上，所述栅极为所述遮挡层。
可选地，所述在所述遮挡层的遮挡下，对所述第一金属氧化物半导体层进行导体化，被所述遮挡层遮挡的所述第一金属氧化物半导体层中的至少部分未被导体化，形成所述薄膜晶体管的沟道区，未被所述遮挡层遮挡的所述第一金属氧化物半导体层中的至少部分被导体化，形成所述薄膜晶体管的像素电极，包括：
在所述栅极的遮挡下，对所述第一金属氧化物半导体层进行导体化，被所述栅极遮挡的所述第一金属氧化物半导体层未被导体化，形成所述薄膜晶体管的沟道区，所述第一金属氧化物半导体层的其余部分被导体化，形成辅助导电层和所述薄膜晶体管的像素电极；所述辅助导电层连接所述沟道区与所述像素电极，所述沟道区位于所述辅助导电层之间。
可选地，所述在所述遮挡层的遮挡下，对所述第一金属氧化物半导体层进行导体化，被所述遮挡层遮挡的所述第一金属氧化物半导体层中的至少部分未被导体化，形成所述薄膜晶体管的沟道区，未被所述遮挡层遮挡的所述第一金属氧化物半导体层中的至少部分被导体化，形成所述薄膜晶体管的像素电极之后，还包括：
图案化形成层间绝缘材料层；所述层间绝缘材料层覆盖所述栅极、靠近所述沟道区的所述辅助导电层的边缘、部分覆盖位于所述栅极靠近所述像素电极一侧的所述辅助导电层，以及所述像素电极；
在所述层间绝缘材料层上图案化形成源漏极；所述源漏极包括源极和漏极，所述源极与位于所述栅极远离所述像素电极一侧且露出所述层间绝缘材料层的所述辅助导电层连接，所述漏极与位于所述栅极靠近所述像素电极一侧且露出所述层间绝缘材料层的所述辅助导电层连接；
形成第二缓冲材料层；
对所述第二缓冲材料层和所述层间绝缘材料层进行图案化，形成第二缓冲层和层间绝缘层；所述像素电极在所述基板上的正投影与所述层间绝缘层及所述第二缓冲层在所述基板上的正投影不重叠，所述第二缓冲层覆盖所述源漏极和所述层间绝缘层。
本公开还提供了一种显示装置，包括上述阵列基板。
上述说明仅是本公开技术方案的概述，为了能够更清楚了解本公开的技术手段，而可依照说明书的内容予以实施，并且为了让本公开的上述和其它目的、特征和优点能够更明显易懂，以下特举本公开的具体实施方式。
附图说明
为了更清楚地说明本公开实施例或相关技术中的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了本公开实施例的一种阵列基板的剖视图；
图2示出了本公开实施例的另一种阵列基板的剖视图；
图3示出了本公开实施例的一种阵列基板的制备方法的步骤流程图；
图4-10示出了本公开实施例的阵列基板的制备方法流程的剖视图；
图11示出了本公开实施例的IGZO导体化前后以及烘烤后的阻抗数据；
图12示出了本公开实施例的IGZO导体化前后以及烘烤后的透过率数据；
图13示出了本公开实施例的IGZO的部分制备条件及IGZO导体化的横向扩散距离；
图14-22示出了本公开实施例的阵列基板的制备方法流程的剖视图；
图23-36示出了本公开实施例的阵列基板的制备方法流程的剖视图。
具体实施例
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等方位词仅用于表示基于附图的相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
图1示出了本公开实施例的一种阵列基板的剖视图，图2示出了本公开实施例的另一种阵列基板的剖视图，参照图1和图2，阵列基板包括基板(图1中标识为200，图2中标识为100)，以及在基板上阵列排布的多个子像素和驱动各子像素的薄膜晶体管，阵列基板包括像素电极(图1中标识为204-3，图2中标识为105-2)。
其中，薄膜晶体管的沟道区(图1中标识为204-2，图2中标识为105-1)包含金属氧化物半导体层，像素电极为金属氧化物半导体进行导体化形成的金属氧化物导电层，薄膜晶体管的沟道区与像素电极使用同一金属氧化物半导体层图案化后形成。
在本公开实施例中，薄膜晶体管的沟道区与像素电极可以使用同一金属氧化物半导体层图案化后形成，其中，薄膜晶体管的沟道区可以包含未导体化的金属氧化物半导体层，像素电极可以为金属氧化物半导体进行导体化形成的金属氧化物导电层，如此，薄膜晶体管的沟道区和像素电极可以基于同一层金属氧化物半导体材料，先进行一次图案化，形成沟道区的金属氧化物半导体图案，以及像素电极对应的金属氧化物半导体图案，然后在遮挡沟道区图案的情况下，对像素电极对应的图案进行金属氧化物半导体的导体化，从而形成半导体的金属氧化物沟道区，以及导电的金属氧化物像素电极。在本公开实施例中，仅需要图案化一次，即可形成沟道区和像素电极，减少了掩膜版图案化工序，简化了工艺步骤，降低了工艺复杂度，从而降低了生产成本，提高产品的市场竞争力，具有广泛的应用前景。
在一些可选的实施例中，参照图1，薄膜晶体管包括栅极202，栅极202可以位于沟道区204-2与基板200之间。
也即是在一些可选的实施例中，阵列基板可以采用底栅结构的氧化物薄膜晶体管，该阵列基板的栅极202靠近基板200设置，沟道区204-2则位于栅极202远离基板200的一侧。在本公开实施例中，对于采用底栅结构氧化物薄膜晶体管的阵列基板，仅通过一次图案化，即可形成沟道区和像素电极，从而减少了底栅结构氧化物薄膜晶体管的阵列基板的掩膜版图案化工序，简化了底栅结构氧化物薄膜晶体管的阵列基板的工艺步骤，降低了底栅结构氧化物薄膜晶体管的阵列基板的工艺复杂度。
其中，薄膜晶体管包括公共电极201-2和辅助层201-1，辅助层201-1与公共电极201-2通过同一个金属氧化物半导体薄膜形成，辅助层201-1和公共电极201-2为一体结构，栅极202设置在辅助层201-1上，公共电极201-2至少包含栅极202未覆盖的金属氧化物半导体薄膜通过导体化工艺形成的导电层。
辅助层201-1和公共电极201-2可以为一体结构，因此，辅助层201-1和公共电极201-2可以基于同一金属氧化物半导体层形成。另外，栅极202可以设置在辅助层201-1上，部分公共电极201-2不被栅极202所覆盖，如此，仅通过一次图案化，即可形成栅极图案和公共电极图案。在本公开实施例中，仅需要图案化一次，即可形成栅极和公共电极，从而在一次图案化形成沟道区和像素电极的基础上，又进一步减少了掩膜版图案化工序，简化了工艺步骤，降低了工艺复杂度。
具体地，在一种可选的实现方式中，辅助层201-1可以为IGZO(氧化镓铟锌)半导体膜层，公共电极201-2可以为IGZO导电层。
可以首先形成一层IGZO材料，然后对该层IGZO材料进行图案化，再以图案化的栅极为遮挡，对图案化的IGZO材料层进行导体化，IGZO材料层中被栅极遮挡而未被导体化的部分作为辅助层201-1，IGZO材料层中未被栅极遮挡而被导体化的部分作为公共电极201-2。
在该实现方式中，导体化的IGZO会朝栅极202的方向发生横向扩散，从而使得栅极202覆盖部分导体化的IGZO，也即覆盖部分公共电极201-2，IGZO导体化横向扩散后可以与栅极202形成欧姆接触，如此，可以实现栅极202与公共电极201-2的电连接。
在另一种可选的实现方式中，辅助层201-1和公共电极201-2均可以为ITO(氧化铟锡)导电层。
可以首先形成一层ITO材料，然后对该层ITO材料进行图案化，在常规的工艺中，图案化后需要进行烘烤处理，经过烘烤处理后，该层ITO材料会全部转换为导体，从而使得辅助层201-1和公共电极201-2都为导体化的ITO。
在该实现方式中，由于ITO材料在常规的烘烤工艺中同时实现了烘烤和导体化，因此，无需单独进行公共电极的导体化工艺，进一步减少了阵列基基板的制备工序，简化了工艺步骤，降低了工艺复杂度。
在该实现方式中，整层ITO都被导体化，可看作是栅极202覆盖了部分导体化的IGZO，也即覆盖部分公共电极201-2。
可选地，参照图1，薄膜晶体管包括源漏极205，像素电极204-3包含多个条状电极，沟道区204-2与像素电极204-3的其中一个边缘的条状电极连接为一体结构，源漏极205设置在沟道区204-2上，源漏极205包括源极205-1和漏极205-2，漏极205-2覆盖部分像素电极204-3并与像素电极204-3搭接。
其中，薄膜晶体管的源漏极205位于沟道区204-2上，部分像素电极204-3不被源漏极205所覆盖，如此，仅通过一次图案化，即可形成包括沟道区204-2、像素电极204-3和源漏极205。在本公开实施例中，仅需要图案化一次，即可形成沟道区、像素电极和源漏极，从而在一次图案化形成沟道区和像素电极的基础上，又进一步减少了掩膜版图案化工序，简化了工艺步骤，降低了工艺复杂度。像素电极是由金属氧化物半导体层进行导体化形成，无需通过源极或漏极挖孔搭接像素电极，因此适合高PPI(像素密度)产品的生产，有利于提高显示产品在市场的竞争力。
具体地，在一种可选的实现方式中，沟道区204-2为IGZO半导体膜层，像素电极204-3为IGZO导电层。
可以首先形成一层IGZO材料，然后对该层IGZO材料进行图案化，再以覆盖沟道区204-2和源漏极205、且露出部分IGZO材料的其他膜层为遮挡，对图案化的IGZO材料层进行导体化，IGZO材料层中被其他膜层遮挡而未被导体化的部分作为沟道区204-2，IGZO材料层中未被其他膜层遮挡而被导体化的部分作为像素电极204-3。
在该实现方式中，导体化的IGZO会朝源漏极205的方向发生横向扩散，从而使得源漏极205覆盖部分导体化的IGZO，也即覆盖部分像素电极204-3，IGZO导体化横向扩散后可以与源漏极205形成欧姆接触，如此，可以实现源漏极205与像素电极204-3的电连接。
还可选地，参照图1，阵列基板还包括钝化层206，钝化层206覆盖源漏极205、沟道区204-2以及露出像素电极区域的未导体化的金属氧化物半导体层，对露出的金属氧化物半导体层进行离子注入形成导体化的像素电极204-3。
其中，该钝化层206即可作为上述具体示例中起遮挡作用的膜层。具体地，可以在形成沟道区204-2、源漏极205和像素电极204-3对应图案之后，形成钝化材料层，并进行图案化形成钝化层206，然后以图案化的钝化层206为遮挡，对图案化的IGZO材料层进行导体化，IGZO材料层中被钝化层206遮挡而未被导体化的部分作为沟道区204-2，IGZO材料层中未被钝化层206遮挡而被导体化的部分作为像素电极204-3。钝化层可以在导体化过程中保护沟道区，避免沟道区被导体化，并且钝化层还能够保护已制好的源漏极，提高了阵列基板的性能。
在另一些可选的实施例中，参照图2，薄膜晶体管包括栅极106和栅极绝缘层107，沟道区105-1可以位于栅极106与基板100之间。
也即是在另一些可选的实施例中，阵列基板可以采用顶栅结构的氧化物薄膜晶体管，该阵列基板的沟道区105-1靠近基板100设置，栅极106则位于沟道区105-1远离基板100的一侧。在本公开实施例中，对于采用顶栅结构氧化物薄膜晶体管的阵列基板，仅通过一次图案化，即可形成沟道区和像素电极，从而减少了顶栅结构氧化物薄膜晶体管的阵列基板的掩膜版图案化工序，简化了顶栅结构氧化物薄膜晶体管的阵列基板的工艺步骤，降低了顶栅结构氧化物薄膜晶体管的阵列基板的工艺复杂度。
其中，栅极绝缘层107覆盖沟道区105-1，栅极106设置在栅极绝缘层107上，薄膜晶体管还包括连接沟道区105-1与像素电极105-2的辅助导电层105-3，沟道区105-1位于辅助导电层105-3之间，辅助导电层105-3、沟道区105-1与像素电极105-2通过同一个金属氧化物半导体薄膜形成，辅助导电层105-3和像素电极105-2包括栅极绝缘层107被栅极106覆盖的区域未覆盖的金属氧化物半导体薄膜通过导体化工艺形成的导电层。
参照图2，可以以栅极106作为遮挡，对同一个金属氧化物半导体薄膜进行导体化，其中，栅极106所遮挡而未被导体化的金属氧化物半导体薄膜区域形成沟道区105-1，被导体化的金属氧化物半导体薄膜区域形成辅助导电层105-3和像素电极105-2。其中，辅助导电层105-3的大部分被其他膜层所覆盖，不裸露在外，像素电极105-2则不被其他膜层所覆盖，裸露在外。辅助导电层105-3可以在沟道区105-1与像素电极105-2之间起电连接的作用，辅助导电层105-3分布在沟道区105-1的两侧，且辅助导电层105-3上具有源极和漏极的接触区域。
具体地，在一种可选的实现方式中，沟道区105-1为IGZO半导体膜层，辅助导电层105-3和像素电极105-2为IGZO导电层。
可以首先形成一层IGZO材料，然后对该层IGZO材料进行图案化，再以图案化的栅极为遮挡，对图案化的IGZO材料层进行导体化，IGZO材料层中被栅极遮挡而未被导体化的部分作为沟道区105-1，IGZO材料层中未被栅极遮挡而被导体化的部分作为辅助导电层105-3和像素电极105-2。
可选地，参照图2，像素电极105-2可以包含多个条状电极，辅助导电层与像素电极的其中一个边缘的条状电极连接为一体结构。
接着以上述IGZO材料层形成沟道区105-1、辅助导电层105-3和像素电极105-2为例，IGZO材料层中未被栅极遮挡而被导体化的部分作为辅助导电层105-3和像素电极105-2，其中，图案化为多个条状的导体化部分即为像素电极105-2，除未导体化的沟道区105-1，以及导体化的像素电极105-2，其余的金属氧化物半导体薄膜区域即为导体化的辅助导电层105-3。
可选地，薄膜晶体管包括公共电极101，形成在公共电极101上的图案化的遮光部102，形成在遮光部102上的图案化的光刻胶层103-3，覆盖公共电极101、遮光部102和光刻胶层103-3的第一缓冲层104，沟道区105-1和像素电极105-2形成在第一缓冲层104上。
参照图2，公共电极101、遮光部102和光刻胶层103-3上都具有露出基板100的空隙。该空隙的设计可使薄膜晶体管与公共电极在显示面板的叠层方向上不存在交叠，可以减少公共电极与薄膜晶体管上的栅极和源漏极之间的耦合电容。当然，本领域技术人员应理解，本公开实施例并不限制薄膜晶体管的具体形状和位置，只要能够满足间隔开薄膜晶体管与该子像素的像素电极和像素电极下方的公共电极的功能即可。具有绝缘性的第一缓冲层104位于公共电极101与像素电极105-2之间，使公共电极101与像素电极105-2之间不存在导通。
可选地，薄膜晶体管还包括图案化的层间绝缘层108，层间绝缘层108覆盖栅极106、靠近沟道区105-1的辅助导电层105-3的边缘，以及部分覆盖位于栅极106靠近像素电极105-2一侧的辅助导电层105-3，像素电极105-2在基板100上的正投影与层间绝缘层108在基板100上的正投影不重叠。
其中，辅助导电层105-3露出层间绝缘层108的区域包括源极和漏极的连接区域，且像素电极105-2和层间绝缘层108在显示面板的叠层方向上不存在交叠，像素电极105-2从层间绝缘层108露出。
可选地，薄膜晶体管还包括源漏极109和第二缓冲层110，源漏极109设置在层间绝缘层108上，源漏极109包括源极109-1和漏极109-2，源极109-1与位于栅极106远离像素电极105-2一侧且露出层间绝缘层108的辅助导电层105-3连接，漏极109-2与位于栅极106靠近像素电极105-2一侧且露出层间绝缘层108的辅助导电层105-3连接，第二缓冲层110覆盖源漏极109和部分层间绝缘层108，像素电极105-2在基板100上的正投影与第二缓冲层110在基板110上的正投影不重叠。
其中，薄膜晶体管的源漏极109设置在层间绝缘层108上，并与露出层间绝缘层108的辅助导电层105-3连接，其中的源极109-1所连接的辅助导电层部分位于栅极106远离像素电极105-2的一侧，漏极109-2所连接的辅助导电层部分位于栅极106靠近像素电极105-2的一侧。另外，像素电极105-2和第二缓冲层110在显示面板的叠层方向上不存在交叠，且第二缓冲层110只覆盖部分层间绝缘层108，因此，第二缓冲层110和层间绝缘层108均未对像素电极105-2形成遮挡，从而可使像素电极105-2裸露在外。
在本公开实施例中，薄膜晶体管的沟道区与像素电极可以使用同一金属氧化物半导体层图案化后形成，其中，薄膜晶体管的沟道区可以包含未导体化的金属氧化物半导体层，像素电极可以为金属氧化物半导体进行导体化形成的金属氧化物导电层，如此，薄膜晶体管的沟道区和像素电极可以基于同一层金属氧化物半导体材料，先进行一次图案化，形成沟道区的金属氧化物半导体图案，以及像素电极对应的金属氧化物半导体图案，然后在遮挡沟道区图案的情况下，对像素电极对应的图案进行金属氧化物半导体的导体化，从而形成半导体的金属氧化物沟道区，以及导电的金属氧化物像素电极。在本公开实施例中，仅需要图案化一次，即可形成沟道区和像素电极，减少了掩膜版图案化工序，简化了工艺步骤，降低了工艺复杂度。
参照图3，示出了本公开实施例的一种阵列基板的制备方法的步骤流程图，阵列基板包括阵列排布的多个子像素和驱动各子像素的薄膜晶体管，该制备方法包括以下步骤：
步骤101：通过半色调掩膜工艺，图案化形成第一金属氧化物半导体层；第一金属氧化物半导体层远离基板的一侧设置有遮挡层。
步骤102：在遮挡层的遮挡下，对第一金属氧化物半导体层进行导体化，被遮挡层遮挡的第一金属氧化物半导体层中的至少部分未被导体化，形成薄膜晶体管的沟道区，未被遮挡层遮挡的第一金属氧化物半导体层中的至少部分被导体化，形成薄膜晶体管的像素电极。
其中，可以通过半色调掩膜工艺，图案化形成第一金属氧化物半导体层，并在遮挡层的遮挡下，对第一金属氧化物半导体层进行导体化，被遮挡层遮挡的第一金属氧化物半导体层中的至少部分未被导体化，从而可以形成薄膜晶体管的沟道区，未被遮挡层遮挡的第一金属氧化物半导体层中的至少部分被导体化，则可以形成薄膜晶体管的像素电极。如此，薄膜晶体管的沟道区和像素电极可以基于同一层金属氧化物半导体材料，先进行一次图案化，形成沟道区的金属氧化物半导体图案，以及像素电极对应的金属氧化物半导体图案，然后在遮挡沟道区图案的情况下，对像素电极对应的图案进行金属氧化物半导体的导体化，从而形成半导体的金属氧化物沟道区，以及导电的金属氧化物像素电极。在本公开实施例中，仅需要图案化一次，即可形成沟道区和像素电极，减少了掩膜版图案化工序，简化了工艺步骤，降低了工艺复杂度。
对于包括底栅结构的氧化物薄膜晶体管的阵列基板，在步骤101之前，还可以包括以下步骤：
在基板上形成第二金属氧化物半导体材料层；
在第二金属氧化物半导体材料层上形成栅极材料层；
通过半色调掩膜工艺，对第二金属氧化物半导体材料层进行图案化形成第二金属氧化物半导体层，以及对栅极材料层进行图案化形成栅极；
形成覆盖第二金属氧化物半导体层和栅极的栅极绝缘层；
在栅极的遮挡下，对第二金属氧化物半导体层进行导体化，未被栅极遮挡的部分第二金属氧化物半导体层被导体化，且被导体化的部分朝栅极的方向扩散，形成公共电极，第二金属氧化物半导体层的其余部分未被导体化，形成辅助层。
具体地，例如，基板200可以为玻璃基板，当然这仅是示例性的，本公开并不旨在进行限制。
参照图4，首先可以在基板200上形成第二金属氧化物半导体材料层201-1，例如IGZO、ITO等。然后可以形成栅极材料层202-1，栅极材料层202-1覆盖先前形成的第二金属氧化物半导体材料层201-1。其中，栅极材料层202-1可以包括保护金属和栅极金属的双层结构，栅极金属更靠近基板，保护金属例如可以是钛(Ti)、银(Ag)、钼(Mo)、钼铌合金(MoNb)等，栅极金属例如可以是铜(Cu)。保护金属可以对栅极金属起到保护作用，在实际应用中，保护金属的厚度比栅极金属小很多。
然后，参照图5，可以在栅极材料层202-1上涂布光刻胶，并采用半色调掩膜版(HalfTone Mask)对光刻胶进行曝光，形成如图5所示的光刻胶001图形，其中，半色调掩膜版上对应光刻后需保留部分的区域，与对应光刻后需去除部分的区域具有不同的透过率。在该步骤中，进行了第1次掩膜版工艺。
然后，可以对栅极材料层202-1进行刻蚀，在一可选的示例中，可以采用Cu酸刻蚀栅极材料层202-1，刻蚀后的图形如图6所示。之后，可以对第二金属氧化物半导体材料层201-1进行刻蚀，得到第二金属氧化物半导体层201。在一可选的示例中，可以采用草酸刻蚀第二金属氧化物半导体材料层201，刻蚀后的图形如图7所示。在实际应用中，还可以采用含氟(F)的Cu酸对栅极材料层202-1和第二金属氧化物半导体材料层201-1进行一次刻蚀，即可得到图7所示的图形，这样可以节省一次刻蚀工艺，简化了工艺步骤，降低了工艺复杂度。
光刻胶001上对应第二金属氧化物半导体层201不同位置的厚度不同。其中，光刻胶001较厚的位置可用于形成栅极辅助层，光刻胶001较薄的位置可用于形成公共电极。
刻蚀之后，可以对光刻胶001进行灰化，例如通过氧气对光刻胶001进行灰化，从而将厚度较薄的光刻胶部分去除，灰化后的光刻胶002图形如图8所示。进而再对栅极材料层202-1进行一次刻蚀，得到栅极202，光刻胶剥离后的图形如图9所示。在一可选的示例中，可以再次采用Cu酸刻蚀栅极材料层202-1。
之后，参照图10，可以形成覆盖第二金属氧化物半导体层201和栅极202的栅极绝缘材料层203-1，然后再进行第二金属氧化物半导体层201的导体化处理。
具体地，在一些实施例中，第二金属氧化物半导体层201可以采用IGZO材料，IGZO材料经过烘烤仍然为半导体，因此，需要在之后的过程中通过导体化转化为导体。对第二金属氧化物半导体层201进行导体化处理后，未被栅极202遮挡的部分第二金属氧化物半导体层被导体化，且被导体化的部分朝栅极202的方向扩散，形成公共电极201-2，第二金属氧化物半导体层的其余部分未被导体化，形成辅助层201-1。其中，辅助层201-1为未导体化的IGZO半导体膜层，公共电极201-2为导体化的IGZO导电层。其中，被导体化的部分会朝栅极202的方向扩散，导体化的横向扩散距离为L1，导体化扩散的部分也为公共电极201-2的一部分，如图10所示。
其中，示例性地，可以在氢气环境下对IGZO材料的第二金属氧化物半导体层201进行等离子体(plasma)处理，从而实现第二金属氧化物半导体层201的导体化，导体化的IGZO透过率提升。
IGZO导体化前后以及烘烤后的阻抗数据如图11所示，透过率数据如图12所示。以厚度的IGZO为例，500W的H2 plasma处理30秒，并进行280℃烘烤后，IGZO的方块阻抗可降低至150Ω，透过率提升至87％，可满足公共电极的导电需求及透过率需求。
此外，IGZO导体化的横向扩散距离L(包括图示中的L1和L2)可以通过一些工艺参数进行调控，例如参照图13，可以通过控制IGZO成膜时的氧气含量、退火温度，来控制IGZO导体化的横向扩散距离L。图13仅列出了一写可选的调控参数，可以理解的是，还可以通过单一变量法来确定其他的调控参数。例如，以厚度的IGZO为例，300W的H2 plasma处理30秒后，IGZO导体化横向扩散距离超过3.7um，且IGZO导体化横向扩散距离可随导体化功率和时间的增加而增加。
需要说明的是，图13仅示例性地示出了一些IGZO样品的部分制备条件，以及这些IGZO样品的导体化横向扩散距离L的实际范围，可以理解的是，当一些其他制备条件发生变化时，导体化横向扩散距离L测量结果不一定如图13所示。
可选地，在另一些实施例中，第二金属氧化物半导体层201还可以采用ITO材料，ITO材料经过烘烤可成为导体，通过半色调掩膜工艺对第二金属氧化物半导体层201进行图案化后，形成的第一金属氧化物半导体子层直接作为辅助层，形成的第二金属氧化物半导体子层直接作为公共电极，辅助层和公共电极均为导体化的ITO导电层。
如此，仅需要图案化一次，即可形成栅极和公共电极，无需额外进行离子注入的导体化处理，减少了掩膜版图案化工序，简化了工艺步骤，降低了工艺复杂度。
导体化处理之后，可以根据需求，对栅极绝缘材料层203-1进行图案化形成栅极绝缘层203，如图14所示。在该步骤中，进行了第2次掩膜版工艺。
在一些实施例中，可选地，步骤101具体可以包括：
在栅极绝缘层上形成第一金属氧化物半导体材料层；
在第一金属氧化物半导体材料层上形成源漏极材料层；
通过半色调掩膜工艺，对第一金属氧化物半导体材料层进行图案化形成第一金属氧化物半导体层，以及对源漏极材料层进行图案化形成源漏极；
图案化形成钝化层；钝化层覆盖源漏极，以及靠近源漏极的部分第一金属氧化物半导体层；钝化层为遮挡层。
其中，参照图15，可以在栅极绝缘层203上形成第一金属氧化物半导体材料层204-4，例如IGZO、ITO等。然后可以形成源漏极材料层205-1，源漏极材料层205-1覆盖先前形成的第一金属氧化物半导体材料层204-4。其中，与栅极材料层类似，源漏极材料层205-1也可以包括保护金属和源漏极金属的双层结构，源漏极金属更靠近基板，保护金属包括但不限于Ti、Ag、Mo、MoNb合金等，源漏极金属例如可以是Cu。保护金属可以对源漏极金属起到保护作用，在实际应用中，保护金属的厚度比源漏极金属小很多。
之后，参照图16，可以在源漏极材料层205-1上涂布光刻胶，并采用半色调掩膜版(HalfTone Mask)对光刻胶进行曝光，形成如图16所示的光刻胶003图形，其中，半色调掩膜版上对应光刻后需保留部分的区域，与对应光刻后需去除部分的区域具有不同的透过率。在该步骤中，进行了第3次掩膜版工艺。
然后，可以对源漏极材料层205-1进行刻蚀，在一可选的示例中，可以采用Cu酸刻蚀源漏极材料层205-1，刻蚀后的图形如图17所示。之后，可以对第一金属氧化物半导体材料层204-4进行刻蚀，得到第一金属氧化物半导体层204-1。在一可选的示例中，可以采用草酸刻蚀第一金属氧化物半导体材料层204-4，刻蚀后的图形如图18所示。在实际应用中，还可以采用含F的Cu酸对源漏极材料层205-1和第一金属氧化物半导体材料层204-4进行一次刻蚀，即可得到图18所示的图形，这样可以节省一次刻蚀工艺，简化了工艺步骤，降低了工艺复杂度。
光刻胶003上不同位置的厚度不同。其中，光刻胶003较厚的位置可用于形成源漏极位置，光刻胶003较厚的位置以及较厚位置之间的较薄位置可用于形成沟道区，其余的光刻胶003较薄的位置可用于形成像素电极。
刻蚀之后，可以对光刻胶003进行灰化，例如通过氧气对光刻胶进行灰化，从而将厚度较薄的光刻胶部分去除，灰化后的光刻胶004图形如图19所示。进而再对源漏极材料层205-1进行一次刻蚀，得到源漏极205，光刻胶剥离后的图形如图20所示。在一可选的示例中，可以再次采用Cu酸刻蚀源漏极材料层205-1。
然后，可以形成钝化材料层，并对钝化材料层进行图案化形成钝化层206，形成的钝化层图形如图21所示，其中，钝化层206覆盖源漏极205，以及靠近源漏极205的部分第一金属氧化物半导体层204-1。在该步骤中，进行了第4次掩膜版工艺。
在本步骤中，可以先设置钝化层206，再对第一金属氧化物半导体层204-1进行导体化，钝化层206可以在导体化过程中保护沟道区，避免沟道区被导体化，并且钝化层206还能够保护已制好的源漏极205，提高了阵列基板的性能。另外，若像素电极顶部被钝化层206覆盖，则像素电极与公共电极形成的电场会很弱，只有侧面电场，因此，图案化的钝化层可以将像素电极露出，保证了像素电极与公共电极所形成的电场强度。
其中，钝化层206可以作为步骤101中所述的遮挡层，相应地，步骤202具体可以包括：
在钝化层206的遮挡下，对第一金属氧化物半导体层204-1进行导体化，未被钝化层206遮挡的第一金属氧化物半导体层204-1被导体化，且被导体化的部分朝源漏极205的方向扩散，形成薄膜晶体管的像素电极204-3，第一金属氧化物半导体层204-1的其余部分未被导体化，形成薄膜晶体管的沟道区204-2。
参照图22，在第一金属氧化物半导体层204-1采用IGZO材料的情况下，可以通过例如氢气气氛下等离子体处理等方式，对第一金属氧化物半导体层204-1进行导体化处理后，未被钝化层206遮挡的第一金属氧化物半导体层204-1被导体化，形成像素电极204-3，第一金属氧化物半导体层204-1的其余部分未被导体化，形成沟道区204-2。其中，沟道区204-2为未导体化的IGZO半导体膜层，像素电极204-3为导体化的IGZO导电层。其中，被导体化的部分会朝源漏极205的方向扩散，导体化的横向扩散距离为L2，IGZO导体化横向扩散后可以与源漏极205形成欧姆接触，实现源漏极205与像素电极204-3的电连接。导体化后的像素电极204-3透过率提升，沟道区204-2因钝化层206的保护不会被导体化，可维持半导体特性，至此，阵列基板制程完成。
在本公开实施例中，仅通过4次图案化，也即4道掩膜版工艺，便可实现包括底栅结构氧化物薄膜晶体管的阵列基板的制备，相较于底栅结构目前的6道掩膜版工艺，能够减少掩膜版图案化工序，简化工艺步骤，降低工艺复杂度。
需要说明的是，本公开实施例的各图示中仅示出一个像素电极和与之对应的薄膜晶体管部分，图中像素电极示出多个部分是因为像素电极为镂空图案，剖视图中截取为多个中断的部分，本申请不作具体限制。
此外，还需要说明的是，上述实施例涉及的各图示中示出的A部分，为阵列基板的端子区，用于与电路板连接，从而向阵列基板的显示区输入所需的电信号，端子区位于阵列基板的非显示区。在实际应用中，端子区中的膜层结构满足电连接及电信号传输的需求即可，各图示中示出的端子区仅为一种可选示例，且仅示出了端子区的一部分，本公开实施例并不旨在对端子区的膜层结构进行具体限定。
而对于包括顶栅结构的氧化物薄膜晶体管的阵列基板，在步骤101之前，还可以包括以下步骤：
在基板上形成公共电极材料层；
在公共电极材料层上形成遮光材料层；
通过半色调掩膜工艺，对公共电极材料层进行图案化形成公共电极，以及对遮光材料层进行图案化形成遮光层；形成遮光层所需的光刻胶部分保留，在遮光层上形成图案化的光刻胶层；
形成覆盖公共电极、遮光部和光刻胶层的第一缓冲层。
参照图23，首先可以在基板100上形成公共电极材料层101-1，之后，在公共电极材料层101-1上形成遮光材料层102-1。
参照图24，在遮光材料层102-1上形成第一光刻胶层，并通过半色调掩膜工艺，对第一光刻胶层图案化形成第二光刻胶层103。第二光刻胶层103包括第一区域和第二区域，第二区域的厚度小于第一区域的厚度，该第二区域用于后续步骤中形成遮光部。在该步骤中，进行了第1次掩膜版工艺。
参照图25，基于第二光刻胶层103对遮光材料层102-1进行刻蚀形成遮光子层102-2。
参照图26，基于第二光刻胶层103对公共电极材料层101-1进行刻蚀形成公共电极101。
参照图27，对第二光刻胶层103进行第一次灰化处理去除第二区域形成第二光刻胶子层103-1。
参照图28，基于第二光刻胶子层103-1对遮光子层102-2进行湿法刻蚀形成遮光部102，遮光部102包括第一遮光部，第一遮光部在基板100上的正投影覆盖将要形成的薄膜晶体管的沟道区在基板上的正投影。
参照图29，对第二光刻胶子层103-1进行第二次灰化处理使得第二光刻胶子层内缩为在基板100上的正投影落在遮光部102在基板100上的正投影内，剩余光刻胶层103-3。在本公开的实施例中，不必去除剩余的光刻胶层103-3，保留剩余的光刻胶层103-3可以进一步降低源漏极与公共电极之间的耦合电容。
参照图30，在剩余的光刻胶层103-3上形成第一缓冲层104。
接下来，步骤101具体可以包括以下步骤：
在第一缓冲层上图案化形成第一金属氧化物半导体层；
在第一金属氧化物半导体层上图案化形成栅极绝缘层和栅极；栅极设置在栅极绝缘层上，栅极为遮挡层。
参照图31，在第一缓冲层104上形成第一金属氧化物半导体材料层，并对第一金属氧化物半导体材料层进行图案化形成第一金属氧化物半导体层105。其中，第一金属氧化物半导体层105的材料可以为IGZO。在该步骤中，进行了第2次掩膜版工艺。
参照图32，在第一金属氧化物半导体层105上形成栅极绝缘材料层，并在栅极绝缘材料层上形成栅极材料层，然后，一次图案化形成栅极绝缘层107和栅极106，栅极106设置在栅极绝缘层107上。其中，栅极106在基板100上的正投影部分覆盖第一金属氧化物半导体层105在基板100上的正投影。在该步骤中，进行了第3次掩膜版工艺。
其中，栅极106可以作为步骤101中所述的遮挡层，相应地，步骤202具体可以包括：
在栅极106的遮挡下，对第一金属氧化物半导体层105进行导体化，被栅极106遮挡的第一金属氧化物半导体层105未被导体化，形成薄膜晶体管的沟道区105-1，第一金属氧化物半导体层105的其余部分被导体化，形成辅助导电层105-3和薄膜晶体管的像素电极105-2；辅助导电层105-3连接沟道区105-1与像素电极105-2，沟道区105-1位于辅助导电层105-3之间。
参照图33，在第一金属氧化物半导体层105采用IGZO材料的情况下，可以通过例如氢气气氛下等离子体处理等方式，对第一金属氧化物半导体层105进行导体化，第一金属氧化物半导体层105被栅极106遮挡的部分未被导体化，形成沟道区105-1，第一金属氧化物半导体层105的其余部分被导体化，形成辅助导电层105-3和薄膜晶体管的像素电极105-2。其中，沟道区105-1为未导体化的IGZO半导体膜层，辅助导电层105-3和像素电极105-2为导体化的IGZO导电层。
在步骤202之后，还可以包括以下步骤：
图案化形成层间绝缘材料层；层间绝缘材料层覆盖栅极、靠近沟道区的辅助导电层的边缘、部分覆盖位于栅极靠近像素电极一侧的辅助导电层，以及像素电极；
在层间绝缘材料层上图案化形成源漏极；源漏极包括源极和漏极，源极与位于栅极远离像素电极一侧且露出层间绝缘材料层的辅助导电层连接，漏极与位于栅极靠近像素电极一侧且露出层间绝缘材料层的辅助导电层连接；
形成第二缓冲材料层；
对第二缓冲材料层和层间绝缘材料层进行图案化，形成第二缓冲层和层间绝缘层；像素电极在基板上的正投影与层间绝缘层及第二缓冲层在基板上的正投影不重叠，第二缓冲层覆盖源漏极和层间绝缘层。
其中，参照图34，在栅极106上沉积形成层间绝缘材料层108-1，并对其进行图案化露出需要连接源漏极的辅助导电层区域。此时的层间绝缘材料层108-1覆盖像素电极105-2。在该步骤中，进行了第4次掩膜版工艺。
然后，在层间绝缘材料层108-1上图案化形成源漏极材料层，进而图案化形成源漏极109。在该步骤中，进行了第5次掩膜版工艺。
其中，源漏极109与露出层间绝缘材料层108-1的辅助导电层105-3连接，其中的源极109-1所连接的辅助导电层部分位于栅极106远离像素电极105-2的一侧，漏极109-2所连接的辅助导电层部分位于栅极106靠近像素电极105-2的一侧。
参照图35，可以形成第二缓冲材料层110-1，并对第二缓冲材料层110-1和层间绝缘材料层108-1进行图案化，从而得到图案化的第二缓冲层110和层间绝缘层108，像素电极105露出第二缓冲层110和层间绝缘层108以形成薄膜晶体管，如图36所示。在该步骤中，进行了第6次掩膜版工艺。
进一步地，之后还可以进行以下包括：对像素电极105-2进行导体化，也就是对像素电极105-2进行二次导体化，即可得到如图2所示的阵列基板。二次导体化后的像素电极105-2能够具有进一步提升的透过率，同时可以进一步降低电阻率，具有更优良的金属特性。
在本公开实施例中，仅通过6次图案化，也即6道掩膜版工艺，便可实现包括顶栅结构氧化物薄膜晶体管的阵列基板的制备，相较于顶栅结构目前的9道掩膜版工艺，能够减少掩膜版图案化工序，简化工艺步骤，降低工艺复杂度。
需要说明的是，在上述的各制备方法中，仅以光刻胶为正性光刻胶为示例，可以理解的是，上述的各制备方法也可以采用负性光刻胶，本公开对此不作具体限定。
还需要说明的是，在本公开实施例中，由于顶栅结构与底栅结构是不同的结构，因此，在两种结构中，采用相同名称命名的膜层并不表示同一膜层，而是表示材料相同或类似、功能相同或类似的膜层。
此外，上述的各制备方法还可以包括其他等常规步骤，本公开实施例对此不作具体限定。
本公开实施例还公开了一种显示装置，包括上述阵列基板。
由于本公开实施例提供的显示装置中包括的阵列基板与上述几种实施例提供的阵列基板相对应，因此在前实施方式也适用于本实施例，在本实施例中不再详细描述。
本文中所称的“一个实施例”、“实施例”或者“一个或者多个实施例”意味着，结合实施例描述的特定特征、结构或者特性包括在本公开的至少一个实施例中。此外，请注意，这里“在一个实施例中”的词语例子不一定全指同一个实施例。
在此处所提供的说明书中，说明了大量具体细节。然而，能够理解，本公开的实施例可以在没有这些具体细节的情况下被实践。在一些实例中，并未详细示出公知的方法、结构和技术，以便不模糊对本说明书的理解。
在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。单词“包含”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。本公开可以借助于包括有若干不同元件的硬件以及借助于适当编程的计算机来实现。在列举了若干装置的单元权利要求中，这些装置中的若干个可以是通过同一个硬件项来具体体现。单词第一、第二、以及第三等的使用不表示任何顺序。可将这些单词解释为名称。
最后应说明的是：以上实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述实施例对本公开进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的精神和范围。

Claims (8)

1.一种阵列基板，其特征在于，包括基板，以及在所述基板上阵列排布的多个子像素和驱动各所述子像素的薄膜晶体管，所述阵列基板包括像素电极；
所述薄膜晶体管的沟道区包含金属氧化物半导体层，所述像素电极为金属氧化物半导体进行导体化形成的金属氧化物导电层，所述薄膜晶体管的沟道区与所述像素电极使用同一金属氧化物半导体层图案化后形成;
所述薄膜晶体管包括栅极，所述栅极位于所述沟道区与所述基板之间；
所述薄膜晶体管包括公共电极;所述公共电极至少包含所述栅极未覆盖的所述金属氧化物半导体薄膜通过导体化工艺形成的导电层；所述栅极与所述公共电极电连接；
所述薄膜晶体管包括辅助层，所述辅助层与所述公共电极通过同一个金属氧化物半导体薄膜形成，所述辅助层和所述公共电极为一体结构，所述栅极设置在所述辅助层上。
2.根据权利要求1所述的阵列基板，其特征在于，所述辅助层为IGZO半导体膜层，所述公共电极为IGZO导电层。
3.根据权利要求1所述的阵列基板，其特征在于，所述薄膜晶体管包括源漏极，所述像素电极包含多个条状电极，所述沟道区与所述像素电极的其中一个边缘的条状电极连接为一体结构，所述源漏极设置在所述沟道区上，所述源漏极包括源极和漏极，所述漏极覆盖部分所述像素电极并与所述像素电极搭接。
4.根据权利要求3所述的阵列基板，其特征在于，所述阵列基板包括钝化层，所述钝化层覆盖所述源漏极、所述沟道区以及露出像素电极区域的未导体化的金属氧化物半导体层，对所述露出的金属氧化物半导体层进行离子注入形成导体化的像素电极。
5.一种阵列基板的制备方法，所述阵列基板包括基板，以及在所述基板上阵列排布的多个子像素和驱动各所述子像素的薄膜晶体管，其特征在于，所述方法包括：
通过半色调掩膜工艺，图案化形成第一金属氧化物半导体层；所述第一金属氧化物半导体层远离所述基板的一侧设置有遮挡层；
在所述遮挡层的遮挡下，对所述第一金属氧化物半导体层进行导体化，被所述遮挡层遮挡的所述第一金属氧化物半导体层中的至少部分未被导体化，形成所述薄膜晶体管的沟道区，未被所述遮挡层遮挡的所述第一金属氧化物半导体层中的至少部分被导体化，形成所述薄膜晶体管的像素电极；
所述通过半色调掩膜工艺，图案化形成第一金属氧化物半导体层之前，还包括：
在所述基板上形成第二金属氧化物半导体材料层；
在所述第二金属氧化物半导体材料层上形成栅极材料层；
通过半色调掩膜工艺，对所述第二金属氧化物半导体材料层进行图案化形成第二金属氧化物半导体层，以及对所述栅极材料层进行图案化形成栅极；
形成覆盖所述第二金属氧化物半导体层和所述栅极的栅极绝缘材料层；
在所述栅极的遮挡下，对所述第二金属氧化物半导体层进行导体化，未被所述栅极遮挡的部分所述第二金属氧化物半导体层被导体化，且被导体化的部分朝所述栅极的方向扩散，形成公共电极，所述第二金属氧化物半导体层的其余部分未被导体化，形成辅助层；所述栅极与所述公共电极电连接；
对栅极绝缘材料层图案化形成栅极绝缘层。
6.根据权利要求5所述的方法，其特征在于，所述通过半色调掩膜工艺，图案化形成第一金属氧化物半导体层，包括：
在所述栅极绝缘层上形成第一金属氧化物半导体材料层；
在所述第一金属氧化物半导体材料层上形成源漏极材料层；
通过半色调掩膜工艺，对所述第一金属氧化物半导体材料层进行图案化形成第一金属氧化物半导体层，以及对所述源漏极材料层进行图案化形成源漏极；
图案化形成钝化层；所述钝化层覆盖所述源漏极，以及靠近所述源漏极的部分所述第一金属氧化物半导体层；所述钝化层为所述遮挡层。
7.根据权利要求6所述的方法，其特征在于，所述在所述遮挡层的遮挡下，对所述第一金属氧化物半导体层进行导体化，被所述遮挡层遮挡的所述第一金属氧化物半导体层中的至少部分未被导体化，形成所述薄膜晶体管的沟道区，未被所述遮挡层遮挡的所述第一金属氧化物半导体层中的至少部分被导体化，形成所述薄膜晶体管的像素电极，包括：
在所述钝化层的遮挡下，对所述第一金属氧化物半导体层进行导体化，未被所述钝化层遮挡的所述第一金属氧化物半导体层被导体化，且被导体化的部分朝所述源漏极的方向扩散，形成所述薄膜晶体管的像素电极，所述第一金属氧化物半导体层的其余部分未被导体化，形成所述薄膜晶体管的沟道区。
8.一种显示装置，其特征在于，包括权利要求1-4任一项所述的阵列基板。
CN202180004002.6A 2021-08-24 2021-10-29 一种阵列基板及其制备方法、显示装置 Active CN116018552B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN202110975502.6A CN113687548B (zh) 2021-08-24 2021-08-24 阵列基板及其制作方法、以及显示面板
CN2021109755026 2021-08-24
PCT/CN2021/127669 WO2023024256A1 (zh) 2021-08-24 2021-10-29 一种阵列基板及其制备方法、显示装置

Publications (2)

Publication Number Publication Date
CN116018552A CN116018552A (zh) 2023-04-25
CN116018552B true CN116018552B (zh) 2025-10-28

Family

ID=78581943

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202110975502.6A Active CN113687548B (zh) 2021-08-24 2021-08-24 阵列基板及其制作方法、以及显示面板
CN202180004002.6A Active CN116018552B (zh) 2021-08-24 2021-10-29 一种阵列基板及其制备方法、显示装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202110975502.6A Active CN113687548B (zh) 2021-08-24 2021-08-24 阵列基板及其制作方法、以及显示面板

Country Status (2)

Country Link
CN (2) CN113687548B (zh)
WO (1) WO2023024256A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113687548B (zh) * 2021-08-24 2023-10-17 京东方科技集团股份有限公司 阵列基板及其制作方法、以及显示面板
CN114171457B (zh) * 2021-12-07 2023-07-04 深圳市华星光电半导体显示技术有限公司 显示面板及其制备方法
WO2024245429A1 (zh) * 2023-06-02 2024-12-05 京东方科技集团股份有限公司 阵列基板
CN119604027B (zh) * 2023-09-06 2025-12-12 武汉华星光电技术有限公司 半导体器件、显示面板及芯片
CN118136633B (zh) * 2024-01-26 2025-10-31 华映科技（集团）股份有限公司 一种可降低寄生电容效应的氧化物阵列基板及其制备方法
CN119836008B (zh) * 2025-01-15 2025-09-23 广州华星光电半导体显示技术有限公司 阵列基板及其制作方法、以及显示面板

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105068335A (zh) * 2015-08-12 2015-11-18 深圳市华星光电技术有限公司 一种ffs阵列基板的制造方法
CN105633016A (zh) * 2016-03-30 2016-06-01 深圳市华星光电技术有限公司 Tft基板的制作方法及制得的tft基板
CN113687548A (zh) * 2021-08-24 2021-11-23 京东方科技集团股份有限公司 阵列基板及其制作方法、以及显示面板

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH052162A (ja) * 1991-06-26 1993-01-08 Hitachi Ltd 液晶表示装置
KR101794649B1 (ko) * 2010-12-28 2017-11-08 엘지디스플레이 주식회사 에프 에프 에스 방식 액정표시장치용 어레이 기판 및 그 제조방법
CN103762199B (zh) * 2013-12-31 2016-05-18 深圳市华星光电技术有限公司 一种液晶显示器的阵列基板的制造方法
CN104617115A (zh) * 2015-03-02 2015-05-13 深圳市华星光电技术有限公司 Ffs型薄膜晶体管阵列基板及其制备方法
CN106024706B (zh) * 2016-06-22 2019-02-19 深圳市华星光电技术有限公司 阵列基板及其制作方法
CN107065347A (zh) * 2017-03-28 2017-08-18 上海天马微电子有限公司 阵列基板、液晶显示面板及阵列基板的制作方法
CN106711159B (zh) * 2017-03-28 2019-09-03 上海天马微电子有限公司 阵列基板和阵列基板的制作方法
CN109786257B (zh) * 2019-01-18 2022-04-01 惠科股份有限公司 薄膜晶体管的制作方法、阵列基板和显示面板
CN109801952B (zh) * 2019-02-14 2021-07-23 惠科股份有限公司 显示面板及其制作方法
CN110071176B (zh) * 2019-04-08 2021-11-02 深圳市华星光电半导体显示技术有限公司 顶栅自对准金属氧化物半导体tft及其制作方法、显示面板
CN110600483A (zh) * 2019-08-30 2019-12-20 南京中电熊猫平板显示科技有限公司 一种阵列基板及其制造方法
CN110676267A (zh) * 2019-09-29 2020-01-10 南京中电熊猫液晶显示科技有限公司 一种显示面板及其制造方法
CN210325749U (zh) * 2019-10-23 2020-04-14 成都中电熊猫显示科技有限公司 一种阵列基板及显示面板
CN111180471A (zh) * 2020-03-02 2020-05-19 南京中电熊猫平板显示科技有限公司 阵列基板及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105068335A (zh) * 2015-08-12 2015-11-18 深圳市华星光电技术有限公司 一种ffs阵列基板的制造方法
CN105633016A (zh) * 2016-03-30 2016-06-01 深圳市华星光电技术有限公司 Tft基板的制作方法及制得的tft基板
CN113687548A (zh) * 2021-08-24 2021-11-23 京东方科技集团股份有限公司 阵列基板及其制作方法、以及显示面板

Also Published As

Publication number Publication date
CN113687548A (zh) 2021-11-23
CN113687548B (zh) 2023-10-17
CN116018552A (zh) 2023-04-25
WO2023024256A1 (zh) 2023-03-02

Similar Documents

Publication Publication Date Title
CN116018552B (zh) 一种阵列基板及其制备方法、显示装置
CN105161505B (zh) 一种阵列基板及其制作方法、显示面板
CN111293127B (zh) 一种显示面板及其制备方法
CN114975486A (zh) 阵列基板、显示面板及阵列基板的制作方法
CN110931510B (zh) 阵列基板、显示面板及阵列基板的制备方法
WO2020177597A1 (zh) 阵列基板及其制备方法、显示面板和显示装置
TW200931669A (en) Active matrix array structure and manufacturing method thereof
CN109378320B (zh) 一种阵列基板及其制备方法
US10833107B2 (en) Thin film transistor, manufacturing method therefor, array substrate and display device
CN113948458A (zh) 阵列基板及其制作方法
CN103545252B (zh) 阵列基板及其制备方法、液晶显示装置
CN108538725B (zh) 薄膜晶体管及其制造方法
CN109786323A (zh) Tft阵列基板的制备方法及tft阵列基板
CN100590854C (zh) 像素结构及其制造方法
CN112420741A (zh) 一种阵列基板及其制备方法、显示面板
CN110794630A (zh) 一种阵列基板及其制造方法
CN114759077A (zh) 显示面板及其制作方法、显示装置
JP2026050320A (ja) アレイ基板及びその製造方法、表示パネル
CN116794894B (zh) 阵列基板及其制备方法、显示面板
CN109117025B (zh) 显示面板及其制作方法、显示装置
CN114784113B (zh) 显示面板及显示装置
CN111312732B (zh) 一种显示面板及其制作方法、显示模组及电子装置
CN111128876B (zh) 一种阵列基板的制备方法
US10777686B2 (en) Thin film transistor and method for manufacturing the same, array substrate and display panel
CN114823725A (zh) 显示面板及显示面板的制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant