CN113948458A - 阵列基板及其制作方法 - Google Patents
阵列基板及其制作方法 Download PDFInfo
- Publication number
- CN113948458A CN113948458A CN202111210909.6A CN202111210909A CN113948458A CN 113948458 A CN113948458 A CN 113948458A CN 202111210909 A CN202111210909 A CN 202111210909A CN 113948458 A CN113948458 A CN 113948458A
- Authority
- CN
- China
- Prior art keywords
- data line
- layer
- sub
- electrode
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 77
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 50
- 239000004065 semiconductor Substances 0.000 claims abstract description 84
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 77
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 77
- 229910052751 metal Inorganic materials 0.000 claims abstract description 54
- 239000002184 metal Substances 0.000 claims abstract description 54
- 229920002120 photoresistant polymer Polymers 0.000 claims description 53
- 238000005530 etching Methods 0.000 claims description 35
- 238000002161 passivation Methods 0.000 claims description 33
- 238000000034 method Methods 0.000 claims description 27
- 239000004020 conductor Substances 0.000 claims description 16
- 239000011248 coating agent Substances 0.000 claims description 7
- 238000000576 coating method Methods 0.000 claims description 7
- 238000004380 ashing Methods 0.000 claims description 6
- 238000005984 hydrogenation reaction Methods 0.000 claims description 3
- 238000009413 insulation Methods 0.000 claims 2
- 230000002093 peripheral effect Effects 0.000 description 15
- 239000010408 film Substances 0.000 description 10
- 239000010409 thin film Substances 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- JAONJTDQXUSBGG-UHFFFAOYSA-N dialuminum;dizinc;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Al+3].[Al+3].[Zn+2].[Zn+2] JAONJTDQXUSBGG-UHFFFAOYSA-N 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 229910052747 lanthanoid Inorganic materials 0.000 description 1
- 150000002602 lanthanoids Chemical class 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- KYKLWYKWCAYAJY-UHFFFAOYSA-N oxotin;zinc Chemical compound [Zn].[Sn]=O KYKLWYKWCAYAJY-UHFFFAOYSA-N 0.000 description 1
- 229910052761 rare earth metal Inorganic materials 0.000 description 1
- 150000002910 rare earth metals Chemical class 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- 239000012780 transparent material Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- TYHJXGDMRRJCRY-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) tin(4+) Chemical compound [O-2].[Zn+2].[Sn+4].[In+3] TYHJXGDMRRJCRY-UHFFFAOYSA-N 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
- H01L27/1244—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits for preventing breakage, peeling or short circuiting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明提供一种阵列基板及其制作方法，该阵列基板包括：衬底基板；形成在衬底基板上的金属层，其中金属层包括栅极、扫描线和数据线，栅极与扫描线相连，数据线与扫描线相互交叉，且数据线在与扫描线交叉的位置断开；形成在衬底基板上且覆盖金属层的栅极绝缘层，栅极绝缘层设有过孔，过孔对应位于数据线断开位置处的上方；形成在栅极绝缘层上的金属氧化物半导体层，金属氧化物半导体层包括导电区域和半导体区域，半导体区域包括有源层，导电区域包括源极、漏极和像素电极，源极和漏极分别与有源层连接，源极填入过孔内并与数据线连接，且断开的数据线通过源极连接导通，漏极与像素电极连接。
Description
技术领域
本发明涉及显示技术领域，特别是涉及一种阵列基板及其制作方法。
背景技术
随着科技的不断发展，显示技术也得到了快速的发展，薄膜晶体管TFT(Thin FilmTransistor)技术由原来的a-Si(非晶硅)薄膜晶体管发展到现在的LTPS(低温多晶硅)薄膜晶体管、Oxide(金属氧化物)薄膜晶体管等，金属氧化物TFT相较于低温多晶硅TFT和非晶硅TFT，具有高电子迁移率、高透光率、低漏电流、低沉积温度、制作工艺简单、大面积均匀性好、制造成本低等优点。
一般地，阵列基板包括显示区和外围区(外围区也称为非显示区或绑定区，即TFT与外部电路进行电连接的位置)。如图1a及图1b所示的现有技术中阵列基板的截面示意图，图1a为现有技术中阵列基板的显示区的截面示意图，图1b为现有技术中阵列基板的外围区的截面示意图。如图1a所示，该阵列基板的显示区的结构包括衬底基板41、栅极421、栅极绝缘层43、有源层44、蚀刻阻挡层45、源极461、漏极462、第一钝化层47、平坦层48、公共电极49、公共电极线491、第二钝化层400和像素电极401；如图1b所示，该阵列基板的外围区的结构包括衬底基板41、第一外围金属线422、栅极绝缘层43、蚀刻阻挡层45、第二外围金属线463、第一钝化层47、平坦层48和第二钝化层400，其中第一外围金属线422的上方区域设有桥接孔452，该桥接孔452上下贯穿栅极绝缘层43和蚀刻阻挡层45，第二外围金属线463通过该桥接孔452与第一外围金属线422连接。该阵列基板各部分的制作顺序一般为：衬底基板41→第一金属层(包括栅极421和第一外围金属线422)→栅极绝缘层43→有源层44→蚀刻阻挡层45→第二金属层(包括源极461、漏极462和第二外围金属线463)→第一钝化层47→平坦层48→公共电极49→公共电极线491→第二钝化层400→像素电极401。
其中，有源层44的材质为金属氧化物(一般为IGZO)，为了防止有源层44背沟道的刻蚀损伤，通常采用刻蚀阻挡层45(Etch Stop Layer，ESL)结构对有源层44进行保护，以防止有源层44背沟道刻蚀损伤(在有源层44上方形成源极461和漏极462时，需要对源极461和漏极462进行蚀刻使源极461和漏极462之间形成沟道，以使源极461和漏极462绝缘间隔开，但在对源极461和漏极462进行蚀刻时会损伤有源层44，故通过刻蚀阻挡层45对有源层44进行保护)。刻蚀阻挡层45内设有两个过孔451，源极461和漏极462均通过过孔451分别与有源层44连接。漏极462的上方区域设有通孔481，该通孔481上下贯穿第一钝化层47、平坦层48和第二钝化层400，像素电极401通过该通孔481与漏极462连接。
上述的阵列基板的缺点包括：
1、在刻蚀阻挡层45上蚀刻形成过孔451时需要增加一道光罩刻蚀制程，同时在蚀刻形成源极461和漏极462时也需要增加一道光罩刻蚀制程，这两步光刻制程累积的对准偏差限制了有源沟道尺寸的精度，不仅不利于器件尺寸的“小型化”，而且增加了工艺的复杂度和成本；
2、在制作源极461和漏极462之前，通常需要对有源层44于对应过孔451位置处进行导体化处理，以保证源极461和漏极462与有源层44之间良好的欧姆接触(导电连接)，同时在有源层44上设置刻蚀阻挡层45增加了一道薄膜生长工序，从而增加了工艺的复杂度和成本，间接降低了金属氧化物薄膜晶体管的市场竞争力；
3、源极461和漏极462需要通过过孔451与有源层44连接，像素电极401需要通过通孔481与漏极462连接，不利于它们之间的导电连接；
4、上述的阵列基板在制作过程中至少需要使用八道光罩制程(在制作第一金属层(一次)、有源层44(一次)、蚀刻阻挡层45(一次)、第二金属层(一次)、公共电极49(一次)、公共电极线491(一次)和像素电极401(两次)时均需使用光罩制程)，且目前大多数面内旋转显示模式的液晶显示器件，其使用的光罩数量都在六道以上，这极大地增加了制造成本。
发明内容
为了解决上述技术问题，本发明提出一种阵列基板及其制作方法，该阵列基板的源极、漏极、有源层和像素电极为一体结构，不仅使源极和漏极与有源层之间、漏极和像素电极之间的连接导通性能更好，而且无需额外光罩制程，节省了光罩及制造成本，降低了工艺复杂度。
本发明提供一种阵列基板的制作方法，所述制作方法包括：
提供衬底基板；
在所述衬底基板上形成金属薄膜，对所述金属薄膜进行蚀刻制作金属层，其中所述金属层包括栅极、扫描线和数据线，所述栅极与所述扫描线相连，所述数据线与所述扫描线相互交叉，且所述数据线在与所述扫描线交叉的位置断开；
在所述衬底基板上形成覆盖所述金属层的栅极绝缘层，对所述栅极绝缘层进行蚀刻形成过孔，所述过孔对应位于所述数据线断开位置处的上方；
在所述栅极绝缘层上形成金属氧化物半导体层，所述金属氧化物半导体层填入所述过孔内并与所述数据线连接，所述金属氧化物半导体层用于形成源极、漏极、像素电极和有源层；
在所述金属氧化物半导体层上涂布光阻，利用半色调掩膜对所述光阻进行曝光、显影，完全保留所述有源层上方区域的光阻，部分保留所述源极、所述漏极和所述像素电极上方区域的光阻，完全去除其它区域的光阻；
对所述金属氧化物半导体层进行蚀刻，去除所述源极、所述漏极、所述像素电极和所述有源层对应区域以外的金属氧化物半导体层；
对所述光阻进行灰化处理，保留所述有源层上方区域的光阻，完全去除其它区域的光阻，使对应于所述有源层区域以外的金属氧化物半导体层暴露出来；
对所述暴露出来的金属氧化物半导体层进行导体化处理，使所述暴露出来的金属氧化物半导体层分别形成所述源极、所述漏极和所述像素电极，未暴露出来的所述金属氧化物半导体层形成所述有源层，其中所述源极和所述漏极分别与所述有源层连接，所述源极通过所述过孔与所述数据线连接，且断开的所述数据线通过所述源极连接导通，所述漏极与所述像素电极连接；
去除所述有源层上方区域的光阻。
进一步地，所述制作方法还包括：
在所述栅极绝缘层上形成覆盖所述源极、所述漏极、所述像素电极和所述有源层的钝化层；
在所述钝化层上形成氧化物导电层，对所述氧化物导电层进行蚀刻制作公共电极。
进一步地，所述制作方法还包括：
在对所述金属薄膜进行蚀刻制作所述金属层时，所述金属层还包括公共电极线；
在所述栅极绝缘层上形成所述钝化层之后，先对所述公共电极线的上方区域通过蚀刻形成通孔，然后在所述钝化层上形成所述氧化物导电层，再对所述氧化物导电层进行蚀刻制作所述公共电极，所述公共电极填入所述通孔内并与所述公共电极线连接。
进一步地，对所述暴露出来的金属氧化物半导体层进行导体化处理，具体包括：
对所述暴露出来的金属氧化物半导体层进行氢化处理，使所述暴露出来的金属氧化物半导体层导体化。
进一步地，沿所述数据线的延伸方向上，每根所述数据线由多根所述扫描线间隔断开分为多根子数据线，每根所述子数据线位于相邻的两根所述扫描线之间，所述栅极绝缘层于对应每根所述子数据线的两端位置均设有所述过孔。
进一步地，每相邻的两根所述子数据线分别为第一子数据线和第二子数据线，所述第一子数据线和所述第二子数据线分别位于对应的所述扫描线的上下两侧，所述过孔包括第一过孔和第二过孔，所述第一过孔设置于所述栅极绝缘层于对应所述第一子数据线的下端位置，所述第二过孔设置于所述栅极绝缘层于对应所述第二子数据线的上端位置，所述第一子数据线和所述第二子数据线之间的所述源极同时填入所述第一过孔和所述第二过孔内并同时与所述第一子数据线和所述第二子数据线相连。
本发明还提供一种阵列基板，包括：
衬底基板；
形成在所述衬底基板上的金属层，其中所述金属层包括栅极、扫描线和数据线，所述栅极与所述扫描线相连，所述数据线与所述扫描线相互交叉，且所述数据线在与所述扫描线交叉的位置断开；
形成在所述衬底基板上且覆盖所述金属层的栅极绝缘层，所述栅极绝缘层设有过孔，所述过孔对应位于所述数据线断开位置处的上方；
形成在所述栅极绝缘层上的金属氧化物半导体层，所述金属氧化物半导体层包括导电区域和半导体区域，所述半导体区域包括有源层，所述导电区域包括源极、漏极和像素电极，所述源极和所述漏极分别与所述有源层连接，所述源极填入所述过孔内并与所述数据线连接，且断开的所述数据线通过所述源极连接导通，所述漏极与所述像素电极连接。
进一步地，所述阵列基板还包括：
形成在所述栅极绝缘层上且覆盖所述源极、所述漏极、所述像素电极和所述有源层的钝化层；
形成在所述衬底基板上的公共电极线，所述公共电极线的上方区域设有通孔，所述通孔贯穿所述栅极绝缘层和所述钝化层；
形成在所述钝化层上的公共电极，所述公共电极填入所述通孔内并与所述公共电极线连接。
进一步地，沿所述数据线的延伸方向上，每根所述数据线由多根所述扫描线间隔断开分为多根子数据线，每根所述子数据线位于相邻的两根所述扫描线之间，所述栅极绝缘层于对应每根所述子数据线的两端位置均设有所述过孔。
进一步地，每相邻的两根所述子数据线分别为第一子数据线和第二子数据线，所述第一子数据线和所述第二子数据线分别位于对应的所述扫描线的上下两侧，所述过孔包括第一过孔和第二过孔，所述第一过孔设置于所述栅极绝缘层于对应所述第一子数据线的下端位置，所述第二过孔设置于所述栅极绝缘层于对应所述第二子数据线的上端位置，所述第一子数据线和所述第二子数据线之间的所述源极同时填入所述第一过孔和所述第二过孔内并同时与所述第一子数据线和所述第二子数据线相连。
本发明提供的阵列基板及其制作方法，利用半色调掩膜对涂布在金属氧化物半导体层上的光阻的各部分进行区别处理，使金属氧化物半导体层部分暴露出来，对该暴露出来的金属氧化物半导体层进行导体化处理形成源极、漏极和像素电极，未暴露出来的金属氧化物半导体层保留其原有的半导体特性形成有源层，源极、漏极、有源层和像素电极为一体结构，不仅使源极和漏极与有源层之间、漏极和像素电极之间的连接导通性能更好(源极和漏极与有源层之间、漏极和像素电极之间无需通过过孔连接)，而且无需额外光罩制程，节省了光罩及制造成本；同时源极和漏极不需要单独的光罩定义，可直接利用金属氧化物半导体层的光阻自动对位(Self Alignment)，从而避免多次光刻制程累积的对准偏差限制有源沟道尺寸的精度的问题，有利于TFT器件尺寸的“小型化”制作，且节省了光罩成本。
同时，该阵列基板的栅极、扫描线和数据线为同层制作，且无需在有源层上方增加蚀刻阻挡层结构，不仅节省了光罩，而且使得该阵列基板的制造工艺更简单，从而节省了生产成本和生产周期。
附图说明
图1a为现有技术中阵列基板的显示区的截面示意图。
图1b为现有技术中阵列基板的外围区的截面示意图。
图2为本发明实施例中阵列基板的截面示意图。
图3为本发明实施例中阵列基板的平面结构示意图。
图4至图16为本发明实施例中阵列基板的制造过程示意图。
具体实施方式
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
本发明的说明书和权利要求书中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
本发明的说明书和权利要求书中所涉及的上、下、左、右、前、后、顶、底等(如果存在)方位词是以附图中的结构位于图中的位置以及结构相互之间的位置来定义的，只是为了表达技术方案的清楚及方便。应当理解，方位词的使用不应限制本申请请求保护的范围。
如图2及图3所示，本发明实施例提供一种薄膜晶体管(TFT)阵列基板，该阵列基板包括显示区(即TFT所在的区域)和外围区(外围区也称为非显示区或绑定区，即TFT与外部电路进行电连接的区域)。
如图2及图3所示，在本实施例中，该阵列基板的结构包括：
衬底基板11；
形成在衬底基板11上的金属层，其中金属层包括栅极121、扫描线122和数据线123，栅极121与扫描线122相连，数据线123与扫描线122相互交叉，且数据线123在与扫描线122交叉的位置断开；
形成在衬底基板11上且覆盖金属层的栅极绝缘层13，栅极绝缘层13设有过孔131，过孔131对应位于数据线123断开位置处的上方；
形成在栅极绝缘层13上的金属氧化物半导体层14(金属氧化物半导体层14可参见图7至图11)，金属氧化物半导体层14包括导电区域和半导体区域，该导电区域为通过对金属氧化物半导体层14进行导体化处理形成。半导体区域包括有源层141，导电区域包括源极142、漏极143和像素电极144。源极142和漏极143分别与有源层141连接，源极142填入过孔131内并与数据线123连接，且断开的数据线123通过源极142连接导通，漏极143与像素电极144连接。
进一步地，如图2及图3所示，在本实施例中，该阵列基板的结构还包括：
形成在栅极绝缘层13上且覆盖源极142、漏极143、像素电极144和有源层141的钝化层15；
形成在衬底基板11上的公共电极线124，公共电极线124的上方区域设有通孔151，通孔151贯穿栅极绝缘层13和钝化层15；
形成在钝化层15上的公共电极16，公共电极16填入通孔151内并与公共电极线124连接。
具体地，该公共电极线124位于外围区，用于公共电极16和外部电路的电连接。
进一步地，如图2及图3所示，在本实施例中，沿数据线123的延伸方向上，每根数据线123由多根扫描线122间隔断开分为多根子数据线，每根子数据线位于相邻的两根扫描线122之间，每相邻的两根子数据线分别位于对应的扫描线122的上下两侧，栅极绝缘层13于对应每根子数据线的两端位置均设有过孔131。
具体地，如图2及图3所示，在本实施例中，每相邻的两根子数据线分别为第一子数据线123a和第二子数据线123b，第一子数据线123a和第二子数据线123b分别位于对应的扫描线122的上下两侧。过孔131包括第一过孔131a和第二过孔131b，第一过孔131a设置于栅极绝缘层13于对应第一子数据线123a的下端位置，第二过孔131b设置于栅极绝缘层13于对应第二子数据线123b的上端位置。第一子数据线123a和第二子数据线123b之间的源极142同时填入第一过孔131a和第二过孔131b内并同时与第一子数据线123a和第二子数据线123b相连，即第一子数据线123a和第二子数据线123b通过第一子数据线123a和第二子数据线123b之间的源极142连接导通。
具体地，该阵列基板的制作方法包括以下步骤：
提供衬底基板11；
在衬底基板11上形成金属薄膜，对金属薄膜进行蚀刻制作金属层，其中金属层包括栅极121、扫描线122和数据线123；栅极121与扫描线122相连，数据线123与扫描线122相互交叉，且数据线123在与扫描线122交叉的位置断开；
在衬底基板11上形成覆盖金属层的栅极绝缘层13，对栅极绝缘层13进行蚀刻形成过孔131，过孔131对应位于数据线123断开位置处的上方；
在栅极绝缘层13上形成金属氧化物半导体层14，金属氧化物半导体层14填入过孔131内并与数据线123连接，金属氧化物半导体层14用于形成源极142、漏极143、像素电极144和有源层141；
在金属氧化物半导体层14上涂布光阻2，利用半色调掩膜3(HT Mask，Half ToneMask)对光阻2进行曝光、显影，完全保留有源层141上方区域的光阻2，部分保留源极142、漏极143和像素电极144上方区域的光阻2，完全去除其它区域的光阻2；
对金属氧化物半导体层14进行蚀刻，去除源极142、漏极143、像素电极144和有源层141对应区域以外的金属氧化物半导体层14；
对光阻2进行灰化处理，保留有源层141上方区域的光阻2，完全去除其它区域的光阻2，使对应于有源层141区域以外的金属氧化物半导体层14暴露出来；
对暴露出来的金属氧化物半导体层14进行导体化处理，使暴露出来的金属氧化物半导体层14分别形成源极142、漏极143和像素电极144，未暴露出来的金属氧化物半导体层14形成有源层141，其中源极142和漏极143分别与有源层141连接，源极142通过过孔131与数据线123连接，且断开的数据线123通过源极142连接导通，漏极143与像素电极144连接；
去除有源层141上方区域的光阻2。
进一步地，该制作方法还包括：
在栅极绝缘层13上形成覆盖源极142、漏极143、像素电极144和有源层141的钝化层15；
在钝化层15上形成氧化物导电层，对氧化物导电层进行蚀刻制作公共电极16。
进一步地，该制作方法还包括：
在对金属薄膜进行蚀刻制作金属层时，金属层还包括公共电极线124；
在栅极绝缘层13上形成钝化层15之后，先对公共电极线124的上方区域通过蚀刻形成通孔151，然后在钝化层15上形成氧化物导电层，再对氧化物导电层进行蚀刻制作公共电极16，公共电极16填入通孔151内并与公共电极线124连接。
具体地，上述对暴露出来的金属氧化物半导体层14进行导体化处理，具体包括：
对暴露出来的金属氧化物半导体层14进行氢化处理，使暴露出来的金属氧化物半导体层14导体化。
以下对上述的阵列基板的制作方法进行详细描述：
1、如图4所示，并结合图3，先在衬底基板11上形成金属薄膜，对金属薄膜进行蚀刻制作金属层(包括光阻涂布、曝光、显影、蚀刻等步骤，在此不赘述)，其中该金属层包括栅极121、扫描线122、数据线123和公共电极线124，栅极121与扫描线122相连(栅极121与扫描线122为一体结构)，数据线123与扫描线122相互交叉，且数据线123在与扫描线122交叉的位置断开。
具体地，衬底基板11可以为玻璃、塑料等透明材质，金属层的材质可以为Cr、W、Ti、Ta、Mo、Al、Cu等金属或合金，也可以为多层金属薄膜构成的复合薄膜。
2、如图5及图6所示，并结合图3，在衬底基板11上形成覆盖金属层的栅极绝缘层13，对栅极绝缘层13进行蚀刻形成过孔131(包括光阻涂布、曝光、显影、蚀刻等步骤，在此不赘述)，过孔131对应位于数据线123断开位置处的上方。
具体地，栅极绝缘层13的材质可以为氮化硅或氧化硅等。
3、如图7所示，并结合图2及图3，在栅极绝缘层13上形成金属氧化物半导体层14，金属氧化物半导体层14填入过孔131内并与数据线123连接，金属氧化物半导体层14用于形成源极142、漏极143、像素电极144和有源层141。
具体地，金属氧化物半导体层14的材质可以为IGZO(铟镓锌氧化物)、IGZTO(铟镓锌锡氧化物)、Ln-IZO(镧系稀土-铟锌氧化物)或ITZO(铟锡锌氧化物)等。
4、如图8及图9所示，并结合图2及图3，在金属氧化物半导体层14上涂布光阻2，利用半色调掩膜3对光阻2进行曝光、显影，完全保留有源层141上方区域的光阻2，部分保留源极142、漏极143和像素电极144上方区域的光阻2，完全去除其它区域的光阻2。
具体地，请结合图2、图3及图9，半色调掩膜3包括不透光区31、半透光区32和透光区33，不透光区31与有源层141相对应，半透光区32与源极142、漏极143和像素电极144相对应，透光区33与金属氧化物半导体层14的其它区域相对应。光线在经过半色调掩膜3时，在不透光区31被完全遮挡，部分穿过半透光区32，完全穿过透光区33，使得光阻2在曝光、显影后，光阻2在对应有源层141的位置厚度最厚，光阻2在对应源极142、漏极143和像素电极144的位置厚度较薄，其它位置处的光阻2被完全去除。
5、如图10所示，并结合图2及图3，利用保留下来的光阻2对金属氧化物半导体层14进行蚀刻，去除源极142、漏极143、像素电极144和有源层141对应区域以外的金属氧化物半导体层14。
6、如图11所示，并结合图2，对光阻2进行灰化(Ashing)处理，保留有源层141上方区域的光阻2，完全去除其它区域的光阻2，使对应于有源层141区域以外的金属氧化物半导体层14暴露出来。
具体地，对光阻2进行灰化处理(微量蚀刻)，使光阻2的整体厚度减小，从而使对应于有源层141位置的光阻2部分保留而其它区域的光阻2被去除，该保留下来的光阻2能够在后制程中对金属氧化物半导体层14进行导体化处理时，保护对应于有源层141位置的金属氧化物半导体层14不被导体化。
7、如图12所示，并结合图3，对暴露出来的金属氧化物半导体层14进行导体化处理(具体可以为氢化处理/氢掺杂)，使暴露出来的金属氧化物半导体层14分别形成面内像素电极144、源极142和漏极143，未暴露出来的金属氧化物半导体层14保留其原有的半导体特性形成有源层141。其中源极142和漏极143分别与有源层141连接，源极142通过过孔131与数据线123连接，且断开的数据线123通过源极142连接导通，漏极143与像素电极144连接。
8、如图13所示，在对暴露出来的金属氧化物半导体层14进行导体化处理完成后，去除有源层141上方区域的光阻2。
9、如图14至图16所示，先在栅极绝缘层13上形成覆盖源极142、漏极143、像素电极144和有源层141的钝化层15，再对公共电极线124的上方区域通过蚀刻形成通孔151(包括光阻涂布、曝光、显影、蚀刻等步骤，在此不赘述)，该通孔151上下贯穿栅极绝缘层13和钝化层15。然后在钝化层15上形成氧化物导电层，再对氧化物导电层进行蚀刻制作公共电极16(包括光阻涂布、曝光、显影、蚀刻等步骤，在此不赘述)，公共电极16填入通孔151内并与公共电极线124连接。
具体地，钝化层15的材质可以为氮化硅或氧化硅等，公共电极16的材质可以为透明导电材质例如氧化铟锡(ITO)、氧化铟锌(IZO)或氧化铝锌等。
上述阵列基板的制作过程中，只使用了五道光罩(在制作金属层、过孔131、金属氧化物半导体层14、通孔151和公共电极16时各使用一道光罩)，相较于目前大多数面内旋转显示模式的液晶显示器件，大大减少了光罩使用数量，从而节省了制造成本。
本发明实施例提供的阵列基板及其制作方法的好处在于：
1、利用半色调掩膜3对涂布在金属氧化物半导体层14上的光阻2的各部分进行区别处理，使金属氧化物半导体层14部分暴露出来，对该暴露出来的金属氧化物半导体层14进行导体化处理形成源极142、漏极143和像素电极144，未暴露出来的金属氧化物半导体层14保留其原有的半导体特性形成有源层141，源极142、漏极143、有源层141和像素电极144为一体结构，不仅使源极142和漏极143与有源层141之间、漏极143和像素电极144之间的连接导通性能更好(源极142和漏极143与有源层141之间、漏极143和像素电极144之间无需通过过孔连接)，而且无需额外光罩制程，节省了光罩及制造成本。
2、源极142和漏极143不需要单独的光罩定义，可直接利用金属氧化物半导体层14的光阻自动对位(Self Alignment)，从而避免多次光刻制程累积的对准偏差限制有源沟道尺寸的精度的问题，有利于TFT器件尺寸的“小型化”制作，且节省了光罩成本。
3、该阵列基板的栅极121、扫描线122、数据线123和公共电极线124为同层制作，且无需在有源层141上方增加蚀刻阻挡层结构，不仅节省了光罩，而且使得该阵列基板的制造工艺更简单，从而节省了生产成本和生产周期。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (10)
1.一种阵列基板的制作方法，其特征在于，包括：
提供衬底基板(11)；
在所述衬底基板(11)上形成金属薄膜，对所述金属薄膜进行蚀刻制作金属层，其中所述金属层包括栅极(121)、扫描线(122)和数据线(123)，所述栅极(121)与所述扫描线(122)相连，所述数据线(123)与所述扫描线(122)相互交叉，且所述数据线(123)在与所述扫描线(122)交叉的位置断开；
在所述衬底基板(11)上形成覆盖所述金属层的栅极绝缘层(13)，对所述栅极绝缘层(13)进行蚀刻形成过孔(131)，所述过孔(131)对应位于所述数据线(123)断开位置处的上方；
在所述栅极绝缘层(13)上形成金属氧化物半导体层(14)，所述金属氧化物半导体层(14)填入所述过孔(131)内并与所述数据线(123)连接，所述金属氧化物半导体层(14)用于形成源极(142)、漏极(143)、像素电极(144)和有源层(141)；
在所述金属氧化物半导体层(14)上涂布光阻(2)，利用半色调掩膜(3)对所述光阻(2)进行曝光、显影，完全保留所述有源层(141)上方区域的光阻(2)，部分保留所述源极(142)、所述漏极(143)和所述像素电极(144)上方区域的光阻(2)，完全去除其它区域的光阻(2)；
对所述金属氧化物半导体层(14)进行蚀刻，去除所述源极(142)、所述漏极(143)、所述像素电极(144)和所述有源层(141)对应区域以外的金属氧化物半导体层(14)；
对所述光阻(2)进行灰化处理，保留所述有源层(141)上方区域的光阻(2)，完全去除其它区域的光阻(2)，使对应于所述有源层(141)区域以外的金属氧化物半导体层(14)暴露出来；
对所述暴露出来的金属氧化物半导体层(14)进行导体化处理，使所述暴露出来的金属氧化物半导体层(14)分别形成所述源极(142)、所述漏极(143)和所述像素电极(144)，未暴露出来的所述金属氧化物半导体层(14)形成所述有源层(141)，其中所述源极(142)和所述漏极(143)分别与所述有源层(141)连接，所述源极(142)通过所述过孔(131)与所述数据线(123)连接，且断开的所述数据线(123)通过所述源极(142)连接导通，所述漏极(143)与所述像素电极(144)连接；
去除所述有源层(141)上方区域的光阻(2)。
2.如权利要求1所述的阵列基板的制作方法，其特征在于，还包括：
在所述栅极绝缘层(13)上形成覆盖所述源极(142)、所述漏极(143)、所述像素电极(144)和所述有源层(141)的钝化层(15)；
在所述钝化层(15)上形成氧化物导电层，对所述氧化物导电层进行蚀刻制作公共电极(16)。
3.如权利要求2所述的阵列基板的制作方法，其特征在于，还包括：
在对所述金属薄膜进行蚀刻制作所述金属层时，所述金属层还包括公共电极线(124)；
在所述栅极绝缘层(13)上形成所述钝化层(15)之后，先对所述公共电极线(124)的上方区域通过蚀刻形成通孔(151)，然后在所述钝化层(15)上形成所述氧化物导电层，再对所述氧化物导电层进行蚀刻制作所述公共电极(16)，所述公共电极(16)填入所述通孔(151)内并与所述公共电极线(124)连接。
4.如权利要求1所述的阵列基板的制作方法，其特征在于，对所述暴露出来的金属氧化物半导体层(14)进行导体化处理，具体包括：
对所述暴露出来的金属氧化物半导体层(14)进行氢化处理，使所述暴露出来的金属氧化物半导体层(14)导体化。
5.如权利要求1-4中任一项所述的阵列基板的制作方法，其特征在于，沿所述数据线(123)的延伸方向上，每根所述数据线(123)由多根所述扫描线(122)间隔断开分为多根子数据线，每根所述子数据线位于相邻的两根所述扫描线(122)之间，所述栅极绝缘层(13)于对应每根所述子数据线的两端位置均设有所述过孔(131)。
6.如权利要求5所述的阵列基板的制作方法，其特征在于，每相邻的两根所述子数据线分别为第一子数据线(123a)和第二子数据线(123b)，所述第一子数据线(123a)和所述第二子数据线(123b)分别位于对应的所述扫描线(122)的上下两侧，所述过孔(131)包括第一过孔(131a)和第二过孔(131b)，所述第一过孔(131a)设置于所述栅极绝缘层(13)于对应所述第一子数据线(123a)的下端位置，所述第二过孔(131b)设置于所述栅极绝缘层(13)于对应所述第二子数据线(123b)的上端位置，所述第一子数据线(123a)和所述第二子数据线(123b)之间的所述源极(142)同时填入所述第一过孔(131a)和所述第二过孔(131b)内并同时与所述第一子数据线(123a)和所述第二子数据线(123b)相连。
7.一种阵列基板，其特征在于，包括：
衬底基板(11)；
形成在所述衬底基板(11)上的金属层，其中所述金属层包括栅极(121)、扫描线(122)和数据线(123)，所述栅极(121)与所述扫描线(122)相连，所述数据线(123)与所述扫描线(122)相互交叉，且所述数据线(123)在与所述扫描线(122)交叉的位置断开；
形成在所述衬底基板(11)上且覆盖所述金属层的栅极绝缘层(13)，所述栅极绝缘层(13)设有过孔(131)，所述过孔(131)对应位于所述数据线(123)断开位置处的上方；
形成在所述栅极绝缘层(13)上的金属氧化物半导体层(14)，所述金属氧化物半导体层(14)包括导电区域和半导体区域，所述半导体区域包括有源层(141)，所述导电区域包括源极(142)、漏极(143)和像素电极(144)，所述源极(142)和所述漏极(143)分别与所述有源层(141)连接，所述源极(142)填入所述过孔(131)内并与所述数据线(123)连接，且断开的所述数据线(123)通过所述源极(142)连接导通，所述漏极(143)与所述像素电极(144)连接。
8.如权利要求7所述的阵列基板，其特征在于，所述阵列基板还包括：
形成在所述栅极绝缘层(13)上且覆盖所述源极(142)、所述漏极(143)、所述像素电极(144)和所述有源层(141)的钝化层(15)；
形成在所述衬底基板(11)上的公共电极线(124)，所述公共电极线(124)的上方区域设有通孔(151)，所述通孔(151)贯穿所述栅极绝缘层(13)和所述钝化层(15)；
形成在所述钝化层(15)上的公共电极(16)，所述公共电极(16)填入所述通孔(151)内并与所述公共电极线(124)连接。
9.如权利要求7或8任一项所述的阵列基板，其特征在于，沿所述数据线(123)的延伸方向上，每根所述数据线(123)由多根所述扫描线(122)间隔断开分为多根子数据线，每根所述子数据线位于相邻的两根所述扫描线(122)之间，所述栅极绝缘层(13)于对应每根所述子数据线的两端位置均设有所述过孔(131)。
10.如权利要求9所述的阵列基板，其特征在于，每相邻的两根所述子数据线分别为第一子数据线(123a)和第二子数据线(123b)，所述第一子数据线(123a)和所述第二子数据线(123b)分别位于对应的所述扫描线(122)的上下两侧，所述过孔(131)包括第一过孔(131a)和第二过孔(131b)，所述第一过孔(131a)设置于所述栅极绝缘层(13)于对应所述第一子数据线(123a)的下端位置，所述第二过孔(131b)设置于所述栅极绝缘层(13)于对应所述第二子数据线(123b)的上端位置，所述第一子数据线(123a)和所述第二子数据线(123b)之间的所述源极(142)同时填入所述第一过孔(131a)和所述第二过孔(131b)内并同时与所述第一子数据线(123a)和所述第二子数据线(123b)相连。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111210909.6A CN113948458B (zh) | 2021-10-18 | 2021-10-18 | 阵列基板及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111210909.6A CN113948458B (zh) | 2021-10-18 | 2021-10-18 | 阵列基板及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113948458A true CN113948458A (zh) | 2022-01-18 |
| CN113948458B CN113948458B (zh) | 2024-04-30 |
Family
ID=79331253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111210909.6A Active CN113948458B (zh) | 2021-10-18 | 2021-10-18 | 阵列基板及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113948458B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115032840A (zh) * | 2022-06-07 | 2022-09-09 | 广州华星光电半导体显示技术有限公司 | 显示面板及其制备方法 |
| CN116184730A (zh) * | 2023-04-27 | 2023-05-30 | 惠科股份有限公司 | 阵列基板及其制备方法和显示装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100225860A1 (en) * | 2009-03-06 | 2010-09-09 | Beijing BOE Optoelectronics Technoloy Co., Ltd. | Tft-lcd array substrate and manufacturing method thereof |
| US20150348999A1 (en) * | 2014-05-29 | 2015-12-03 | Boe Technology Group Co., Ltd. | Manufacturing Method of an Array Substrate |
| CN109037150A (zh) * | 2018-06-29 | 2018-12-18 | 昆山龙腾光电有限公司 | 金属氧化物半导体薄膜晶体管阵列基板及其制作方法 |
| CN111180471A (zh) * | 2020-03-02 | 2020-05-19 | 南京中电熊猫平板显示科技有限公司 | 阵列基板及其制造方法 |
| CN113467145A (zh) * | 2021-07-07 | 2021-10-01 | 昆山龙腾光电股份有限公司 | 阵列基板及制作方法、显示面板 |
-
2021
- 2021-10-18 CN CN202111210909.6A patent/CN113948458B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100225860A1 (en) * | 2009-03-06 | 2010-09-09 | Beijing BOE Optoelectronics Technoloy Co., Ltd. | Tft-lcd array substrate and manufacturing method thereof |
| US20150348999A1 (en) * | 2014-05-29 | 2015-12-03 | Boe Technology Group Co., Ltd. | Manufacturing Method of an Array Substrate |
| CN109037150A (zh) * | 2018-06-29 | 2018-12-18 | 昆山龙腾光电有限公司 | 金属氧化物半导体薄膜晶体管阵列基板及其制作方法 |
| CN111180471A (zh) * | 2020-03-02 | 2020-05-19 | 南京中电熊猫平板显示科技有限公司 | 阵列基板及其制造方法 |
| CN113467145A (zh) * | 2021-07-07 | 2021-10-01 | 昆山龙腾光电股份有限公司 | 阵列基板及制作方法、显示面板 |
Non-Patent Citations (2)
| Title |
|---|
| 刘翔;陈旭;谢振宇;高浩然;王威;: "使用低电阻金属铝制造薄膜晶体管阵列信号电极", 液晶与显示, no. 04, 15 August 2009 (2009-08-15) * |
| 吕艳明;操彬彬;栗芳芳;安晖;叶成枝;李法杰;杨增乾;彭俊林;冯耀耀;刘增利;陆相晚;李恒滨;: "基于以顶层ITO为像素电极设计的产品工艺优化", 液晶与显示, no. 03, 15 March 2020 (2020-03-15) * |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115032840A (zh) * | 2022-06-07 | 2022-09-09 | 广州华星光电半导体显示技术有限公司 | 显示面板及其制备方法 |
| CN115032840B (zh) * | 2022-06-07 | 2024-05-24 | 广州华星光电半导体显示技术有限公司 | 显示面板及其制备方法 |
| CN116184730A (zh) * | 2023-04-27 | 2023-05-30 | 惠科股份有限公司 | 阵列基板及其制备方法和显示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113948458B (zh) | 2024-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN105161505B (zh) | 一种阵列基板及其制作方法、显示面板 | |
| KR101221261B1 (ko) | 액정 표시 장치용 어레이 기판 및 그 제조 방법 | |
| KR101431136B1 (ko) | 박막 트랜지스터 기판의 제조 방법 | |
| KR101790176B1 (ko) | 어레이 기판의 제조방법 | |
| KR101128333B1 (ko) | 어레이 기판 및 이의 제조방법 | |
| US8703510B2 (en) | Array substrate and a manufacturing method thereof | |
| KR101454190B1 (ko) | 어레이 기판 및 이의 제조방법 | |
| US5998230A (en) | Method for making liquid crystal display device with reduced mask steps | |
| CN109065551B (zh) | Tft阵列基板的制造方法及tft阵列基板 | |
| JP5450802B2 (ja) | 表示装置及びその製造方法 | |
| CN100447643C (zh) | 薄膜晶体管基板及其制造方法 | |
| KR20140011623A (ko) | 표시장치용 어레이 기판 및 그의 제조방법 | |
| CN113948458B (zh) | 阵列基板及其制作方法 | |
| CN113948533A (zh) | 阵列基板及其制作方法 | |
| CN113725157B (zh) | 阵列基板及其制作方法 | |
| CN114089571B (zh) | 阵列基板及制作方法和显示面板 | |
| CN113299559A (zh) | 薄膜晶体管的制备方法及薄膜晶体管 | |
| CN113948532A (zh) | 阵列基板及其制作方法和显示面板 | |
| CN112951853A (zh) | 薄膜晶体管阵列基板及其制作方法 | |
| CN113437090A (zh) | 阵列基板及其制备方法、显示面板 | |
| CN111710727A (zh) | 一种阵列基板及其制备方法以及显示面板 | |
| KR101518851B1 (ko) | 어레이 기판의 제조방법 | |
| KR20110053721A (ko) | 어레이 기판 및 이의 제조방법 | |
| CN115863359A (zh) | 阵列基板及其制备方法、显示面板 | |
| TW584908B (en) | Method of manufacturing IPS-LCD by using 4-mask process |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |