CN114613668B - 一种半导体结构的制备方法 - Google Patents

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Abstract

本发明提供一种半导体结构的制备方法，包括：提供第一衬底，所述第一衬底内具有若干第一深沟槽；在所述第一衬底上形成非感光的填充层，所述填充层充满所述第一深沟槽并延伸覆盖所述第一衬底；减薄所述填充层直至露出所述第一衬底，保留所述第一深沟槽内的所述填充层；在所述第一衬底上形成光阻层，所述光阻层覆盖所述第一衬底及所述填充层；除去所述第一衬底上的部分所述光阻层及对应的所述第一深沟槽内的所述填充层。所述填充层充满所述第一深沟槽，为所述光阻层提供平坦的形成表面，进而均匀所述光阻层的厚度，避免所述光阻层由于厚度及应力不均产生的裂缝。

Description

一种半导体结构的制备方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的制备方法。
背景技术
随着微电子技术的不断发展，半导体功率器件以输入阻抗高、损耗低、开关速度块、无二次击穿、动态性能好等优点逐渐成为当今半导体发展的主流，现有的半导体功率器件主要包括平面型器件和沟槽型器件。
在屏蔽栅沟槽器件（SGT）及绝缘栅双极性晶体管（IGBT）等器件的生产中都会用到深沟槽工艺，在沟槽型器件的制作工艺中，大部分产品需要在已经形成深沟槽结构的衬底上对部分深沟槽的底部进行离子注入工艺，一般地，会采用光阻层覆盖不需要进行离子注入的深沟槽，但深沟槽的深度较深，且深宽比较大，给光阻层的填充形成了一定的难度，且较厚的光阻层在后续烘烤工艺中会由于内部应力等原因产生裂缝，当以光阻层为掩膜对深沟槽底部的衬底进行离子注入工艺时，离子会通过裂缝注入到非离子注入区的衬底上，对半导体器件的性能造成影响。较厚的所述光阻层也难以完全曝光，显影后所述深沟槽底部的光阻残留会阻挡离子注入，导致器件失效。
发明内容
本发明的目的在于提供一种半导体结构的制备方法，以解决现有深沟槽离子注入工艺中，光阻层产生裂缝及深沟槽底部光阻残留的问题。
为了达到上述目的，本发明提供一种半导体结构的制备方法，包括：
提供第一衬底，所述第一衬底内具有若干第一深沟槽；
在所述第一衬底上形成非感光的填充层，所述填充层充满所述第一深沟槽并延伸覆盖所述第一衬底；
减薄所述填充层直至露出所述第一衬底，保留所述第一深沟槽内的所述填充层；
在所述第一衬底上形成光阻层，所述光阻层覆盖所述第一衬底及所述填充层；
除去所述第一衬底上的部分所述光阻层及对应的所述第一深沟槽内的所述填充层。
可选的，采用曝光工艺及显影工艺除去所述第一衬底上的部分所述光阻层，同时，对应的所述第一深沟槽内的所述填充层溶解在显影液中。
可选的，所述填充层的材料为含有碱溶性基团的介质材料或抗反射材料。
可选的，所述曝光工艺的曝光焦平面位于所述第一衬底的顶面和所述光阻层的顶面之间。
可选的，除去所述第一衬底上的部分所述光阻层及对应的所述第一深沟槽内的所述填充层之后，还包括：
以剩余的所述填充层和光阻层为掩模，对露出的所述第一深沟槽底部的所述第一衬底进行离子注入工艺；
除去剩余的所述填充层及所述光阻层。
可选的，减薄所述填充层之前，还包括：
对所述填充层进行第一烘烤工艺，所述第一烘烤工艺的烘烤温度为100°C~130°C，和/或，所述第一烘烤工艺的烘烤时间为60s~120s。
可选的，减薄所述填充层的工艺包括电浆预处理工艺或等离子刻蚀工艺。
可选的，除去所述第一衬底上的部分所述光阻层及对应的所述第一深沟槽内的所述填充层之前，还包括：
对所述光阻层进行第二烘烤工艺，所述第二烘烤工艺的烘烤温度为100°C~130°C，和/或，所述第二烘烤工艺的烘烤时间为60s~120s。
可选的，所述第一深沟槽的深度大于5μm，和/或，所述第一深沟槽的深宽比大于10。
可选的，所述光阻层的厚度为2μm~5μm。
本发明提供了一种半导体结构的制备方法，包括：提供第一衬底，所述第一衬底内具有若干第一深沟槽；在所述第一衬底上形成非感光的填充层，所述填充层充满所述第一深沟槽并延伸覆盖所述第一衬底；减薄所述填充层直至露出所述第一衬底，保留所述第一深沟槽内的所述填充层；在所述第一衬底上形成光阻层，所述光阻层覆盖所述第一衬底及所述填充层；除去所述第一衬底上的部分所述光阻层及对应的所述第一深沟槽内的所述填充层。采用非感光的所述填充层填充所述第一深沟槽，不需要曝光所述填充层，减少所述填充层内的应力，也避免了曝光不充分引起的所述第一深沟槽底部光阻残留的问题；减薄所述填充层的同时也使所述填充层的上表面更加平坦，有利于加强所述光阻层厚度的均匀性，避免所述光阻层由于厚度及应力不均产生的裂缝。
此外，非感光的所述填充层可以在对所述光阻层进行曝光工艺时保持化学性质的稳定，所述填充层中含有的碱溶性基团使所述填充层可溶于显影液，在对所述光阻层进行显影工艺时所述第一深沟槽中的所述填充层可以被同步去除，减少工艺步骤的同时进一步保证所述第一深沟槽的底部没有残留。
附图说明
图1为一种沟槽型功率器件的制备方法的流程图；
图2~3为图1中的沟槽型功率器件的制备方法的相应步骤对应的结构示意图；
图4~5为图3所示半导体结构部分区域的电镜图；
图6为本发明实施例提供的半导体结构的制备方法的流程图；
图7~13为本发明实施例提供的半导体结构的制备方法对应步骤的结构示意图；
其中，附图标记为：
100-第一衬底；200-第二衬底；101-第一深沟槽；201-第二深沟槽；102-填充层；103-光阻层；202-光刻胶层。
具体实施方式
在屏蔽栅沟槽器件（SGT）及绝缘栅双极性晶体管（IGBT）等沟槽型功率器件的制备方法中，需要对深沟槽底部的衬底进行离子注入，图1为一种沟槽型功率器件的制备方法的流程图，图2~3为图1中的沟槽型功率器件的制备方法的相应步骤对应的结构示意图，如图1~3所示，所述沟槽型功率器件的制备方法包括：
S11：提供第二衬底200，所述第二衬底200内具有若干第二深沟槽201；
S12：在所述第二衬底200上形成光刻胶层202，所述光刻胶层202充满所述第二深沟槽201并延伸覆盖所述第二衬底200；
S13：对所述光刻胶层202进行图形化工艺，以露出部分所述第二深沟槽201的底部，并以图形化的所述光刻胶层202为掩膜对所述第二深沟槽201底部的所述第二衬底200进行离子注入工艺。
如图2~3所示，所述第二深沟槽201的深度一般大于5μm，且深宽比大于10，为了在离子注入工艺中保护非离子注入区内的所述第二衬底200，位于所述第二衬底200表面的所述光刻胶层202的厚度需要大于5μm，因此，所述第二深沟槽201上所述光刻胶层202的厚度一般大于10μm。如图3所示，所述光刻胶层202各处的厚度不一致，且所述光刻胶层202覆盖所述第二衬底200顶面与所述第二深沟槽201侧壁之间形成的尖角，当对所述光刻胶层202进行烘烤工艺时，厚度不同的所述光刻胶层202内的应力不同，应力容易在所述尖角处释放，导致所述光刻胶层202内产生裂缝。
当所述光刻胶层202的厚度较厚时，现有的曝光机台很难通过单次曝光将所述光刻胶层202完全曝光，且所述第二深沟槽201的深宽比较大，曝光过程中光线很难照射到所述第二深沟槽201的底部，所述第二深沟槽201底部的所述光刻胶层202难以得到充分的曝光，图4为图3所示半导体结构部分区域的电镜图，如图3和图4所示，当对所述光刻胶层202进行显影工艺后，部分所述第二深沟槽201的底部会出现光阻残留的问题，若此时对所述第二深沟槽201底部的所述第二衬底200进行离子注入工艺，残留的所述光刻胶层202会阻挡离子的注入，导致器件失效。
目前常用二次曝光的方法使所述光刻胶层充分曝光，首先将曝光机台的焦平面降低，曝光位于所述第二深沟槽201内的所述光刻胶层202，然后将曝光机台的焦平面调高，以曝光所述第二深沟槽201上方及所述第二衬底200上的所述光刻胶层202。二次曝光的方式可以避免所述第二深沟槽201底部的光刻胶层残留的问题，但由于两次曝光过程中存在对准误差及曝光范围重叠的问题，使器件的关键尺寸及所述光刻胶层202图形化后的图案形貌不易控制，会对器件的性能造成影响。同时，图5为图3所示半导体结构部分区域的电镜图，如图3和图5所示，由于两次曝光过程中能量的叠加，被重复曝光区域的所述光刻胶层202的应力变化也会加大，扩大所述光刻胶层202内部的应力不均匀的问题，加大所述光刻胶层202内的所述裂缝。当以图形化的所述光刻胶层202为掩膜对所述第二深沟槽201底部的所述第二衬底200进行离子注入工艺时，离子会通过所述裂缝注入到非离子注入区的所述第二衬底200上，对器件的性能造成影响。
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
在下文中，术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些文本未描述的其它步骤可被添加到该方法。
本实施例提供了一种半导体结构的制备方法，图6为所述半导体结构的制备方法的流程图。如图6所示，所述半导体结构的制备方法包括：
步骤S1：提供第一衬底，所述第一衬底内具有若干第一深沟槽；
步骤S2：在所述第一衬底上形成非感光的填充层，所述填充层充满所述第一深沟槽并延伸覆盖所述第一衬底；
步骤S3：减薄所述填充层直至露出所述第一衬底，保留所述第一深沟槽内的所述填充层；
步骤S4：在所述第一衬底上形成感光的光阻层，所述光阻层覆盖所述第一衬底及所述填充层；
步骤S5：除去部分所述第一衬底上的所述光阻层及对应的所述第一深沟槽内的所述填充层。
图7至图13为本实施例提供的半导体结构的制备方法的相应步骤对应的结构示意图。接下来，将结合7至图13对所述半导体结构的制备方法进行详细说明。
如图7所示，提供第一衬底100，所述第一衬底100内具有若干第一深沟槽101，其中，所述第一深沟槽101的深度大于5μm，所述第一深沟槽101的深宽比大于10。
如图8~9所示，在所述第一衬底100上形成填充层102，所述填充层102充满所述第一深沟槽101并延伸覆盖所述第一衬底100，对所述填充层102进行第一烘烤工艺，然后减薄所述填充层102，直至露出所述第一衬底100，保留所述第一深沟槽101内的所述填充层102，使所述填充层102及所述第一衬底100形成平坦的上表面。
对所述填充层102进行第一烘烤工艺可以释放所述填充层102内的挥发性气体，并均匀所述填充层102内的应力，其中，所述第一烘烤工艺的烘烤温度为100°C ~130°C，烘烤时间为60s~120s。
具体的，所述填充层102位于所述第一衬底上的厚度小于1μm，减小所述填充层102各处的厚度差，进而减小对所述填充层102进行第一烘烤工艺后所述填充层102内部的应力差，避免所述填充层102产生裂缝。所述填充层102为非感光材料，例如非感光的介质材料或抗反射材料，使所述填充层102在曝光中可以保持化学性质稳定；进一步的，本实施例中所述填充层102的材料为包含羧基、磺酸基等碱溶性基团的非感光材料，在半导体工艺中，显影液一般是用水稀释的强碱溶液，如四甲基氢氧化铵（TAMH），碱性溶液与所述填充层102中的碱溶性基团发生反应，进而达到溶解所述填充层102的目的。且所述填充层不需要进行曝光即可通过显影液去除，避免曝光工艺增大所述填充层102内部的应力差，降低所述填充层102产生裂缝的概率。
在本实施例中，采用电浆预处理工艺或等离子刻蚀工艺减薄所述填充层102，以保证所述填充层102上表面的平坦，并便于操作人员控制所述填充层102减薄的厚度，为后续膜层的沉积提供平坦的沉积表面，进一步提升膜层均匀性。同时，电浆预处理工艺及等离子刻蚀工艺具有较好的工艺重复性和再现性，可实现半导体器件的批量生产。
如图10所示，在所述第一衬底100上形成光阻层103，所述光阻层103覆盖所述第一衬底100及所述填充层102。
其中，所述光阻层103为感光材料，可通过曝光及显影工艺形成图形化的所述光阻层103；所述光阻层103的厚度为2μm~5μm，以在后续工艺中保护所述第一衬底100。
进一步地，对所述光阻层103进行第二烘烤工艺，以释放所述光阻层103内的挥发性气体，并均匀所述光阻层103内的应力，所述第二烘烤工艺的烘烤温度为100°C~130°C，烘烤时间为60s~120s。
参阅图10可知，由于所述填充层102充满所述第一深沟槽101，且所述填充层102的顶面与所述第一衬底100齐平，在所述第一衬底100上形成的所述光阻层103各处的厚度基本一致，对所述光阻层103进行第二烘烤工艺的过程中，所述光阻层103各处的应力也基本一致；且由于所述光阻层103的底面平坦，内部应力不会在尖点释放，烘烤后的所述光阻层103也不容易出现裂缝。
如图11~12所示，对所述光阻层103进行曝光及显影工艺，形成图形化的所述光阻层103，露出部分所述第一衬底100及所述填充层102，为了使所述光阻层103得到充分的曝光，所述曝光机台的曝光焦平面位于所述第一衬底100的顶面和所述光阻层103的顶面之间。
由于所述填充层102为非感光材料，且所述填充层102不需要进行曝光即可溶于显影液，进行一次曝光工艺即可的得到完全曝光的所述光阻层103，避免二次曝光造成的所述光阻层103内应力加大的问题；当对曝光后的所述光阻层103进行显影工艺时，对应的所述第一深沟槽101内的所述填充层102被同步去除，避免所述第一深沟槽101的底部出现残留。
然后以图形化后的所述光阻层103为掩膜，对露出的所述第一深沟槽101底部的所述第一衬底100进行离子注入工艺，在所述第一深沟槽101底部的所述第一衬底100内形成掺杂区。
最后，如图13所示，通过等离子刻蚀工艺除去剩余的所述光阻层103及所述填充层102。
综上，本发明实施例提供了一种半导体结构的制备方法，包括：提供第一衬底100，所述第一衬底100内具有若干第一深沟槽101；在所述第一衬底100上形成非感光的填充层102，所述填充层102充满所述第一深沟槽101并延伸覆盖所述第一衬底100；减薄所述填充层102直至露出所述第一衬底100，保留所述第一深沟槽101内的所述填充层102；在所述第一衬底100上形成光阻层103，所述光阻层103覆盖所述第一衬底100及所述填充层102；除去所述第一衬底100上的部分所述光阻层103及对应的所述第一深沟槽101内的所述填充层102。所述填充层102充满所述第一深沟槽101，为所述光阻层103提供平坦的形成表面，进而均匀所述光阻层103的厚度，避免所述光阻层103由于厚度及应力不均产生的裂缝。此外，由于所述填充层102为非感光材料且可溶于显影液，所述填充层102不需要进行曝光，进而避免曝光不充分引起的光阻残留问题。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (7)

1.一种半导体结构的制备方法，其特征在于，包括：
提供第一衬底，所述第一衬底内具有若干第一深沟槽；
在所述第一衬底上形成非感光的填充层，所述填充层充满所述第一深沟槽并延伸覆盖所述第一衬底；
减薄所述填充层直至露出所述第一衬底，保留所述第一深沟槽内的所述填充层；
在所述第一衬底上形成光阻层，所述光阻层覆盖所述第一衬底及所述填充层；
除去所述第一衬底上的部分所述光阻层及对应的所述第一深沟槽内的所述填充层；
采用曝光工艺及显影工艺除去所述第一衬底上的部分所述光阻层，同时，对应的所述第一深沟槽内的所述填充层溶解在显影液中；
所述填充层的材料为含有碱溶性基团的介质材料；
所述曝光工艺的曝光焦平面位于所述第一衬底的顶面和所述光阻层的顶面之间。
2.如权利要求1所述的半导体结构的制备方法，其特征在于，除去所述第一衬底上的部分所述光阻层及对应的所述第一深沟槽内的所述填充层之后，还包括：
以剩余的所述填充层和光阻层为掩模，对露出的所述第一深沟槽底部的所述第一衬底进行离子注入工艺；
除去剩余的所述填充层及所述光阻层。
3.如权利要求1所述的半导体结构的制备方法，其特征在于，减薄所述填充层之前，还包括：
对所述填充层进行第一烘烤工艺，所述第一烘烤工艺的烘烤温度为100°C~130°C，和/或，所述第一烘烤工艺的烘烤时间为60s~120s。
4.如权利要求1所述的半导体结构的制备方法，其特征在于，减薄所述填充层的工艺包括电浆预处理工艺或等离子刻蚀工艺。
5.如权利要求1所述的半导体结构的制备方法，其特征在于，除去所述第一衬底上的部分所述光阻层及对应的所述第一深沟槽内的所述填充层之前，还包括：
对所述光阻层进行第二烘烤工艺，所述第二烘烤工艺的烘烤温度为100°C~130°C，和/或，所述第二烘烤工艺的烘烤时间为60s~120s。
6.如权利要求1所述的半导体结构的制备方法，其特征在于，所述第一深沟槽的深度大于5μm，和/或，所述第一深沟槽的深宽比大于10。
7.如权利要求1所述的半导体结构的制备方法，其特征在于，所述光阻层的厚度为2μm~5μm。
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