CN114613667B - 一种半导体结构的制备方法 - Google Patents

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Abstract

本发明提供一种半导体结构的制备方法，包括：提供第一衬底，所述第一衬底内具有若干第一深沟槽；在所述第一衬底上形成第一光阻层，所述第一光阻层充满所述第一深沟槽；对所述第一光阻层进行第一曝光工艺；减薄所述第一光阻层直至露出所述第一衬底，保留所述第一深沟槽内的所述第一光阻层；在所述第一衬底上形成第二光阻层；对所述第二光阻层及所述第一光阻层进行第二曝光工艺及显影工艺，以除去第一衬底上的部分第二光阻层及对应的第一深沟槽内的第一光阻层。通过第一光阻层充满第一深沟槽，为第二光阻层的形成提供平坦的表面，提升第二光阻层各处厚度的均匀性，进而提升第二光阻层内部应力的均匀性，避免产生裂缝。

Description

一种半导体结构的制备方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的制备方法。
背景技术
随着微电子技术的不断发展，半导体功率器件以输入阻抗高、损耗低、开关速度块、无二次击穿、动态性能好等优点逐渐成为当今半导体发展的主流，现有的半导体功率器件主要包括平面型器件和沟槽型器件。
在屏蔽栅沟槽器件（SGT）及绝缘栅双极性晶体管（IGBT）等器件的生产中都会用到深沟槽工艺，在沟槽型器件的制作工艺中，大部分产品需要在已经形成深沟槽结构的衬底上对部分深沟槽的底部进行离子注入工艺，一般地，会采用光阻层覆盖不需要进行离子注入的深沟槽，但深沟槽的深度较深，且深宽比较大，给光阻层的填充形成了一定的难度，且较厚的光阻层在后续烘烤工艺中会由于内部应力等原因产生裂缝，当以光阻层为掩膜对深沟槽底部的衬底进行离子注入工艺时，离子会通过裂缝注入到非离子注入区的衬底上，对半导体器件的性能造成影响。较厚的光阻层也难以完全曝光，显影后所述深沟槽底部的光阻层残留会阻挡离子注入，导致器件失效。
发明内容
本发明的目的在于提供一种半导体结构的制备方法，以解决现有深沟槽离子注入工艺中，光阻层产生裂缝及深沟槽底部光阻残留的问题。
为了达到上述目的，本发明提供一种半导体结构的制备方法，包括：
提供第一衬底，所述第一衬底内具有若干第一深沟槽；
在所述第一衬底上形成第一光阻层，所述第一光阻层充满所述第一深沟槽并延伸覆盖所述第一衬底；
对所述第一光阻层进行第一曝光工艺；
减薄所述第一光阻层直至露出所述第一衬底，保留所述第一深沟槽内的所述第一光阻层；
在所述第一衬底上形成第二光阻层，所述第二光阻层覆盖所述第一衬底及所述第一光阻层；
对所述第一光阻层进行第二曝光工艺；
对所述第一光阻层及所述第二光阻层进行显影工艺，以除去所述第一衬底上的部分所述第二光阻层及对应的所述第一深沟槽内的所述第一光阻层。
可选的，所述第一光阻层位于所述第一衬底上的厚度小于1μm。
可选的，所述第一曝光工艺的曝光焦平面位于所述第一深沟槽的底面与所述第一衬底的顶面之间。
可选的，所述第二曝光工艺的曝光焦平面位于所述第一衬底的顶面与所述第二光阻层的顶面之间。
可选的，除去所述第一衬底上的部分所述第二光阻层及对应的所述第一深沟槽内的所述第一光阻层之后，还包括：
以剩余的所述第一光阻层和所述第二光阻层为掩模，对露出的所述第一深沟槽底部的所述第一衬底进行离子注入工艺；
除去剩余的所述第一光阻层及所述第二光阻层。
可选的，减薄所述第一光阻层的工艺包括电浆预处理工艺或等离子刻蚀工艺。
可选的，所述第二光阻层的厚度为2μm~5μm。
可选的，所述第一深沟槽的深度大于5μm；和/或，所述第一深沟槽的深宽比大于10。
可选的，减薄所述第一光阻层之前，还包括：
对所述第一光阻层进行第一烘烤工艺，所述第一烘烤工艺的烘烤温度为100°C~130°C；和/或，所述第一烘烤工艺的烘烤时间为60s~120s。
可选的，对所述第二光阻层进行第二曝光工艺之前，还包括：
对所述第二光阻层进行第二烘烤工艺，所述第二烘烤工艺的烘烤温度为100°C~130°C；和/或，所述第二烘烤工艺的烘烤时间为60s~120s。
本发明提供一种半导体结构的制备方法，包括：提供第一衬底，所述第一衬底内具有若干第一深沟槽；在所述第一衬底上形成第一光阻层，所述第一光阻层充满所述第一深沟槽并延伸覆盖所述第一衬底；对所述第一光阻层进行第一曝光工艺；减薄所述第一光阻层直至露出所述第一衬底，保留所述第一深沟槽内的所述第一光阻层；在所述第一衬底上形成第二光阻层，所述第二光阻层覆盖所述第一衬底及所述第一光阻层；对所述第二光阻层进行第二曝光工艺，并对所述第一光阻层及所述第二光阻层进行显影工艺，以除去所述第一衬底上的部分所述第二光阻层及对应的所述第一深沟槽内的所述第一光阻层。减薄后的所述第一光阻层各处厚度基本相同且充满所述第一深沟槽，为所述第二光阻层的形成提供平坦的表面，提升所述第二光阻层各处厚度的均匀性，进而提升所述第二光阻层内部应力的均匀性，避免产生裂缝；分别对所述第一光阻层及所述第二光阻层进行曝光，以保证所述第一光阻层及所述第二光阻层都进行充分的曝光，避免所述第一深沟槽的深度较大及曝光不充分引起的光阻残留的问题，同时分别曝光的方式可以避免对所述第二光阻层进行二次曝光，进而减小所述第二光阻层在曝光过程中产生的应力，并保证所述第二光阻层在两次曝光工艺中各处接收到的曝光光线的均匀性，以保证所述第二光阻层内部应力的均匀性，最终达到避免产生裂缝的目的。
此外，由于所述第一光阻层位于所述第一衬底上的厚度较小，所述第一光阻层各处的厚度差较小，曝光过程中产生的应力差也较小，可以有效防止裂缝的产生。
附图说明
图1为一种沟槽型功率器件的制备方法的流程图；
图2~3为图1中的沟槽型功率器件的制备方法的相应步骤对应的结构示意图；
图4~5为图3所示半导体结构部分区域的电镜图；
图6为本发明实施例提供的半导体结构的制备方法的流程图；
图7~14为本发明实施例提供的半导体结构的制备方法对应步骤的结构示意图；
其中，附图标记为：
100-第一衬底；200-第二衬底；101-第一深沟槽；201-第二深沟槽；102-第一光阻层；103-第二光阻层；202-光阻层。
具体实施方式
在屏蔽栅沟槽器件（SGT）及绝缘栅双极性晶体管（IGBT）等沟槽型功率器件的制备方法中，需要对深沟槽底部的衬底进行离子注入，图1为一种沟槽型功率器件的制备方法的流程图，图2~3为图1中的沟槽型功率器件的制备方法的相应步骤对应的结构示意图，如图1~3所示，所述沟槽型功率器件的制备方法包括：
S11：提供第二衬底200，所述第二衬底200内具有若干第二深沟槽201；
S12：在所述第二衬底200上形成光阻层202，所述光阻层202充满所述第二深沟槽201并延伸覆盖所述第二衬底200；
S13：对所述光阻层202进行图形化工艺，以露出部分所述第二深沟槽201的底部，并以图形化的所述光阻层202为掩膜对所述第二深沟槽201底部的所述第二衬底200进行离子注入工艺。
如图2~3所示，所述第二深沟槽201的深度一般大于5μm，且深宽比大于10，为了在离子注入工艺中保护非离子注入区内的所述第二衬底200，位于所述第二衬底200表面的所述光阻层202的厚度需要大于5μm，因此，所述第二深沟槽201上所述光阻层202的厚度一般大于10μm。如图3所示，所述光阻层202各处的厚度不一致，且所述光阻层202覆盖所述第二衬底200顶面与所述第二深沟槽201侧壁之间形成的尖角，当对所述光阻层202进行烘烤工艺时，厚度不同的所述光阻层202内的应力不同，应力容易在所述尖角处释放，导致所述光阻层202内产生裂缝。
当所述光阻层202的厚度较厚时，现有的曝光机台很难通过单次曝光将所述光阻层202完全曝光，且所述第二深沟槽201的深宽比较大，曝光过程中光线很难照射到所述第二深沟槽201的底部，所述第二深沟槽201底部的所述光阻层202难以得到充分的曝光，图4为图3所示半导体结构部分区域的电镜图，如图3和图4所示，当对所述光阻层202进行显影工艺后，部分所述第二深沟槽201的底部会出现光阻残留的问题，若此时对所述第二深沟槽201底部的所述第二衬底200进行离子注入工艺，残留的所述光阻层202会阻挡离子的注入，导致器件失效。
目前常用二次曝光的方法使所述光阻层充分曝光，首先将曝光机台的焦平面降低，曝光位于所述第二深沟槽201内的所述光阻层202，然后将曝光机台的焦平面调高，以曝光所述第二深沟槽201上方及所述第二衬底200上的所述光阻层202。二次曝光的方式可以避免所述第二深沟槽201底部的光阻层残留的问题，但由于两次曝光过程中存在对准误差及曝光范围重叠的问题，使器件的关键尺寸及所述光阻层202图形化后的图案形貌不易控制，会对器件的性能造成影响。同时，图5为图3所示半导体结构部分区域的电镜图，如图3和图5所示，由于两次曝光过程中能量的叠加，被重复曝光区域的所述光阻层202的应力变化也会加大，扩大所述光阻层202内部的应力不均匀的问题，加大所述光阻层202内的所述裂缝。当以图形化的所述光阻层202为掩膜对所述第二深沟槽201底部的所述第二衬底200进行离子注入工艺时，离子会通过所述裂缝注入到非离子注入区的所述第二衬底200上，对器件的性能造成影响。
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
在下文中，术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些文本未描述的其它步骤可被添加到该方法。
本实施例提供了一种半导体结构的制备方法，图6为所述半导体结构的制备方法的流程图。如图6所示，所述半导体结构的制备方法包括：
步骤S1：提供第一衬底，所述第一衬底内具有若干第一深沟槽；
步骤S2：在所述第一衬底上形成第一光阻层，所述第一光阻层充满所述第一深沟槽并延伸覆盖所述第一衬底；
步骤S3：对所述第一光阻层进行第一曝光工艺；
步骤S4：减薄所述第一光阻层直至露出所述第一衬底，保留所述第一深沟槽内的所述第一光阻层；
步骤S5：在所述第一衬底上形成第二光阻层，所述第二光阻层覆盖所述第一衬底及所述第一光阻层；
步骤S6：对所述第二光阻层进行第二曝光工艺；
步骤S7：对所述第一光阻层及所述第二光阻层进行显影工艺，以除去所述第一衬底上的部分所述第二光阻层及对应的所述第一深沟槽内的所述第一光阻层。
图7至图14为本实施例提供的半导体结构的制备方法的相应步骤对应的的结构示意图。接下来，将结合7至图14对所述半导体结构的制备方法进行详细说明。
如图7所示，提供第一衬底100，刻蚀所述第一衬底100，以在所述第一衬底100内形成若干第一深沟槽101，其中，所述第一深沟槽101的深度大于5μm，所述第一深沟槽101的深宽比大于10。
如图8所示，在所述第一衬底100上形成第一光阻层102，所述第一光阻层102充满所述第一深沟槽101并延伸覆盖所述第一衬底100，然后对所述第一光阻层102进行第一烘烤工艺。
对所述第一光阻层102进行第一烘烤工艺可以释放所述第一光阻层102内的挥发性气体，并均匀所述第一光阻层102内的应力，其中，所述第一烘烤工艺的烘烤温度为100°C~130°C，烘烤时间为60s~120s。
具体的，所述第一光阻层102位于所述第一衬底100上的厚度小于1μm，减小所述第一光阻层102各处的厚度差，进而减小对所述第一光阻层102进行第一烘烤工艺后所述第一光阻层102内部的应力差，避免所述第一光阻层102产生裂缝。
如图9所示，对所述第一光阻层102进行第一曝光工艺，需要说明的是，所述第一光阻层102采用正性光阻，曝光后的所述第一光阻层102可溶于显影液。所述第一曝光工艺的曝光焦平面位于所述第一深沟槽101的底面与所述第一衬底100的顶面之间，以充分曝光所述第一深沟槽101内的所述第一光阻层102。
如图10所示，减薄所述第一光阻层102，直至露出所述第一衬底100，保留所述第一深沟槽101内的所述第一光阻层102。
在本实施例中，采用电浆预处理工艺或等离子刻蚀工艺减薄所述第一光阻层102，以保证所述第一光阻层102上表面的平坦，并便于操作人员控制所述第一光阻层102减薄的厚度，确保减薄后的所述第一光阻层102的顶面与所述第一衬底100齐平，为后续膜层的沉积提供平坦的沉积表面，进一步提升膜层均匀性。同时，电浆预处理工艺或等离子刻蚀工艺具有较好的工艺重复性和再现性，可实现半导体器件的批量生产。
如图11所示，在所述第一衬底100上形成第二光阻层103，所述第二光阻层103覆盖所述第一衬底100及所述第一光阻层102。
其中，所述第二光阻层103的厚度为2μm~5μm，以在后续工艺中保护所述第一衬底100。需要说明的是，所述第二光阻层103与所述第一光阻层102采用的光阻的正负属性可以相同或不同，使用同属性的光阻可以简化工艺，提高机台的利用效率。
进一步地，对所述第二光阻层103进行第二烘烤工艺，以释放所述第二光阻层103内的挥发性气体，并均匀所述第二光阻层103内的应力，所述第二烘烤工艺的烘烤温度为100°C~130°C，烘烤时间为60s~120s。
参阅图11可知，由于所述第一光阻层102充满所述第一深沟槽101，且所述第一光阻层102的顶面与所述第一衬底100齐平，在所述第一衬底100上形成的所述第二光阻层103各处的厚度基本一致，对所述第二光阻层103进行第二烘烤工艺的过程中，所述第二光阻层103各处的应力也基本一致；且由于所述第二光阻层103的底面平坦，内部应力不会在尖点释放，烘烤后的所述第二光阻层103也不容易出现裂缝。
如图12~13所示，对所述第二光阻层103进行进行第二曝光及显影工艺，形成图形化的所述第二光阻层103，并对所述第一光阻层102及所述第二光阻层103进行显影工艺，以除去所述第一衬底100上的部分所述第二光阻层103及对应的所述第一深沟槽101内的所述第一光阻层102，露出部分所述第一深沟槽101底部的所述第一衬底100。
为了使所述第二光阻层103得到充分的曝光，所述曝光机台的曝光焦平面位于所述第一衬底100的顶面和所述第二光阻层103的顶面之间。
应理解的是，在后续所述第二烘烤工艺及所述第二曝光工艺过程中，减薄后的所述第一光阻层102各处的厚度基本相同，在后续各种工艺中产生的应力差较小；且所述第一光阻层102覆盖的所述第一深沟槽101的表面平坦，极大降低了所述第一光阻层102产生裂缝的概率。
然后以图形化后的所述第二光阻层103为掩膜，对露出的所述第一深沟槽101底部的所述第一衬底100进行离子注入工艺，在所述第一深沟槽101底部的所述第一衬底100内形成掺杂区。
最后，如图14所示，通过灰化工艺除去剩余的所述第二光阻层103及所述第一光阻层102。
综上，本发明实施例提供一种半导体结构的制备方法，包括：提供第一衬底100，所述第一衬底100内具有若干第一深沟槽101；在所述第一衬底100上形成第一光阻层102，所述第一光阻层102充满所述第一深沟槽101并延伸覆盖所述第一衬底100；对所述第一光阻层102进行第一曝光工艺；减薄所述第一光阻层102直至露出所述第一衬底100，保留所述第一深沟槽101内的所述第一光阻层102；在所述第一衬底100上形成第二光阻层103，所述第二光阻层103覆盖所述第一衬底100及所述第一光阻层102；对所述第二光阻层103进行第二曝光工艺，并对所述第一光阻层102及所述第二光阻层103进行显影工艺，以除去所述第一衬底100上的部分所述第二光阻层103及对应的所述第一深沟槽102内的所述第一光阻层102。通过所述第一光阻层102充满所述第一深沟槽101，为所述第二光阻层103的形成提供平坦的表面，提升所述第二光阻层103各处厚度的均匀性，进而提升所述第二光阻层103内部应力的均匀性，避免产生裂缝；分别对所述第一光阻层102及所述第二光阻层103进行曝光，以保证所述第一光阻层102及所述第二光阻层103都进行充分的曝光，避免所述第一深沟槽101的深度较大及曝光不充分引起的光阻残留的问题。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (9)

1.一种半导体结构的制备方法，其特征在于，包括：
提供第一衬底，所述第一衬底内具有若干第一深沟槽；
在所述第一衬底上形成第一光阻层，所述第一光阻层充满所述第一深沟槽并延伸覆盖所述第一衬底；
对所述第一光阻层进行第一曝光工艺，曝光后的所述第一光阻层可溶于显影液；
减薄所述第一光阻层直至露出所述第一衬底，保留所述第一深沟槽内的所述第一光阻层；
在所述第一衬底上形成第二光阻层，所述第二光阻层覆盖所述第一衬底及所述第一光阻层；
对所述第二光阻层进行第二曝光工艺；
对所述第一光阻层及所述第二光阻层进行显影工艺，以除去所述第一衬底上的部分所述第二光阻层及对应的所述第一深沟槽内的所述第一光阻层；
其中，所述第一光阻层采用正性光阻；
所述第二曝光工艺的曝光焦平面位于所述第一衬底的顶面与所述第二光阻层的顶面之间。
2.如权利要求1所述的半导体结构的制备方法，其特征在于，在所述第一衬底上形成所述第一光阻层时，所述第一光阻层位于所述第一衬底上的厚度小于1μm。
3.如权利要求1所述的半导体结构的制备方法，其特征在于，所述第一曝光工艺的曝光焦平面位于所述第一深沟槽的底面与所述第一衬底的顶面之间。
4.如权利要求1所述的半导体结构的制备方法，其特征在于，除去所述第一衬底上的部分所述第二光阻层及对应的所述第一深沟槽内的所述第一光阻层之后，还包括：
以剩余的所述第一光阻层和所述第二光阻层为掩模，对露出的所述第一深沟槽底部的所述第一衬底进行离子注入工艺；
除去剩余的所述第一光阻层及所述第二光阻层。
5.如权利要求1所述的半导体结构的制备方法，其特征在于，减薄所述第一光阻层的工艺包括等离子刻蚀工艺。
6.如权利要求1所述的半导体结构的制备方法，其特征在于，所述第二光阻层的厚度为2μm~5μm。
7.如权利要求1所述的半导体结构的制备方法，其特征在于，所述第一深沟槽的深度大于5μm；和/或，所述第一深沟槽的深宽比大于10。
8.如权利要求1所述的半导体结构的制备方法，其特征在于，减薄所述第一光阻层之前，还包括：
对所述第一光阻层进行第一烘烤工艺，所述第一烘烤工艺的烘烤温度为100°C~130°C；和/或，所述第一烘烤工艺的烘烤时间为60s~120s。
9.如权利要求1所述的半导体结构的制备方法，其特征在于，对所述第二光阻层进行第二曝光工艺之前，还包括：
对所述第二光阻层进行第二烘烤工艺，所述第二烘烤工艺的烘烤温度为100°C~130°C；和/或，所述第二烘烤工艺的烘烤时间为60s~120s。
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