CN107968068A - 一种改善深沟槽隔离焦深工艺窗口的方法 - Google Patents

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Abstract

本发明涉及一种改善深沟槽隔离焦深工艺窗口的方法，包括以下步骤：提供一半导体衬底，所述半导体衬底上表面依次覆盖有氧化层、第一抗反射层和第一光阻层；对所述第一光阻层进行曝光；刻蚀；去除所述第一光阻层、所述第一抗反射层和所述氧化层，形成第二抗反射层；形成第二光阻层；对所述第二光阻层进行曝光，形成初始工艺窗口；形成水溶性有机化合物层；对所述第二光阻层进行高温烘烤，形成最终工艺窗口；刻蚀；去除所述第二抗反射层、所述第二光阻层和所述水溶性有机化合物层；其中，所述初始工艺窗口的尺寸大于所述最终工艺窗口的尺寸。其优点在于，初始工艺窗口的尺寸大于最终工艺窗口尺寸，降低深宽比，满足可靠工艺生产要求。

Description

一种改善深沟槽隔离焦深工艺窗口的方法
技术领域
本发明涉及微电子领域，尤其涉及一种改善深沟槽隔离焦深工艺窗口的方法。
背景技术
CIS图像传感器因其固有的注入低功耗，低成本，体积小，可随机读取，集成度高等优点得到广泛应用。
随着工艺的发展，现有的CIS图像传感器通过引入CDTI+DTI(深沟槽隔离)结构以获得更高的量子效率，通过多层次、高深度的光学格挡，从而减少光反射的损耗。但是这种结构需要比较严格的焦深工艺窗口(DOF window)。
如图1a～1d所示，现有技术中的工艺流程为先进行CDTI曝光(图1a)，在CDTI结构的基础上进行抗反射层填充(图1b)，再进行DTI曝光(图1c)，最后形成CDTI+DTI结构(图1d)。
在目前的CDTI结构中，向深沟槽中填充抗反射层的均一性较差。此外，在高深宽比的工艺条件下，焦深工艺窗口进一步减小，导致在进行后续工艺时，达不到可靠的工艺要求。
因此，亟需一种能够在高深宽比条件下，改善焦深工艺窗口的制备工艺方法，以满足可靠工艺生产需求。而目前关于这种制备工艺方法还未见报道。
发明内容
本发明的目的是针对现有技术中的不足，提供一种改善深沟槽隔离焦深工艺窗口的方法。
为实现上述目的，本发明采取的技术方案是：
一种改善深沟槽隔离焦深工艺窗口的方法，包括以下步骤：
步骤S1、提供一半导体衬底，所述半导体衬底上表面依次覆盖有氧化层、第一抗反射层和第一光阻层；
步骤S2、对所述第一光阻层进行光刻，以在所述第一光阻层露出需要刻蚀沟槽的位置；
步骤S3、刻蚀所述第一抗反射层、所述氧化层和所述半导体衬底，以在所述半导体衬底中形成第一沟槽；
步骤S4、去除所述第一光阻层、所述第一抗反射层和所述氧化层，形成第二抗反射层，使所述第二抗反射层覆盖在所述半导体衬底上表面以及填充所述第一沟槽；
步骤S5、形成第二光阻层，使所述第二光阻层覆盖在所述第二抗反射层的上表面以及填充所述第二抗反射层的空隙；
步骤S6、对所述第二光阻层进行光刻，以形成初始工艺窗口；
步骤S7、形成水溶性有机化合物层，使所述水溶性有机化合物层覆盖在所述第二光阻层的上表面以及填充所述初始工艺窗口；
步骤S8、对覆盖有所述水溶性有机化合物层的所述第二光阻层进行高温烘烤，以形成最终工艺窗口；
步骤S9、刻蚀所述第二抗反射层和所述半导体衬底，以在所述半导体衬底中形成第二沟槽；
步骤S10、去除所述第二抗反射层、所述第二光阻层和所述水溶性有机化合物层；
其中，所述初始工艺窗口的尺寸大于所述最终工艺窗口的尺寸。
优选的，所述第一抗反射层的厚度为670埃。
优选的，所述第一光阻层的厚度为4150埃。
优选的，所述第二抗反射层的厚度为900埃。
优选的，所述第二光阻层的厚度为6200埃。
优选的，所述半导体衬底的材料为硅。
优选的，所述步骤S4中，所述第二光阻层部分填充所述第一沟槽。
优选的，所述步骤S7中，形成所述水溶性有机化合物层的方法为将水溶性有机化合物涂布到所述第二光阻层的表面。
优选的，所述步骤S8中，进行高温烘烤，所述水溶性有机化合物层与曝光后的所述第二光阻层中的H+进行交联反应。
本发明采用以上技术方案，与现有技术相比，具有如下技术效果：
本发明的一种改善深沟槽隔离焦深工艺窗口的方法，在对第二光阻层进行曝光时，通过设计，使第二光阻层中初始工艺窗口的尺寸大于最终工艺窗口尺寸，使焦深工艺窗口尺寸增大，满足可靠工艺生产要求；改善高深宽比条件下的深沟槽隔离曝光工艺，改善焦深工艺窗口；降低深宽比，提高焦深工艺窗口尺寸。
附图说明
图1a～1d是现有技术中工艺过程示意图。
图2是本发明的一个优选的改善深沟槽隔离焦深工艺窗口的方法步骤流程图。
图3～12是本发明的一个优选的改善深沟槽隔离焦深工艺窗口的方法工艺过程示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
如图2所示，本发明的一个优选的改善深沟槽隔离焦深工艺窗口的方法，包括以下步骤：
步骤S1、提供一半导体衬底，半导体衬底上表面依次覆盖有氧化层、第一抗反射层和第一光阻层，其中，半导体衬底为硅衬底，第一抗反射层的厚度为670埃，第一光阻层的厚度为4150埃；
步骤S2、对第一光阻层进行光刻，以在第一光阻层露出需要刻蚀沟槽的位置；
步骤S3、刻蚀第一抗反射层、氧化层和半导体衬底，以在半导体衬底中形成第一沟槽；
步骤S4、去除第一光阻层、第一抗反射层和氧化层，形成第二抗反射层，使第二抗反射层覆盖在半导体衬底上表面以及填充第一沟槽，第二抗反射层的厚度为900埃；
步骤S5、形成第二光阻层，使第二光阻层覆盖在第二抗反射层的上表面以及填充第二抗反射层中的空隙，第二光阻层的厚度为6200埃；
步骤S6、对第二光阻层进行光刻，以形成初始工艺窗口；
步骤S7、通过涂布的方法在第二光阻层的表面形成水溶性有机化合物层，使水溶性有机化合物层覆盖在第二光阻层的上表面以及填充初始工艺窗口；
步骤S8、对覆盖有水溶性有机化合物层的第二光阻层进行高温烘烤，以形成最终工艺窗口；
步骤S9、刻蚀第二抗反射层和半导体衬底，以在半导体衬底中形成第二沟槽；
步骤S10、去除第二抗反射层、第二光阻层和水溶性有机化合物层。
采用上述技术方案，在高温烘烤过程中，水溶性有机化合物与曝光后的第二光阻层中的H+发生交联反应，使水溶性有机化合物的化学性质改变，不易溶于碱性显影液中，从而使最终工艺窗口小于初始工艺窗口。
为了具体说明本方法，图3～12显示了本方法的每个工艺步骤中的结构示意图。
如图3所示，在半导体衬底1上依次形成氧化层2、第一抗反射层3、第一光阻层4；
如图4所示，对第一光阻层4进行光刻，使第一光阻层4图案化，使第一光阻层4中露出需要刻蚀沟槽的位置；
如图5所示，以图案化的第一光阻层4为掩膜，对第一抗反射层3、氧化层2和半导体衬底1进行刻蚀，以在半导体衬底1中形成第一沟槽；
如图6所示，去除第一光阻层4、第一抗反射层3和氧化层2，形成第二抗反射层5，第二抗反射层5覆盖在半导体衬底1的上表面以及部分填充第一沟槽；
如图7所示，在上述结构的基础上，形成第二光阻层6，使第二光阻层6覆盖在第二抗反射层5的上表面以及填充上述结构的空隙；
如图8所示，对第二光阻层6进行光刻，使第二光阻层6图案化，以露出初始工艺窗口；
如图9所示，以涂布的方式在第二光阻层6的表面及空隙覆盖水溶性有机化合物层7；
如图10所示，对上述结构进行高温烘烤，使水溶性有机化合物层7与第二光阻层6发生交联反应，去除没有发生反应的有机化合物层，形成最终工艺窗口；
如图11所示，通过最终工艺窗口，对第二抗反射层5和半导体衬底1进行刻蚀，在半导体衬底1中形成第二沟槽；
如图12所示，去除水溶性有机化合物层7、第二光阻层6和第二抗反射层5。
与现有技术相比，本发明的方法通过降低深宽比，提高焦深工艺窗口，从而满足可靠工艺生产要求。如图1c、图8和图10所示，现有技术中的第二光阻层的工艺窗口尺寸要小于本发明的第二光阻层的初始工艺窗口尺寸，即在相同第二光阻层厚度的情况下，本发明的深宽比小于现有技术的深宽比，从而使本发明的焦深工艺窗口尺寸大于现有技术的焦深工艺窗口尺寸；本发明的第二光阻层的最终工艺窗口尺寸与现有技术中的初始工艺尺寸相同，从而可以在半导体衬底中形成复合要求的深沟槽，且精度比现有技术中的深沟槽要好。
以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。

Claims (9)

1.一种改善深沟槽隔离焦深工艺窗口的方法，其特征在于，包括以下步骤：
步骤S1、提供一半导体衬底，所述半导体衬底上表面依次覆盖有氧化层、第一抗反射层和第一光阻层；
步骤S2、对所述第一光阻层进行光刻，以在所述第一光阻层露出需要刻蚀沟槽的位置；
步骤S3、刻蚀所述第一抗反射层、所述氧化层和所述半导体衬底，以在所述半导体衬底中形成第一沟槽；
步骤S4、去除所述第一光阻层、所述第一抗反射层和所述氧化层，形成第二抗反射层，使所述第二抗反射层覆盖在所述半导体衬底上表面以及填充所述第一沟槽；
步骤S5、形成第二光阻层，使所述第二光阻层覆盖在所述第二抗反射层的上表面以及填充所述第二抗反射层的空隙；
步骤S6、对所述第二光阻层进行光刻，以形成初始工艺窗口；
步骤S7、形成水溶性有机化合物层，使所述水溶性有机化合物层覆盖在所述第二光阻层的上表面以及填充所述初始工艺窗口；
步骤S8、对覆盖有所述水溶性有机化合物层的所述第二光阻层进行高温烘烤，以形成最终工艺窗口；
步骤S9、刻蚀所述第二抗反射层和所述半导体衬底，以在所述半导体衬底中形成第二沟槽；
步骤S10、去除所述第二抗反射层、所述第二光阻层和所述水溶性有机化合物层；
其中，所述初始工艺窗口的尺寸大于所述最终工艺窗口的尺寸。
2.根据权利要求1所述的改善深沟槽隔离焦深工艺窗口的方法，其特征在于，所述第一抗反射层的厚度为670埃。
3.根据权利要求1所述的改善深沟槽隔离焦深工艺窗口的方法，其特征在于，所述第一光阻层的厚度为4150埃。
4.根据权利要求1所述的改善深沟槽隔离焦深工艺窗口的方法，其特征在于，所述第二抗反射层的厚度为900埃。
5.根据权利要求1所述的改善深沟槽隔离焦深工艺窗口的方法，其特征在于，所述第二光阻层的厚度为6200埃。
6.根据权利要求1所述的改善深沟槽隔离焦深工艺窗口的方法，其特征在于，所述半导体衬底的材料为硅。
7.根据权利要求1所述的改善深沟槽隔离焦深工艺窗口的方法，其特征在于，所述步骤S4中，所述第二光阻层部分填充所述第一沟槽。
8.根据权利要求1所述的改善深沟槽隔离焦深工艺窗口的方法，其特征在于，所述步骤S7中，形成所述水溶性有机化合物层的方法为将水溶性有机化合物涂布到所述第二光阻层的表面。
9.根据权利要求1所述的改善深沟槽隔离焦深工艺窗口的方法，其特征在于，所述步骤S8中，进行高温烘烤，所述水溶性有机化合物层与所述第二光阻层发生交联反应。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114613667A (zh) * 2022-05-16 2022-06-10 广州粤芯半导体技术有限公司 一种半导体结构的制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6815311B2 (en) * 2001-08-30 2004-11-09 Hynix Semiconductor Inc. Method for fabricating semiconductor memory device
US20070010091A1 (en) * 2005-07-05 2007-01-11 International Business Machines Corporation Method for performing chemical shrink process over barc (bottom anti-reflective coating)
US20130034949A1 (en) * 2011-08-05 2013-02-07 United Microelectronics Corp. Method of forming trench isolation
CN105097490A (zh) * 2015-07-22 2015-11-25 上海华力微电子有限公司 形成不同深度沟槽的集成电路制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6815311B2 (en) * 2001-08-30 2004-11-09 Hynix Semiconductor Inc. Method for fabricating semiconductor memory device
US20070010091A1 (en) * 2005-07-05 2007-01-11 International Business Machines Corporation Method for performing chemical shrink process over barc (bottom anti-reflective coating)
US20130034949A1 (en) * 2011-08-05 2013-02-07 United Microelectronics Corp. Method of forming trench isolation
CN105097490A (zh) * 2015-07-22 2015-11-25 上海华力微电子有限公司 形成不同深度沟槽的集成电路制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114613667A (zh) * 2022-05-16 2022-06-10 广州粤芯半导体技术有限公司 一种半导体结构的制备方法
CN114613667B (zh) * 2022-05-16 2022-08-26 广州粤芯半导体技术有限公司 一种半导体结构的制备方法

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