TW201944495A - 溝槽式功率電晶體製法 - Google Patents

Abstract

本發明為一種溝槽式功率電晶體製法，利用一般的光罩製程對形成在基材上的一預留層進行顯影蝕刻後，該預留層的所在位置於係決定了導電柱溝槽(contact)及基材中之閘極溝槽的位置，該等位置不會受到後續製作步驟影響而產生偏移問題，達到精準控制導電柱與閘極之位置；在使用非高端機台的情況下，以低成本的製作流程實現高密度的元件排列，還可確保功率電晶體之良率及穩定性。

Description

溝槽式功率電晶體製法

本發明為一種功率電晶體製法，尤指一種具有良好對位精準度的溝槽式功率電晶體製法。

溝槽式功率電晶體(Trench power transistors)主要包含金屬氧化物半導體場效電晶體(MOSFETs)及絕緣柵雙極電晶體(IGBTs)兩類元件，目前為了提升溝槽式功率電晶體的輸出電流，在製程中可試著縮小晶胞間距(cell pitch)的寬度，當晶胞間距越小，代表在單位面積中可製作出更多數目的溝槽(trench)，令溝槽式功率電晶體能輸出越高的電流。

目前多數廠商主要仍是以6吋、8吋晶圓製作溝槽式功率電晶體。但即使是採用DUV技術(Deep UV)的高端黃光機台，可製作出之最小晶胞間距(cell pitch)的能力大約是0.8μm，難以再更進一步縮小。且黃光製程中會涉及多道曝光步驟，容易產生累加的對位偏差，導致內部元件(如電極區域)的位置產生偏移或區域大小不一致，則產品的電性特性將變得不穩定及發生良率偏低的問題，如圖16所示，晶胞間距(cell pitch)以P表示，閘極間距(mesas)以M表示相鄰源極區的寬度分別為Ａ、Ｂ，可看出導電柱的位置有偏移，因此電流I無法平均分佈在源極區。

再者，高端黃光機台亦需搭配精細的光罩使用，故製作成本不可避免的會提高。

本創作之主要目的係提供一種｢溝槽式功率電晶體製法｣，在不需使用DUV高端黃光機台的前提下，可有效降低閘極間距(mesas)而低於0.8μm 以下，並保持元件相對之間的對位精準度。

本創作之｢溝槽式功率電晶體製法｣主要包含有下列步驟：

a. 準備一基材，在該基材的頂面形成一預留層；

b. 形成一硬遮罩層於該預留層的頂面；

c. 在該硬遮罩層定義並形成複數個第一開口，該硬遮罩層被該等第一開口區分為複數遮罩區塊；

d. 蝕刻去除未被該複數遮罩區塊覆蓋之預留層；

e. 於該等遮罩區塊的各側面形成一隔牆，該等隔牆的寬度彼此相同，相鄰兩個隔牆之間具有一間隔；

f. 在各該間隔的位置形成一閘極溝槽，各該閘極溝槽是從該基材的頂面向下延伸，相鄰兩個閘極溝槽的間距小於1微米；

g. 在該閘極溝槽內部及各第一開口內填入一導電層；

h. 在該導電層定義閘極匯流排區(gate bus region)及源極佈植區(source implanted region)，並移除部分導電層以形成複數個閘極排開口及佈植區開口，其中，該佈植區開口的寬度大於該閘極排開口的寬度；

i. 對露出於佈值區開口的基材內部形成複數個源極區；

j.全面覆蓋一絕緣層，並蝕刻移除一部分該絕緣層，以形成複數個導電柱上部溝槽，各導電柱上部溝槽的中心位置係對齊該預留層之中心位置；

k. 移除各該預留層及其下方之基材，以形成複數個導電柱下部溝槽，各導電柱下部溝槽與對應的導電柱上部溝槽相連通而形成導電柱溝槽；

l. 在各導電柱溝槽內部填入導電材料而形成複數個導電柱，各導電柱與該絕緣層為共平面。

本創作利用預留層位置在製程的初期即決定了導電柱溝槽及閘極溝槽的位置，確保位置不會受到後續製作步驟影響而產生偏移問題，達到精準控制導電柱與閘極之位置。

請參考圖1所示，本創作首先準備一基材900，該基材900在此以N+矽基材為例，為了製作耐高壓的功率元件，在該基材900的表面通常會形成有一磊晶層(N epi)；於該基材900的表面首先形成一預留層300，該預留層300為一半導體層，其製作方式包含但不限於：多晶矽沉積(poly deposition)、單晶矽磊晶(epitaxy)、摻雜(implantation)等。

請參考圖2所示，在該預留層300的表面形成一硬遮罩層(hard mask layer)，該硬遮層為複合層結構，可提供較高的耐蝕刻能力，在此實施例中，該硬遮罩層包含由下往上依序沉積形成的一第一絕緣層(silicon oxide)303、一第二絕緣層(nitride layer)306及一第三絕緣層(silicon oxide)309。其中，依據欲製作之閘極溝槽(參考圖7所示)的深度，可適當決定前述各層的厚度，舉例而言，閘極溝槽：預留層300：第一絕緣層303：第二絕緣層306：第三絕緣層309相對之厚度比例可以是4.4:1.6:0.1:0.7:1.6。

請參考圖3所示，在該硬遮罩層上進行第一道黃光製程，係利用一第一光罩在該硬遮罩層定義出第一開口723的位置，利用蝕刻的方式去除第一開口723位置的硬遮罩層而露出該預留層300；同時，未蝕刻之硬遮罩層構成為複數遮罩區塊729，各該遮罩區塊729的寬度即決定了與電極電性連接之導電柱(contact)的寬度，同時也間接決定了閘極溝漕(trench)的寬度，這部分會在後續更進一步說明。在此步驟中，遮罩區塊729的寬度可介於0.3μm ~0.4μm之間，因為第一開口723的寬度較大，故無須使用專門的高端溝槽光罩及高端的黃光機台，可節省製作成本。

請參考圖4，對露出於第一開口723的預留層300進行非等向性蝕刻(anisotropic etching)以顯露出該基材900。保留在基材900上的各預留層300將會在此步驟定義出導電柱下部溝槽(contact silicon trench)的位置，因此在後續製程中已無需使用黃光製程決定該導電柱下部溝槽的位置，即可避免傳統多道黃光製程產生對位偏移的問題，本創作也因而能更加精確掌握該導電柱下部溝槽的位置。

圖5、圖6A、圖6B說明如何在預留層300及遮罩區塊729的側面形成隔牆。如圖5所示，在各區域先全面覆蓋一層絕緣層後進行非等向性蝕刻，該絕緣層與第二絕緣層306是相同材質，附著在第三絕緣層309側壁的該絕緣層在進行非等向性蝕刻時會被去除，而保留之絕緣層將構成一第一間隙壁(nitride spacer)606並只覆蓋在預留層300、第一絕緣層303及該第二絕緣層306的側壁面。當控制該第一間隙壁606的位置最高只覆蓋在與第二絕緣層306等高時，而未覆蓋在第三絕緣層309的側壁，可避免後續製程當移除該第三絕緣層309後，於該第二絕緣層306的表面產生殘餘絕緣層(氮化物)的問題而影響產品品質。該第一間隙壁606的主要功能是為了保護該預留層300與第一絕緣層303，防止在後續製程中產生氧化。

如圖6A所示，接著於各區域先沉積覆蓋一氧化層609’，再如圖6B所示進行垂直方向的非等向性蝕刻，向下蝕刻至露出基材900，使該氧化層609’構成一第二間隙壁609，其中，該氧化層609’係為具有高階梯覆蓋率的沉積層，可等厚或等距覆蓋在區域表面。如圖6B所示，蝕刻後所產生的該第二間隙壁609係覆蓋在第三絕緣層309及第一間隙壁606的側壁，使該第一間隙壁606及該第二間隙壁609共同形成一隔牆，各隔牆的寬度為該第一間隙壁606及該第二間隙壁609的寬度總和。在基材900表面於兩相鄰第二間隙壁609之間係露出一間隔753，該間隔753的寬度即為閘極溝槽的寬度，換言之，所需之閘極溝槽的寬度可由第一開口723的寬度以及間隙壁609的厚度共同決定，在不需要使用高端黃光製程及DUV光罩的前提下可精準達到0.18μm甚至更小之閘極溝槽寬度。而且當前端製程若有發生偏差時，藉由控制該間隙壁609的沉積厚度亦可進行適當矯正而得到所需之閘極溝槽寬度。

如圖7所示，在間隔753處對基材900向下進行乾式蝕刻而形成一閘極溝槽910，該閘極溝槽910具有一圓弧底部。接著再對該間隙壁609進行一道濕式蝕刻，以外露出該閘極溝槽910上緣的邊角610。露出該邊角610之目的係為了在後續製程中修整為圓弧邊緣，以避免尖角形狀產生的應力或放電問題。

如圖8所示，在各區域表面係成長一犠牲氧化層，再隨即移除該犠牲氧化層，同時也會移除同材質的該第三絕緣層309與間隙壁609，並去除閘極溝槽910內部的表面缺陷。在移除犠牲氧化層後，再於該閘極溝槽910的表面及外露的基材900表面以高溫氧化(thermal oxidation)或沉積方式成長一閘極氧化層(gate oxide)603。其中，該第一間隙壁606無論是在製作犠牲氧化層或閘極氧化層的過程中，都對該預留層300提供保護作用而防止其氧化，防止該預留層300的寬度產生變化。因為該第一間隙壁606的位置最高只覆蓋在與第二絕緣層306等高，在移除該第三絕緣層309後，不會在該第二絕緣層306的表面產生殘餘物的問題。

如圖9所示，於閘極溝槽910內部及閘極氧化層603表面係初步覆蓋一導電層600，該導電層600為多晶矽層，初步覆蓋之導電層600的高度會先略高於該第二絕緣層306的頂面。接著利用一光阻輔助蝕刻法(resist-assisted etch back)蝕刻該導電層600，直到導電層600的頂面與該第二絕緣層306的頂面等高為止。在另一實施例中，也可採用化學機械研磨法(CMP)去除導電層600，使其與該第二絕緣層306位於同等高度。如此一來，即可得到一平坦表面而有利於進行後續製程。

如圖10所示，利用第二光罩在導電層600上蝕刻出複數個閘極排開口726及佈植區開口756，以同時定義出閘極匯流排區(gate bus region)及源極佈植區(source implanted region)，其中，圖面左方的閘極排開口726介於未蝕刻之導電層600及預留層300之間，其開口寬度較小，而佈植區開口756介於相鄰預留層300之間，其開口寬度較大。接著再去除該第一間隙壁606，並對露出之基材900進行基體佈植及熱退火而形成基體區903。在本實施例中，可採用斜向的離子佈植方式對基體區903進行源極佈植，以形成源極區906；另一方面，在閘極匯流排區因為閘極排開口726的寬度小，斜向射出之離子(如虛線箭頭表示)會受到導電層600及預留層300阻擋，離子將不會進入基體區903。

如圖11所示，在形成源極區906的另一實施例中，也可以先全面覆蓋一層氧化層319，因為閘極排開口726的寬度較小，故閘極排開口726會先填滿該氧化層319，而佈植區開口756因其寬度大，僅會覆蓋同等厚度的一層氧化層319。再對該氧化層319進行等向蝕刻後，只會去除在佈植區開口756的氧化層，但是閘極排開口726的氧化層319僅會表面部分移除，仍大致保留於閘極排開口726內而作為佈植遮罩。在本實施例中，可採用垂直向下的離子佈植方式(如虛線箭頭表示)對佈植區開口756的基體區903進行源極佈植，以形成源極區906；另一方面，在閘極匯流排區因為閘極排開口726具有氧化層319作為佈植遮罩，佈植離子會受到阻擋，將不會進入基體區903。

如圖12所示，首先移除第二絕緣層306，再於所有開口處填滿另一絕緣層619，同樣對該絕緣層619的頂面利用一光阻輔助蝕刻法(resist-assisted etch back)或化學機械研磨法(CMP)，而得到具有平坦表面的絕緣層619。接著再利用一第三光罩對該絕緣層619蝕刻，在對應預留層300的上方移除絕緣層619而形成導電柱上部溝槽310，未移除之絕緣層619係作為內部介電層。其中，該導電柱上部溝槽310的開口寬度係大於該預留層300的寬度，以露出該預留層300並確保後續步驟可以完全移除該預留層300。因為該預留層300的材質不同於該絕緣層619，而且其位置早已定義好，故不會在進行第三光罩蝕刻作業時產生對位偏移。

如圖13所示，當形成該導電柱上部溝槽310之後，再對該預留層300完全蝕刻，並再持續向下延伸蝕刻進入基材900的基體區903。原預留層300所在位置經蝕刻後形成一自對準對接區域313，而基體區903蝕刻後形成與該自對準對接區域313相連通的導電柱下部溝槽316。對位在該導電柱下部溝槽316下方的基材900內部再以佈植的方式形成相異導電型態的接觸區909，在此以P+材質佈植為例，該接觸區909用以降低金屬與基材900兩種異質材料對接時的接觸阻抗。

如圖14所示，該導電柱上溝槽310、自對準對接區域313及導電柱下部溝槽316係連通共同形成一導電柱溝槽(contact trench)，在其內部沉積導電材料(例如鎢)後並進行回蝕刻即形成一導電柱913(contact)，該導電柱913的高度與絕緣層619的高度相等，最後再於該導電柱913與絕緣層619的頂面以沉積方式形成一表面金屬層916以電連接該導電柱913，在圖14中該金屬層916供作為源極接點。該導電柱913與表面金屬層916的材料可相同或相異。在圖14所示的範例中，表面金屬層916係電性連接元件的主動區，也就是透過導電柱電性連接源極區906、基體區903及接觸區909。相鄰閘極溝槽之間的閘極間距(mesas)以M表示，本創作可以小於0.8微米以下，達到次微米(sub-micrometer)等級。

若是在閘極匯流排區，則會形成有對應連接導電層600的其它導電柱，透過該其它導電柱電性連接其對應的表面金屬層916，該對應的表面金屬層916係作為閘極接點。

根據圖14所示的架構，如果再對該基材900的底面進行表面研磨、背部金屬層而形成汲極，即可完成MOSFET的製作，此部分非本創作特徵故不予贅述。

同理，如圖15所示，如果先對該基材900的底面先進行表面研磨以及P型摻雜919，最後沉積背部金屬層而形成集極，即可完成IGBT的製作。

300‧‧‧預留層

303‧‧‧第一絕緣層

306‧‧‧第二絕緣層

309‧‧‧第三絕緣層

310‧‧‧導電柱上部溝槽

313‧‧‧自對準對接區域

316‧‧‧導電柱下部溝槽

319‧‧‧氧化層

600‧‧‧導電層

603‧‧‧閘極氧化層

606‧‧‧第一間隙壁

609’‧‧‧氧化層

609‧‧‧第二間隙壁

610‧‧‧邊角

619‧‧‧絕緣層

723‧‧‧第一開口

729‧‧‧遮罩區塊

753‧‧‧間隔

726‧‧‧閘極排開口

756‧‧‧佈植區開口

900‧‧‧基材

903‧‧‧基體區

906‧‧‧源極區

909‧‧‧接觸區

910‧‧‧閘極溝槽

913‧‧‧導電柱

916‧‧‧表面金屬層

919‧‧‧P型摻雜

M‧‧‧閘極間距

P‧‧‧晶胞間距

圖1：本創作在一矽基材之表面形成一預留層的示意圖。 圖2：本創作在該預留層上形成一硬遮罩層的示意圖。 圖3：本創作蝕刻該硬遮罩層的示意圖。 圖4：本創作蝕刻該預留層的示意圖。 圖5：本創作形成第一間隙壁的示意圖。 圖6A~6B：本創作形成第二間隙壁的示意圖。 圖7：本創作形成閘極溝槽的示意圖。 圖8：本創作形成閘極氧化層的示意圖。 圖9：本創作在閘極溝槽填入導電層的示意圖。 圖10：本創作以第一實施例製作源極區的示意圖。 圖11：本創作以第二實施例製作源極區的示意圖。 圖12：本創作形成導電柱上部溝槽的示意圖。 圖13：本創作形成完整的導電柱溝槽的示意圖。 圖14：本創作形成完整導電柱的示意圖。 圖15：本創作用於製作IGBT的示意圖。 圖16：習用功率電晶體其導電柱位置偏移示意圖。

Claims (11)

1. 一種溝槽式功率電晶體製法， a. 準備一基材，在該基材的頂面形成一預留層； b. 形成一硬遮罩層於該預留層的頂面； c. 在該硬遮罩層定義並形成複數個第一開口，該硬遮罩層被該等第一開口區分為複數遮罩區塊； d. 蝕刻去除未被該複數遮罩區塊覆蓋之預留層； e. 於該等遮罩區塊的各側面形成一隔牆，該等隔牆的寬度彼此相同，相鄰兩個隔牆之間具有一間隔； f. 在各該間隔的位置形成一閘極溝槽，各該閘極溝槽是從該基材的頂面向下延伸，相鄰兩個閘極溝槽的間距小於1微米； g. 在該閘極溝槽內部及各第一開口內填入一導電層； h. 在該導電層定義閘極匯流排區及源極佈植區，並移除部分的該導電層以形成複數個閘極排開口及佈植區開口，其中，該佈植區開口的寬度大於該閘極排開口的寬度； i. 對露出於佈值區開口的基材內部形成複數個源極區； j. 全面覆蓋一絕緣層，並蝕刻去除部分該絕緣層，以形成複數個導電柱上部溝槽，各導電柱上部溝槽的中心位置係對齊該預留層之中心位置； k. 移除各該預留層及其下方之基材，以形成複數個導電柱下部溝槽，各導電柱下部溝槽與對應的導電柱上部溝槽相連通而形成導電柱溝槽； l. 在各導電柱溝槽內部填入導電材料而形成複數個導電柱，各導電柱與該絕緣層為共平面。
2. 如請求項1所述的溝槽式功率電晶體製法，在步驟b中，包含： 於該預留層的頂面由下往上依序形成一第一絕緣層、一第二絕緣層及一第三絕緣層，其中，該硬遮罩層包含該第一絕緣層、該第二絕緣層及該第三絕緣層。
3. 如請求項2所述的溝槽式功率電晶體製法，於步驟e中，包含有： 於該預留層、該第一絕緣層及該第二絕緣層的側壁面形成一第一間隙壁， 其中該第一間隙壁與第二絕緣層為相同材料； 及 於各該第三絕緣層及該第一間隙壁的側面形成一第二間隙壁，使該第一間隙壁及該第二間隙壁形成該隔牆，該隔牆的寬度為該第一間隙壁及該第二間隙壁的總寬度。
4. 如請求項3所述的溝槽式功率電晶體製法，於步驟f中，進一步包含： 在形成該閘極溝槽後，進行一濕式蝕刻，以外露出該閘極溝槽上緣的邊角； 移除該第二間隙壁及該第三絕緣層； 在該閘極溝槽內部表面形成一閘極氧化層。
5. 如請求項4所述的溝槽式功率電晶體製法，在步驟g中，該導電層係與該第二絕緣層為共平面。
6. 如請求項5所述的溝槽式功率電晶體製法，在步驟i中，包含有： 移除該第一間隙壁； 對基材進行基體佈植及熱退火而形成基體區； 對露出在佈值區開口的基材進行斜向離子佈植，以形成該複數個源極區。
7. 如請求項5所述的溝槽式功率電晶體製法，在步驟i中，包含有： 移除該第一間隙壁； 對基材進行基體佈植及熱退火而形成基體區； 沉積一氧化層在各該閘極排開口及佈植區開口； 對該氧化層進行一等向性蝕刻以移除佈植區開口內的氧化層； 對佈植區開口內的基材進行垂直方向的佈植以形成該複數個源極區。
8. 如請求項6或7所述的溝槽式功率電晶體製法，其中，在步驟j中，各導電柱上部溝槽的寬度係大於預留層的寬度。
9. 如請求項8所述的溝槽式功率電晶體製法，其中，在步驟k中，各導電柱下部溝槽的寬度與該預留層等寬度；在該導電柱下部溝槽下方的基材內部形成一接觸區。
10. 如請求項9所述的溝槽式功率電晶體製法，其中，在步驟l中，包含：在該導電柱及絕緣層的表面上形成一正面金屬層。
11. 如請求項10所述的溝槽式功率電晶體製法，其中，在步驟l之後，進一步包含：在該基材的底面形成一摻雜表面。