CN111160549A - 互连电路的数据处理装置以及方法 - Google Patents

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CN111160549A CN202010190143.9A CN202010190143A CN111160549A CN 111160549 A CN111160549 A CN 111160549A CN 202010190143 A CN202010190143 A CN 202010190143A CN 111160549 A CN111160549 A CN 111160549A
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Abstract

本申请提供了一种互连电路的数据处理装置，所述互连电路的数据处理装置连接多个计算装置。

Description

互连电路的数据处理装置以及方法
技术领域
本申请属于神经网络运算领域，尤其涉及一种互连电路的数据处理装置以及方法。
背景技术
数据处理是大部分算法需要经过的步骤或阶段，在计算机引入数据处理领域后，越来越多的数据处理通过计算机来实现，现有的算法中有计算设备在进行神经网络的数据计算时速度慢，效率低。
申请内容
有鉴于此，本申请提供一种互连电路的数据处理装置以及方法，能够提高计算速度，并且运算性能高效。
本申请提供一种互连电路的数据处理装置，所述互连电路的数据处理装置连接多个计算装置，其特征在于，所述数据处理装置包括：
至少一个输入端和至少一个输出端，每个所述输入端包含多个输入端口、输出端口、至少两个复用器、和至少一个缓冲存储器；
连接于所述复用器的缓冲存储分配电路，用于控制所述复用器为输入的事务数据根据所述缓冲存储器的当前状态分配临时存储位置；
连接于所述缓冲存储器的路由选择电路，用于为缓冲队列的事务数据选择输出端；
仲裁电路，用于裁决出具有优先传输权的所述缓冲队列，并使竞争同一输出端的多个事务数据传输按照预设的仲裁策略依次获得输出通路占用权；
多路选择器电路，连接所述输出端口和所述输出端，用于中转所述互连电路中的数据传输；
所述计算装置包括：存储器、寄存器单元、互联模块、运算单元、控制单元和数据访问单元；其中，
寄存器单元，用于存储运算指令、数据块的在存储介质的地址，运算指令对应的计算拓扑结构；
控制单元，用于从寄存器单元内提取运算指令，该运算指令对应的操作域以及该运算指令对应的第一计算拓扑结构，将该运算指令译码成执行指令，该执行指令用于控制运算单元执行运算操作，将该操作域传输至数据访问单元；
数据访问单元，用于提取该操作域对应的数据块，并将该数据块传输至互联模块；
互联模块、用于接收数据块，将该数据块发送至运算单元；
运算单元，用于该执行指令调用运算单元的计算器对该数据块执行运算操作得到运算结果。
附图说明
图1－1是本申请实施例提供的计算装置的另一种结构示意图。
图1－2是本申请实施例提供的卷积计算指令的流程示意图。
图2－1示意示出了包括数据处理装置的互连电路；
图2－2是根据本发明的一个实施例的数据处理装置的框图；
图2－3是本发明的互连电路的数据处理的流程图；
图2－4是根据本发明的一个实施例示出的事务数据从到达数据处理装置到获得传输通道占用权并输出至下游节点的流程图。
附图标记说明
11、12、13 输入端
1050、1100、1150 输出端
51、52、53 输入端的输入端口
54、55、56 输入端的输出端口
23、25、27 缓冲存储分配电路
41、42、43 路由选择电路
22、24、26、28、30、32 缓冲存储器
30、35、40、45、50、60 复用器
36 冲裁电路
38 多路选择电路
具体实施方式
参阅图1－1，图1－1提供了一种计算装置，该计算装置包括：存储器611(可选的)、寄存器单元612、互联模块613、运算单元614、控制单元615和数据访问单元616；
其中，运算单元614包括：加法计算器、乘法计算器、比较器、激活运算器中至少二种。
互联模块613，用于控制运算单元614中计算器的连接关系使得该至少二种计算器组成不同的计算拓扑结构。
指令存储单元(可以是寄存器单元，指令缓存，高速暂存存储器)612，用于存储该运算指令、数据块的在存储介质的地址、运算指令对应的计算拓扑结构。
该运算指令可以包括：操作域以及操作码，以卷积计算指令为例，如下表所示，其中，寄存器0、寄存器1、寄存器堆2、寄存器3、寄存器4可以为操作域。其中，每个寄存器0、寄存器1、寄存器2、寄存器3、寄存器4可以是一个或者多个寄存器。
Figure BDA0002414929580000021
存储器611可以为片外存储器，当然在实际应用中，参见图1－1，当为片内存储器时，该片内存储器可以为缓存，具体的，可以为高速暂存缓存，用于存储数据块，该数据块具体可以为n维数据，n为大于等于1的整数，例如，n＝1时，为1维数据，即向量，如n＝2时，为2维数据，即矩阵，如n＝3或3以上时，为多维数据。
控制单元615，用于从寄存器单元612内提取运算指令、该运算指令对应的操作域以及该运算指令对应的第一计算拓扑结构，将该运算指令译码成执行指令，该执行指令用于控制运算单元执行运算操作，将该操作域传输至数据访问单元616，。
数据访问单元616，用于从存储器611中提取该操作域对应的数据块，并将该数据块传输至互联模块613。
互联模块613、用于接收数据块，将该数据块发送至运算单元614。
运算单元614，用于该执行指令调用运算单元614的计算器对该数据块执行运算操作得到运算结果，将该运算结果传输至数据访问单元存储在存储器内。一个实施例里，运算单元614，用于按第一计算拓扑结构以及该执行指令调用计算器对数据块执行运算操作得到运算结果，将该运算结果传输至数据访问单元存储在存储器内。
在一种可选的实施例中，上述第一计算拓扑结构可以为：乘法运算器－加法运算器－加法运算器－激活运算器。
下面通过不同的运算指令来说明如图1－1所示的计算装置的具体计算方法，这里的运算指令以卷积计算指令为例，该卷积计算指令可以应用在神经网络中，所以该卷积计算指令也可以称为卷积神经网络。对于卷积计算指令来说，其实际需要执行的公式可以为：s＝s(∑wxi+b)，其中，即将卷积核w乘以输入数据xi，进行求和，然后加上偏置b后做激活运算，得到最终的输出结果s。依据该公式即可以得到该计算拓扑结构为，乘法运算器－加法运算器－(可选的)激活运算器。
上述运算指令可以包括指令集，该指令集包括：卷积神经网络指令，有不同功能的卷积神经网络COMPUTE指令以及CONFIG指令、IO指令、NOP指令、JUMP指令和MOVE指令。在一种实施例中，COMPUTE指令包括：
卷积神经网络指令，根据该指令，装置分别从存储器(优选的高速暂存存储器或者标量寄存器堆)的指定地址取出指定大小的输入数据和卷积核，在卷积运算部件中做卷积运算直接得到输出结果。即该指令不执行后续的操作，直接做卷积运算得到输出结果。
卷积神经网络sigmoid指令，根据该指令，装置分别从存储器(优选的高速暂存存储器或者标量寄存器堆)的指定地址取出指定大小的输入数据和卷积核，在卷积运算部件中做卷积操作，优选的，然后将输出结果做sigmoid激活；
卷积神经网络TanH指令，根据该指令，装置分别从存储器(优选的高速暂存存储器)的指定地址取出指定大小的输入数据和卷积核，在卷积运算部件中做卷积操作，优选的，然后将输出结果做TanH激活；
卷积神经网络ReLU指令，根据该指令，装置分别从存储器(优选的高速暂存存储器)的指定地址取出指定大小的输入数据和卷积核，在卷积运算部件中做卷积操作，优选的，然后将输出结果做ReLU激活；以及
卷积神经网络group指令，根据该指令，装置分别从存储器(优选的高速暂存存储器)的指定地址取出指定大小的输入数据和卷积核，划分group之后，在卷积运算部件中做卷积操作，优选的，然后将输出结果做激活。
CONFIG指令在每层人工神经网络计算开始前配置当前层计算需要的各种常数。
IO指令实现从外部存储空间读入计算需要的输入数据以及在计算完成后将数据存回至外部空间。
NOP指令负责清空当前装置内部所有控制信号缓存队列中的控制信号，保证NOP指令之前的所有指令全部指令完毕。NOP指令本身不包含任何计算操作；
JUMP指令负责控制将要从指令存储单元读取的下一条指令地址的跳转，用来实现控制流的跳转；
MOVE指令负责将装置内部地址空间某一地址的数据搬运至装置内部地址空间的另一地址，该过程独立于运算单元，在执行过程中不占用运算单元的资源。
可选的，互连模块构成主运算模块和所述多个从运算模块之间的连续或离散化数据的数据通路，互连模块为以下任一种结构：树状结构、环状结构、网格状结构、分级互连、总线结构。
如图1－1所示的计算装置执行卷积计算指令的方法具体可以为：
控制单元615从寄存器单元612内提取卷积计算指令、卷积计算指令对应的操作域，控制单元将该操作域传输至数据访问单元。
数据访问单元从存储器内提取该操作域对应的卷积核w和偏置b(当b为0时，不需要提取偏置b)，将卷积核w和偏置b传输至运算单元。
运算单元的乘法运算器将卷积核w与输入数据Xi执行乘法运算以后得到第一结果，将第一结果输入到加法运算器执行加法运算得到第二结果，将第二结果和偏置b执行加法运算得到第三结果，将第三结果输到激活运算器执行激活运算得到输出结果s，将输出结果s传输至数据访问单元存储至存储器内。其中，每个步骤后都可以直接输出结果传输到数据访问存储至存储器内。另外，将第二结果和偏置b执行加法运算得到第三结果这一步骤为可选步骤，即当b为0时，不需要这个步骤。
本申请提供的技术方案通过一个指令即卷积计算指令即实现了卷积的计算，在卷积计算的中间数据(例如第一结果、第二结果、第三结果)均无需存储或提取，减少了中间数据的存储以及提取操作，所以其具有减少对应的操作步骤，提高卷积的计算效果的优点。
图1－2是本申请实施例提供的卷积神经网络运算装置执行卷积神经网络的流程图，如图1－2所示，执行卷积神经网络指令的过程包括：
在步骤S6B1，在指令存储单元的首地址处预先存入一条IO指令。
在步骤S6B2，控制器单元从指令存储单元的首地址读取该条IO指令，根据译出的控制信号，数据访问单元从存储器读取相应的所有卷积神经网络运算指令，并将其缓存在指令存储单元中。
在步骤S6B3，控制器单元接着从指令存储单元读入下一条IO指令，根据译出的控制信号，数据访问单元从存储器读取运算单元需要的所有数据块(例如，包括输入数据、用于作快速的激活函数运算的插值表、用于配置运算器件参数的常数表、偏置数据等)。
在步骤S6B4，控制器单元接着从指令存储单元读入下一条CONFIG指令，根据译出的控制信号，装置配置该层神经网络计算需要的各种常数。例如，运算单元根据控制信号里的参数配置单元内部寄存器的值，所述参数包括例如激活函数需要的数据。
在步骤S6B5，控制器单元接着从指令存储单元读入下一条COMPUTE指令，根据译出的控制信号，互连模块将卷积窗口内的输入数据发给计算单元内的各计算器。
在步骤S6B6，根据COMPUTE指令译出的控制信号，互联模块将乘法计算器、加法计算器和激活计算器连接形成第一计算拓扑结构。
在步骤S6B7，乘法运算器将卷积核w与输入数据Xi执行乘法运算以后得到第一结果，将第一结果输入到加法运算器执行加法运算得到第二结果，将第二结果和偏置b执行加法运算得到第三结果，将第三结果输入到激活运算器执行激活运算得到输出结果s，将输出结果s传输至数据访问单元存储至存储介质内。其中，将第二结果和偏置b执行加法运算得到第三结果这一步骤可选，即当b为0时，不需要这个步骤。
本披露提供的互连电路的数据处理装置，上述互联电路的数据处理装置可以连接多个如图1－1所示的计算装置，在实际应用中，如果神经网络领域的处理器或计算装置具有多个时，也可以通过上述互连电路的数据处理装置，例如应用到连接基于多处理器协同的用于神经网络算法的推理和训练的运算系统的多个处理器之间的连接，用于具有一个或多个事务数据源、以及一个或多个事务数据目的地的互连电路中，并作为所述互连电路的汇聚节点，图2－1示意性地表示出了包括事务数据源和事务数据目的地以及数据处理装置10、11的集成电路2。应该理解，本披露的实施例可用于多事务数据源和目的的多路互连中的任何位置，并且互连拓扑结构将比图2－1中示出的复杂得多。其中，如图2－1中事务数据源或事务数据目的地4、5、6、7可以是神经网络芯片(此时所述装置可为片间数据路由装置)、如本披露所述的各种计算装置(如1－1所示的计算装置)或是运算单元(此时所述装置为片上数据路由装置)。图2－1示例的互连电路包括两个数据处理装置10、11，这两个数据处理装置直接相连，可相互发送事务数据，互为对方的上、下游节点，其中数据处理装置10与既是事务数据源也是事务数据目的地的4、6相连，而数据处理装置11与既是事务数据源也是事务数据目的地的5、7相连。
需要说明的是，一个数据处理装置的上、下游可以是数据源或目的地，也可以是另一个数据处理装置，图2－1仅显示了两个数据处理装置和4个数据源/目的，在实际应用中可被扩展至n个数据处理装置和m个数据源/目的，并且还可扩展至任意的n对n拓扑，本披露不做限定。
又如图2－1所示，事务数据节点4、6相互通信时，均只需经过作为会聚节点的数据处理装置10，由其转发数据，5、7之间的相互传输数据也需要由数据处理装置11转发，而事务数据节点4、6中任意一个节点向5、7节点中任意一个节点发送数据时，均需首先发给数据处理装置10，在数据处理装置10内部建立传输通路，由其转发给数据处理装置11，然后再转发给目的节点5或7。
本披露提供的互连电路的数据处理装置，具备：缓冲存储器，用于临时存储经由所述装置的事务数据，优选包括多个静态RAM存储电路，每个静态RAM存储电路包括多个存储体；缓冲存储分配器电路，用于为进入所述装置的事务数据分配临时存储的具体位置，以达到流量控制的目的；路由选择电路，用于执行在进入所述装置的事务数据根据其目的地选择输出的数据通路；仲裁电路，用于执行在通过所述装置的多个数据传送请求之间的仲裁操作，使多个竞争同一传输通路的多个数据传输按照预设的仲裁方法依次获得通路的占用权；多路选择器电路，连接多个事务数据源和事务数据目的地，用于中转互连电路中的数据传输。其中，图2－2即为所述装置的微体系结构，其中，该装置包括以下三个部件：缓冲存储、多路选择电路和仲裁电路。可选地，还可包括其他部分，例如路由选择电路、缓冲存储分配器电路、多个静态RAM存储电路等。图2－2仅为本披露的一种具体实现方式，而实际不应局限于此，比如缓冲存储不一定存在于每个输入处理模块，可以是多个输入处理模块共享一个缓冲存储，也可以是每个输入处理模块中有n个缓冲存储。因此该微体系结构可被扩展成任意个缓冲存储。而仲裁电路和多路选择电路可各有一个即可。
本披露的数据处理装置有多个输入输出端，其中每个输入端对应一个事务数据源，也可以是事务数据在互连电路中由源到目的传输过程中途径该数据处理装置的上游节点，且每个输入端包含多个输入端口、输出端口、至少两个复用器、和至少两个缓冲存储器。而每个输出端对应一个事务数据目的地，也可以事务数据传输的下游节点。上游节点在一个实施例中可同时作为事务数据的下游节点，即与所述数据处理装置连接的所有节点均可与该装置采用全双工数据传输。其中，可选地所述输入端可设计为输入处理模块。
到达数据处理装置的任意一个事务数据仅与一个数据输入端相关联，当事务数据到达时，将被缓冲存储分配器电路根据该输入端的数据缓冲存储装置的状态，为该事务数据分配一个存储位置，临时存放数据，同时也将所有到达该输入端的数据按照先后顺序形成一个或多个等待队列，等待分配相应的数据通路。
每个输入端相关联的存储部分中，所有事务数据根据到达的先后顺序形成一个队列，所述路由选择电路会在每个时钟周期对每个队首的事务数据进行路由选择，确定一个输出端，该输出端的标号将临时存储在所对应存储队列的相关端口标识寄存器中，标识该存储队列的数据均从该端输出。当存储队列中原有的事务数据全部发送完成后，端口标识寄存器即被清空，直到新的事务数据到达后被更新。
所述仲裁电路在每个周期检查所有通道的传输情况和处理各个存储位置的数据传输请求，以根据预设的顺序控制各输入端处事务数据的传输。所述仲裁电路决定所述装置中n个缓冲存储中的待发数据的输出先后顺序，即在某个时刻，缓冲存储中哪些数据允许被发送至输出端。
所述多路选择器电路，将所有的输入端的存储部分与所有的输出端相连，当其中的一个或多个存储部分即缓冲存储队列中的事务数据获得通道占用权时，多路选择器电路将在这些存储队列与其所请求的输出端间建立传输通道，使事务数据得以从所处数据处理装置传输至互连电路的下游节点中。
作为本披露的互连电路的数据处理装置的一个实施例，图2－2更详细且示意性地示出了数据处理装置10。该数据处理装置包含三个输入端11、12、13和三个输出端1050、1100、1150，三个输入端各包含输入端口51、52、53、输出端口54、55、56、两个复用器30、35、40、45、50、60和两个缓冲存储22、24、26、28、30、32。其中，复用器30、40、50分别将由各自输入端口到达数据处理装置的事务数据根据缓冲存储的当前状态存储到分配的存储部分中，其分配过程由与复用器相关联的缓冲存储分配器电路23、25、27分别对复用器进行控制。如缓冲存储分配器电路23根据缓冲存储22、24的存储状态为当前到达数据处理装置的事务数据分配存储位置，若缓冲存储22为空则将到达数据存至其中，并将标识该存储器中数据目的地的寄存器置为该事务数据的目的地；若缓冲存储22不为空则查询其数据目的地寄存器，若与到达数据的相同则将该数据存至此，若不同则用同样的方式对缓冲存储24进行操作。
又如图2－2所所示，路由选择电路41、42、43分别与复用器35、45、60以及多个缓冲存储器22、24、26、28、30、32相关联，为每个缓冲存储的队首数据分配一个输出端(若缓冲队列中没有数据则不分配)，并将各个缓冲队列中事务数据请求传输的输出端标识写入到相应输出端标识寄存器中。仲裁电路36与三个输入端以及路由选择电路相关联，在每个周期会对三个输入端处的缓冲存储进行仲裁，决定哪个缓冲存储队列具有优先传输权，如缓冲存储22、24中均为非空，则仲裁电路36按照预设的规则决定其中一个缓冲存储可以优先传输，并将该缓冲存储标号写入优先传输标识寄存器内，若只有一个缓冲存储中有数据则其为优先传输。类似的，缓冲存储26、28和缓冲存储30、32也采用同样的方式仲裁出优先传输的缓冲存储部分。然后，仲裁电路检查各个优先传输的缓冲存储相关联的输出端标识寄存器，并同时检查输出端105、110、115的状态，若缓冲存储中待传输的事务数据请求的各输出端标号不冲突，且所有被请求的端均空闲，则仲裁电路允许所有的事务数据传输；若部分输出端被其他缓冲存储的事务数据所占用，则仲裁电路将请求该端的事务数据延后发送；若多个事务数据请求同一个输出端，则仲裁电路采用预设的仲裁方式使这些事务数据分不同的时钟周期先后发送。
又如图2－2所示，多路选择器电路38与复用器35、45、55以及输出端105、110、115相连。当仲裁电路36为部分缓冲存储队列分配输出端占用权后，各存储队列中的事务数据由复用器途径多路选择器电路38传输至相应的输出端上，进而传输到互联电路的下游节点中。
此外，本披露还提供一种互连电路的数据处理方法，如图2－3所示，使用上述的互连电路的数据处理装置进行数据处理，包括如下步骤：
S1，多路选择器模块接收新的事务数据；
S2，缓冲存储分配器模块为事务数据分配临时存储位置；
S3，路由选择模块为事务数据选择输出的数据通路；
S4，仲裁模块根据事务数据的多个数据传送请求执行仲裁操作，使竞争同一传输通路的多个事务数据的传输按照预设的仲裁方法依次获得数据通路的占用权；
S5，多路选择器模块为获得数据通路的占用权的事务数据分配传输通路，并将事务数据传如互联电路的下游节点。
其中，所述步骤S4进一步包括：
步骤41，仲裁电路按照轮询的方式在各周期分别使不同的缓冲队列获得所述优先传输权，或者，在一缓冲队列全部传输完成后再让另一缓冲队列获得所述优先传输权。
所述步骤4还包括：
步骤42，仲裁电路判断获得所述优先传输权的事务数据所请求的输出端是否被占用，若是，则等待下一个周期的仲裁处理，若否，则仲裁电路根据所述事务数据的传输请求，检查是否存在多个事务数据请求争用同一输出端，若是，则仲裁电路使竞争同一传输通路的多个事务数据依次获得所述出通路占用权，若否，则执行上述步骤5。
图2－4是作为本披露的一个实施例，示意性地示出事务数据从到达数据处理装置到获得传输通道占用权并输出至下游节点的流程图。如图2－4，其中，本披露中步骤64、66、68、78以及80是必须的，其他剩余步骤应为本披露中的可选步骤。具体的，在步骤62处，输入端接收新的事务数据。在步骤64处，缓冲存储分配器电路基于新到达的事务数据的目的地为其分配缓冲存储。在步骤66处，路由选择电路为步骤64存储进缓冲队列的队首数据选择输出端并保存在相应寄存器中。在步骤68处，仲裁电路分别对每个输入端对应的缓冲存储仲裁出获得优先传输权的缓冲队列。在步骤70处，仲裁电路判断获得优先传输前的事务数据所请求的输出端是否被其他存储部分的数据传输所占用，若是则进入步骤72，等待下一个周期的仲裁处理，若没被占用则进入步骤74。在步骤74处，仲裁电路根据所有的事务数据传输请求，检查是否存在多个数据传输请求争用同一输出端的情况，若存在则进入步骤76，通过仲裁电路决定哪一个传输请求获得通道占用权，并在步骤78为获得通道占用权的数据分配传输通路，而未获得占用权的则返回步骤74。对于不存在输出端争用的数据则直接进入步骤78。在步骤78处，多路选择器电路为获得输出通路占用权的事务数据建立由缓冲存储到输出端的数据通路，并在步骤80处将事务数据传入互连电路的下游节点。
采用本披露实施例，能够将该装置作为一个数据的会聚节点，支持一个或多个事务数据源和一个或多个事务数据目的地之间的数据传输。其主要功能在于该装置(会聚节点)所连接的多个节点同时发出密集的数据传输请求时，采用合理的仲裁逻辑分配总线的占用权。
本披露可用于众多通用或专用的计算系统环境或配置中。例如：个人计算机、服务器计算机、手持设备或便携式设备、平板型设备、多处理器系统、基于微处理器的系统、置顶合、可编程的消费电子设备、网络PC、小型计算机、大型计算机、包括以上任何系统或设备的分布式计算环境等等。
在一些实施例里，公开了一种芯片封装结构，其包括了上述芯片。
在一些实施例里，公开了一种板卡，其包括了上述芯片封装结构。
在一些实施例里，公开了一种电子装置，其包括了上述板卡。
电子装置包括数据处理装置、机器人、电脑、打印机、扫描仪、平板电脑、智能终端、手机、行车记录仪、导航仪、传感器、摄像头、云端服务器、相机、摄像机、投影仪、手表、耳机、移动存储、可穿戴设备交通工具、家用电器、和/或医疗设备。
所述交通工具包括飞机、轮船和/或车辆；所述家用电器包括电视、空调、微波炉、冰箱、电饭煲、加湿器、洗衣机、电灯、燃气灶、油烟机；所述医疗设备包括核磁共振仪、B超仪和/或心电图仪。
以上所述的具体实施例，对本申请的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本申请的具体实施例而已，并不用于限制本申请，凡在本申请的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种互连电路的数据处理装置，所述互连电路的数据处理装置连接多个计算装置，其特征在于，所述数据处理装置包括：
至少一个输入端和至少一个输出端，每个所述输入端包含多个输入端口、输出端口、至少两个复用器、和至少一个缓冲存储器；
连接于所述复用器的缓冲存储分配电路，用于控制所述复用器为输入的事务数据根据所述缓冲存储器的当前状态分配临时存储位置；
连接于所述缓冲存储器的路由选择电路，用于为缓冲队列的事务数据选择输出端；
仲裁电路，用于裁决出具有优先传输权的所述缓冲队列，并使竞争同一输出端的多个事务数据传输按照预设的仲裁策略依次获得输出通路占用权；
多路选择器电路，连接所述输出端口和所述输出端，用于中转所述互连电路中的数据传输；
所述计算装置包括：存储器、寄存器单元、互联模块、运算单元、控制单元和数据访问单元；其中，
寄存器单元，用于存储运算指令、数据块的在存储介质的地址，运算指令对应的计算拓扑结构；
控制单元，用于从寄存器单元内提取运算指令，该运算指令对应的操作域以及该运算指令对应的第一计算拓扑结构，将该运算指令译码成执行指令，该执行指令用于控制运算单元执行运算操作，将该操作域传输至数据访问单元；
数据访问单元，用于提取该操作域对应的数据块，并将该数据块传输至互联模块；
互联模块、用于接收数据块，将该数据块发送至运算单元；
运算单元，用于该执行指令调用运算单元的计算器对该数据块执行运算操作得到运算结果。
2.根据权利要求1所述的互连电路的数据处理装置，其特征在于，
所述缓冲存储器，包括多个存储位置，每个存储位置与每个所述输入端口相关联，使事务数据在到达所述输入端口且转发到相应的输出端口前，临时存放在相应的存储位置；
所述存储位置包含至少一个存储部分，由所述缓冲存储分配电路分配事务数据的所述存储位置。
3.根据权利要求2所述的互连电路的数据处理装置，其特征在于，
所述路由选择电路，根据所述存储位置中待发送事务数据的地址信息，判断与目的源相关联的输出端。
4.根据权利要求2所述的互连电路的数据处理装置，其特征在于，
所述多路选择器电路，将所述存储部分与输出端相连，为获得输出通路占用权的事务数据建立传输通路。
5.根据权利要求1所述的互连电路的数据处理装置，其特征在于，
所述仲裁电路还包括优先权寄存器，所述优先权寄存器存储有获得所述优先传输权的缓冲队列标号；
所述仲裁电路检查所述优先权寄存器，判决所述缓冲队列是否获得所述输出通路占用权；
所述仲裁电路允许所述事务数据获得所述输出通路占用权后，查询所述输出端是否正在被占用，并在所述输出端空闲时让获得所述通路占用权的事务数据完成传输。
6.根据权利要求1所述的计算装置，其特征在于，
所述运算单元包括：一个主运算单元和多个从运算单元，所述互联模块连接所述主运算单元和多个从运算单元，所述互联模块为：树状结构、环状结构、网格状结构、分级互连或总线结构；
所述运算指令为卷积计算指令，所述计算指令包括：操作域和操作码；
所述卷积计算指令包括：卷积神经网络sigmoid指令，根据该指令，装置分别从存储器的指定地址取出指定大小的输入数据和卷积核，在卷积运算部件中做卷积操作，然后将输出结果做sigmoid激活；
卷积神经网络TanH指令，根据该指令，装置分别从存储器的指定地址取出指定大小的输入数据和卷积核，在卷积运算部件中做卷积操作，然后将输出结果做TanH激活；
卷积神经网络ReLU指令，根据该指令，装置分别从存储器的指定地址取出指定大小的输入数据和卷积核，在卷积运算部件中做卷积操作，然后将输出结果做ReLU激活；以及
卷积神经网络group指令，根据该指令，装置分别从存储器的指定地址取出指定大小的输入数据和卷积核，划分group之后，在卷积运算部件中做卷积操作，然后将输出结果做激活。
7.根据权利要求1所述的计算装置，其特征在于，所述运算指令还包括：
IO指令实现从外部存储空间读入计算需要的输入数据以及在计算完成后将数据存回至外部空间；
NOP指令负责清空当前装置内部所有控制信号缓存队列中的控制信号，保证NOP指令之前的所有指令全部指令完毕；
JUMP指令负责控制将要从指令存储单元读取的下一条指令地址的跳转，用来实现控制流的跳转；
MOVE指令负责将装置内部地址空间某一地址的数据搬运至装置内部地址空间的另一地址，该过程独立于运算单元，在执行过程中不占用运算单元的资源。
8.一种互连电路的数据处理方法，使用权利要求1－7中任一所述的互连电路的数据处理装置进行数据处理，所述互连电路的数据处理装置连接所述计算装置，其特征在于，所述方法包括如下步骤：
多路选择器电路接收事务数据；缓冲存储分配电路为所述事务数据分配临时存储位置；
路由选择电路为所述事务数据选择输出端；仲裁电路根据所述事务数据的传送请求裁决出具有优先传输权的缓冲队列，并使竞争同一输出端口的多个事务数据传输按照预设的仲裁策略依次获得输出通路占用权；多路选择器电路为获得数据通路的占用权的事务数据分配传输通路，并将事务数据传入所述互联电路的下游节点。
9.根据权利要求8所述的方法，其特征在于，所述方法具体包括：
仲裁电路按照轮询的方式在各周期分别使不同的缓冲队列获得所述优先传输权，
或者，仲裁电路在一缓冲队列全部传输完成后再让另一缓冲队列获得所述优先传输权；
或者，仲裁电路判断获得所述优先传输权的事务数据所请求的输出端是否被占用，若是，则等待下一个周期的仲裁处理，若否，则仲裁电路根据所述事务数据的传输请求，检查是否存在多个事务数据请求争用同一输出端，若是，则仲裁电路使竞争同一传输通路的多个事务数据依次获得所述输出通路占用权，若否，则多路选择器电路为获得数据通路的占用权的事务数据分配传输通路，并将事务数据传入所述互联电路的下游节点。
10.根据权利要求8－9任意一项所述的方法，其特征在于，运算指令为卷积计算指令，所述计算指令包括：操作域和操作码；
所述卷积计算指令包括：卷积神经网络sigmoid指令，根据该指令，装置分别从存储器的指定地址取出指定大小的输入数据和卷积核，在卷积运算部件中做卷积操作，然后将输出结果做sigmoid激活；
卷积神经网络TanH指令，根据该指令，装置分别从存储器的指定地址取出指定大小的输入数据和卷积核，在卷积运算部件中做卷积操作，然后将输出结果做TanH激活；
卷积神经网络ReLU指令，根据该指令，装置分别从存储器的指定地址取出指定大小的输入数据和卷积核，在卷积运算部件中做卷积操作然后将输出结果做ReLU激活；以及
卷积神经网络group指令，根据该指令，装置分别从存储器的指定地址取出指定大小的输入数据和卷积核，划分group之后，在卷积运算部件中做卷积操作然后将输出结果做激活；
所述运算指令还包括：
IO指令实现从外部存储空间读入计算需要的输入数据以及在计算完成后将数据存回至外部空间；
NOP指令负责清空当前装置内部所有控制信号缓存队列中的控制信号，保证NOP指令之前的所有指令全部指令完毕；
JUMP指令负责控制将要从指令存储单元读取的下一条指令地址的跳转，用来实现控制流的跳转；
MOVE指令负责将装置内部地址空间某一地址的数据搬运至装置内部地址空间的另一地址，该过程独立于运算单元，在执行过程中不占用运算单元的资源。
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