CN110610236B - 一种用于执行神经网络运算的装置及方法 - Google Patents

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Abstract

本申请提供了一种用于执行神经网络运算的装置，装置包括片上互联模块和与该片上互联单元通信连接的多个神经网络处理模块。

Description

一种用于执行神经网络运算的装置及方法
技术领域
本申请属于神经网络运算领域，尤其涉及一种用于执行神经网络运算的装置。
背景技术
随着信息技术的不断发展和人们日益增长的需求，人们对信息的及时性要求也越来越高了。目前，终端设备对信息的获取均是基于通用处理器获得的，例如在通用处理器运行设定应用程序以获知物体当前的位置，或者在通用处理器上运行设定应用程序获知用户当前场景(如室内或室外)等等。但是，这种基于通用处理器运行软件程序来获知信息的方式，受限于通用处理器的运行速率，特别是在通用处理器负荷较大的情况下，信息获取效率较低、时延较长。
申请内容
有鉴于此，本申请提供一种用于执行神经网络运算的装置，能以低开销的方式实现一层或多层多核多层人工神经网络的运算，并且运算性能高效。
本申请提供一种用于执行神经网络运算的装置，包括片上互联模块和与该片上互联单元通信连接的多个神经网络处理模块，其中：
所述神经网络处理模块能够通过所述片上互联模块从其它神经网络处理模块中读写数据；
所述神经网络处理模块能够通过所述片上互联模块从其它神经网络处理模块中读写数据；
所述神经网络处理模块，用于执行神经网络运算，所述神经网络处理模块包括：寄存器单元、互联模块、运算单元、控制单元、数据访问单元；其中，
寄存器单元，用于存储运算指令、数据块的在存储介质的地址，运算指令对应的计算拓扑结构；
控制单元，用于从寄存器单元内提取运算指令，该运算指令对应的操作域以及该运算指令对应的第一计算拓扑结构，将该运算指令译码成执行指令，该执行指令用于控制运算单元执行运算操作，将该操作域传输至数据访问单元；
数据访问单元，用于提取该操作域对应的数据块，并将该数据块传输至互联模块；
互联模块、用于接收数据块，将该数据块发送至运算单元；
运算单元，用于该执行指令调用运算单元的计算器对该数据块执行运算操作得到运算结果。
附图说明
图1－1是本披露实施例提供的一种计算装置的示意性框图；
图1－2是本披露实施例提供的又一种计算装置的示意性框图；
图1－3是本披露实施例提供的互联模块的示意框图；
图1－4是本披露实施例提供的用于执行卷积神经网络正向运算的装置中主运算模块的示意框图；
图2－1是本披露提供的用于执行神经网络运算的装置的结构示意图；
图2－2是本披露中神经网络处理模块的结构示意图；
图2－3是本披露中外部存储模块的结构示意图；
图2－4是本披露中神经网络处理单元的结构示意图；
图2－5是本披露中片上互联单元的结构示意图；
图2－6是本披露执行一层全连接层运算实施例的流程图；
图3－1是本披露提供的一种运算单元的结构示意图。
具体实施方式
参阅图1－1，图1－1提供了一种计算装置，该计算装置包括：存储器111(可选的)、寄存器单元112、互联模块113、运算单元114、控制器单元115和数据访问单元116；
其中，运算单元114可以包括：加法计算器、乘法计算器、比较器、激活运算器中至少二种。
互联模块113，用于控制运算单元114中计算器的连接关系使得该至少二种计算器组成不同的计算拓扑结构。
寄存器单元112，用于存储运算指令、数据块的在存储介质的地址、运算指令对应的计算拓扑结构。
该运算指令可以包括：操作域以及操作码，以卷积运算指令为例，如下表所示，其中，寄存器0、寄存器1、寄存器2、寄存器3、寄存器4可以为操作域。
Figure BDA0002256047930000021
存储器111可以为片外存储器，当然在实际应用中，当为片内存储器时，该片内存储器可以为缓存，具体的，可以为高速暂存缓存，用于存储数据块，该数据块具体可以为n维数据，n为大于等于1的整数，例如，n＝1时，为1维数据，即向量，如n＝2时，为2维数据，即矩阵，如n＝3 或3以上时，为多维数据。
控制器单元115，用于从寄存器单元112内提取运算指令、该运算指令对应的操作域以及该运算指令对应的第一计算拓扑结构，将该运算指令译码成执行指令，该执行指令用于控制运算单元执行运算操作，将该操作域传输至数据访问单元116。
数据访问单元116，用于从存储器111中提取该操作域对应的数据块，并将该数据块传输至运算单元114。
互联模块113、用于接收数据块，将该数据块发送至运算单元114。
运算单元114，用于该执行指令调用运算单元614的计算器对该数据块执行运算操作得到运算结果，将该运算结果传输至数据访问单元存储在存储器内。一个实施例里，运算单元114，用于按第一计算拓扑结构以及该执行指令调用计算器对数据块执行运算操作得到运算结果，将该运算结果传输至数据访问单元存储在存储器内。
在一种可选的实施例中，上述第一计算拓扑结构可以为：乘法运算器－加法运算器－加法运算器－激活运算器。
运算指令可以存储在存储介质内，上述执行运算指令可以由运算单元来执行。
下面通过不同的运算指令来说明如图1－2所示的计算装置的具体计算方法，
这里的运算指令以卷积运算指令为例，该卷积运算指令可以应用在神经网络中，所以该卷积运算指令也可以称为卷积神经网络。对于卷积运算指令来说，
其实际需要执行的公式可以为：，s＝s(∑wxi+b)其中，即将卷积核w(可包括多个数据) 乘以输入数据Xi，进行求和，然后可选地可加上偏置b，然后可选地还可做激活运算s(h)，以得到最终的输出结果S。依据该公式即可以得到该计算拓扑结构为，乘法运算器－加法运算器－激活运算器。
上述卷积运算指令可以包括指令集，该指令集包括：卷积神经网络指令，有不同功能的卷积神经网络conv COMPUTE指令以及CONFIG指令、IO指令、NOP指令、JUMP指令和MOVE指令。在一种实施例中，conv COMPUTE指令包括：
卷积神经网络指令，根据该指令，装置分别从存储器(优选的高速暂存存储器或者标量寄存器堆)的指定地址取出指定大小的输入数据和卷积核，在卷积运算部件中做卷积运算直接得到输出结果。即该指令不执行后续的操作，直接做卷积运算得到输出结果。
卷积神经网络conv sigmoid指令，根据该指令，装置分别从高速暂存存储器(优选的)的指定地址取出设定大小的输入数据和卷积核，在卷积运算部件中做卷积操作，然后将输出结果做 sigmoid激活；上述设定大小可以由厂家或用户自行定义。
卷积神经网络conv TanH指令，根据该指令，装置分别从高速暂存存储器的指定地址取出设定大小的输入数据和卷积核，在卷积运算部件中做卷积操作，然后将输出结果做TanH激活；
卷积神经网络conv ReLU指令，根据该指令，装置分别从高速暂存存储器的指定地址取出设定大小的输入数据和卷积核，在卷积运算部件中做卷积操作，然后将输出结果做ReLU激活；
卷积神经网络conv group指令，根据该指令，装置分别从高速暂存存储器的指定地址取出设定大小的输入数据和卷积核，划分group之后，在卷积运算部件中做卷积操作，然后将输出结果做激活。
卷积运算指令，可根据该指令，装置分别从存储器(优选的，为高速暂存存储器)的指定地址取出设定大小的输入数据和卷积核，在卷积运算部件中做卷积操作。上述设定大小即用户或厂家可以自行设定的大小，例如，在第一厂家的计算装置中，可以将设定大小设定为Abit数据，在第二厂家的计算装置中，可以将设定大小设定为B bit数据，上述A bite数据与B bit数据大小不同。
COMPUTE指令也可以包括其他的运算指令，进行非线性激活和线性激活操作。在一种实施例中，卷积激活CONV＿ACTIVATE指令包括：
卷积激活指令，根据该指令，装置分别从高速暂存存储器(优选的)的指定地址取出设定大小的输入数据和卷积核，在卷积运算部件中做卷积操作，然后将输出结果做激活函数运算；上述设定大小可以由厂家或用户自行定义。激活函数active是非线性函数sigmoid，tanh，relu，softmax 中的任一个或线性函数。
图1－3示意性示出了互连模块113的一种实施方式：树型模块。树型模块4构成主运算模块5 和多个从运算模块6之间的数据通路，并具有树型的结构。可选的，该树型模块可以为n叉树结构，例如二叉树通路，每个节点将上游的数据同样地发给下游的两个节点，将下游的两个节点返回的数据进行合并，并返回给上游的节点。例如，在每层人工神经网络开始计算阶段，主运算模块5内的神经元数据该数据可以是离散表示或非离散表示的通过树型模块4发送给各个从运算模块6；当从运算模块6的计算过程完成后，每个从运算模块输出的神经元的值会在树型中逐级拼成一个完整的由神经元组成的向量，作为中间结果向量。针对于离散数据表示的运算，我们特别提到了在主从运算模块内部的专用于离散数据运算的运算模块。以神经网络全连接层进行说明，假设装置中共有N个从运算模块，则中间结果向量按N分段，每段有N个元素，第i个从运算模块计算每段中的第i个元素。N个元素经过树型模块拼成长度为N的向量并返回给主运算模块。所以如果网络只有N个输出神经元，则每个从运算单元只需输出单个神经元的值，若网络有m＊N个输出神经元，则每个从运算单元需输出m个神经元值。树型模块在存储和传输数据的过程中均支持离散数据表示。
图1－4示出了根据本披露实施例的用于执行卷积神经网络正向运算的装置中主运算模块5的结构的示例框图。如图1－4所示，主运算模块5包括第一运算单元51、第一数据依赖关系判定单元52和第一存储单元53。
其中，第一运算单元51包括向量加法单元511以及激活单元512。第一运算单元51接收来自控制器单元的控制信号，完成主运算模块5的各种运算功能，向量加法单元511用于实现卷积神经网络正向计算中的加偏置操作，该部件将偏置数据与所述中间结果对位相加得到偏置结果，激活运算单元512对偏置结果执行激活函数操作。所述偏置数据可以是从外部地址空间读入的，也可以是存储在本地的。
第一数据依赖关系判定单元52是第一运算单元51读写第一存储单元53的端口，保证第一存储单元53中数据的读写一致性。同时，第一数据依赖关系判定单元52也负责将从第一存储单元 53读取的数据通过互连模块4发送给从运算模块，而从运算模块6的输出数据通过互连模块4直接发送给第一运算单元51。控制器单元2输出的指令发送给计算单元51和第一数据依赖关系判定单元52，来控制其行为。
存储单元53用于缓存主运算模块5在计算过程中用到的输入数据和输出数据。
根据本披露实施例的用于执行卷积神经网络正向运算的装置中从运算模块6的结构。，每个从运算模块6包括第二运算单元61、数据依赖关系判定单元62、第二存储单元63和第三存储单元 64。
第二运算单元61接收控制器单元2发出的控制信号并进行卷积运算。第二运算单元包括向量乘单元611和累加单元612，分别负责卷积运算中的向量乘运算和累加运算。
第二数据依赖关系判定单元62负责计算过程中对第二存储单元63的读写操作。第二数据依赖关系判定单元62执行读写操作之前会首先保证指令之间所用的数据不存在读写一致性冲突。例如，所有发往数据依赖关系单元62的控制信号都会被存入数据依赖关系单元62内部的指令队列里，在该队列中，读指令的读取数据的范围如果与队列位置靠前的写指令写数据的范围发生冲突，则该指令必须等到所依赖的写指令被执行后才能够执行。
第二存储单元63缓存该从运算模块6的输入数据和输出标量数据。
第三存储单元64缓存该从运算模块6在计算过程中需要的卷积核数据。
本披露实施例提供了一种流执行方法，可应用于语音识别、图像处理、数据分析、广告推荐系统、汽车自动驾驶等神经网络所涉及的方面中，对神经网络运算中执行运算的指令描述符流进行简化，可减少多余的运算操作，从而提高了神经网络处理器的运算速度。
本披露实施例提供的流执行方法可以由如图1－1所示的计算装置来执行，如图1－1所示的计算装置可以执行卷积运算指令的流执行方法。上述流执行的方法可以在能够处理多条指令的计算装置或执行多条运算指令的方法，该多条运算指令包括但不限于：神经网络运算指令、矩阵运算指令，向量运算指令等等。上述多条指令的计算装置包括但不限于：正向运算装置、反向运算装置、包含多流水级的运算单元的装置等等。当然上述流执行的方法也可以在多核处理设备或多个处理器协同的技术方案实现，例如，包括一个或多个中心节点以及一个或多个叶子节点的数据发布装置。当然上述说明仅仅是为了举例说明，本披露实施例中的流执行的方法并不局限上述的装置、结构、方法的结合。
图2－1是本披露提供的用于执行神经网络运算的装置的结构示意图，如图2－1所示，装置包括多个神经网络处理模块10及一个片上互联模块20，多个神经网络处理模块10与该片上互联单元20通信连接，上述神经网络处理单元具体可以运算单元，当然在实际应用中，也可以为如图1－2 所示的运算单元或如图1－3或如图1－1所示的运算单元或能支持不同位宽运算数据的运算单元，当然在实际应用中，用于执行神经网络运算的装置还可以设置在人工神经网络正向运算的装置或用于稀疏连接的人工神经网络计算装置或其他的神经网络领域的计算装置、芯片或处理器内，其中：
神经网络处理模块10能够通过片上互联模块30从其它神经网络处理模块10中读写数据，还可从本地读写数据。当要执行神经网络运算时，每个神经网络处理模块10作为一个核执行相应的运算，其运算所需的数据可直接从本地直接获取，也可通过片上互联模块20与其他神经网络处理模块10通信，以从其他神经网络处理模块10处读取运算所需的数据。各个神经网络处理模块10 读取运算所需的数据后，执行相应的运算，得到各自的运算结果数据，在单层神经网络运算中，各个神经网络处理模块10可将各自的运算结果数据汇总至一个神经网络处理模块10中进行累加，以得到最终结果数据。在多层神经网络运算中，当层各个神经网络处理模块10计算得到运算结果数据，可能在下一层作为运算所需的数据被其他神经网络处理模块10使用，这样在当层神经网络运算完毕后，各个神经网络处理模块10会进行数据交互，以准备进行下一层神经网络运算。
图2－2是本披露中神经网络处理模块的结构示意图，神经网络处理模块10包括神经网络处理单元11和存储单元12(具体的可以为高速存储单元，例如高速暂存存储器)；神经网络处理模块 10在进行神经网络运算时，神经网络处理单元11直接从与其对应的高速储存单元12中读取数据，和/或通过片上互联单元20从其它神经网络处理模块10中的神经网络处理单元11中读取数据，和/或通过片上互联单元20从其它神经网络处理模块10中的高速存储单元12中读取数据；每个神经网络处理模块10中的神经网络处理单元11根据读取的数据进行神经网络运算，得到各自的运算结果数据；在完成运算后，神经网络处理单元11将运算结果数据直接写入至与其对应的高速储存单元12中，和/或通过片上互联单元20将运算结果数据写入至其它神经网络处理模块10中的神经网络处理单元11中，和/或通过片上互联单元20将运算结果数据写入至其它神经网络处理模块10中的高速存储单元12中。总之，神经网络处理单元11可直接从其对应的高速储存单元获取数据，也可以通过片上互联模块20获取其它位置的数据，这样避免了反复向内存读取数据，降低了内存访问带宽。
如图2－3所示，本披露提供的用于执行神经网络运算的装置还包括外部存储模块30，其与片上互联单元20通信连接，神经网络处理模块10还能够通过片上互联单元从外部存储模块中读写数据，利用外部存储模块30，可以从外界向装置中导入新的数据，装置执行的最终执行结果数据也可以写入至外部存储模块30，以供外部导出。其中，外部存储模块30可以通过硬件来实现(包括但不限于FPGA、CGRA、专用集成电路ASIC、模拟电路或忆阻器等)。
图2－4是本披露中神经网络处理单元11的结构示意图，如图2－4所示，神经网络处理单元11 包括指令队列111、神经网络运算单元112、IO读取单元113、高速缓存单元114和同步关系单元 115。指令队列111存储有多种类型的指令，神经网络处理单元11根据不同的指令执行不同的操作。下表为各类指令的描述：
Figure BDA0002256047930000051
Figure BDA0002256047930000061
指令包括指令名称以及多个操作码：
数据送达指令，指令名称为ACK，其中各个操作码分别表示是否向该神经网络处理单元11发送数据送达信号(ACK信号)，神经网络处理单元11向其他神经网络处理单元11写入数据后，执行数据送达指令以发送数据送达信号给对应的神经网络处理单元11，以表明数据已经传输到位；
数据依赖指令，指令名称为FENCE，其中各个操作码表示是否检查来自该神经网络处理单元11的ACK信号；神经网络处理单元11执行数据依赖指令以检测其所有依赖的数据是否已经到达本神经网络处理单元。
数据同步指令，指令名称为SYNC，其中各个操作码表示该神经网络处理单元是否参与同步操作，神经网络处理单元11执行数据同步指令用以强制多个神经网络处理单元11做同步操作，即当多个神经网络都执行到当前指令后，这些神经网络处理单元才可以执行之后的指令；
COMPUTE(运算指令)，其中第一个操作码表示具体的计算任务，如MLP，CONV，POOL等，其余操作码用来表示输入输出数据的地址和大小，以及神经网络计算指令的配置信息。该COMPUTE 指令也可以包括其他的运算指令，进行非线性激活和线性激活操作。当然在实际应用中，也可以是其他的神经网络的指令，例如，向量指令或矩阵指令，本申请并不限制上述COMPUTE指令具体包含的指令的具体表现形式。
输入输出指令，指令名称为IO，其中的操作码分别表示搬运数据的起始地址，结束地址以及数据大小的信息，神经网络处理单元11执行输入输出指令以与其余模块之间进行通信数据。
IO读取单元根据113根据指令队列111中的运算指令从该神经网络处理单元11的外部(如高速存储单元12、其他神经网络处理单元11等)读取数据，并将读取的数据缓存至高速缓存单元 114中，神经网络运算单元112根据该运算指令从高速缓存单元114中读取所缓存的数据，并执行神经网络运算，得到相应的运算结果数据；
神经网络运算单元112将运算结果数据写入至高速缓存单元114中，当需要将运算结果数据发送中外部(其他神经网络处理单元11等)时，IO读取单元113从高速缓存单元114中读取运算结果数据，并将运算结果数据写入到该神经网络处理单元11的外部。
图2－5是本披露中片上互联单元的结构示意图。其中，所述片上互联单元包括相互级联的N 级互联模块组成，且每一级互联模块的个数并不做限定。具体的，如图2－5仅示出由一个一级互联模块和多个二级互联模块互联的片上互联模块。如图2－5所示，片上互联模块20包括一级互联模块21和与该一级互联模块通信连接的多个二级互联模块22，一级互联模块21还与外部存储模块30通信连接，多个二级互联模块22与多个神经网络处理模块10一一对应，其中，每个二级互联模块22分别与相应神经网络处理模块中的神经网络处理单元11和高速存储单元12通信连接。具体的，二级的互联模块22一个端口连接神经网络处理单元11，一个端口连接该神经网络处理单元对应的高速存储单元12，另一个端口连接一级互联模块21，一级互联模块21将多个二级互联模块22和外部存储模块30连接，用以保证这些模块之间的数据通路。这样，可以在保证各个神经网络处理单元11以及高速存储单元12和外部存储模块30之间相互通信，并且占用较小的面积开销。
采用本披露以上所描述的装置，可执行单层神经网络运算，包括：
S1，每个神经网络处理模块10根据其自身指令队列11中存储的计算指令，根据指令中操作码所指示的地址，直接从本地读取数据，和/或通过片上互联模块20从其它神经网络处理模块10 中读取数据；
S2，每个神经网络处理模块10根据读取的数据进行单层神经网络的部分运算，得到各自的运算结果数据；
S3，每个神经网络处理模块10将各自的运算结果数据进行本地存储和/或通过片上互联模块 20将各自的运算结果数据写入至其他神经网络处理模块10中。
对于多层神经网络运算，其实现过程与单层神经网络类似，当上一层人工神经网络执行完毕后，在下一层运算时，每个神经网络处理模块10根据新的运算指令从新的地址读取新的数据进行计算，并且依据新的指令在多核(即多个神经网络处理模块10)之间分配计算任务。对于每一层神经网络运算，执行上述步骤S1－S3，并将该层各神经网络处理模块10得到的运算结果数据用于下一层神经网络运算。
为使本披露的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本披露进一步详细说明。
图2－6是本披露执行一层全连接层运算实施例的流程图，其执行过程如图2－6所示：
步骤1：依据全连接运算指令，每个神经网络处理单元11从对应的高速存储单元12中读取数据，分别计算得到全连接层的部分运算结果数据。
在每个神经网络处理单元11中，指令队列111将运算指令COMPUTE发送至神经网络运算单元 112和IO读取单元113，神经网络运算单元112根据全连接运算指令的第一操作码确定全连接运算操作，确定将要执行一层全连接层运算，具体的，IO读取单元113根据运算指令COMPUTE中的地址从其对应的高速存储单元12中读取运算所需数据，并将读取的数据存储于高速缓存单元114 中，神经网络运算单元112从高速缓存单元114中读取相应的数据，然后根据读取的数据全连接运算操作，以进行全连接层的部分运算，得到全连接层的部分运算结果数据作为输出数据。
步骤2：依据输入输出指令IO，每个神经网络处理单元11将自己计算的到的部分运算结果数据通过片上互联模块20发送给相应的神经网络处理单元11。由于每个神经网络处理单元11只计算出部分运算结果数据，因此其需要将该部分输出数据发送给相应的神经网络处理单元11进行加和运算。
具体的，步骤1中神经网络运算单元112将计算得到的部分运算结果数据存储于高速缓存单元114中，指令队列111将输入输出指令IO发送给IO读取单元113后，IO读取单元113执行输出指令IO，以将存储于高速缓存单元114中的部分运算结果数据读取，并发送至外部的相应的神经网络处理单元11。这里需要说明的是，每个神经网络处理单元11可能会将部分运算结果数据发送至一个对应的神经网络处理单元11中，也可能发送至多个对应的神经网络处理单元11中，也就是说，每个神经网络处理单元11也可能收到一个神经网络处理单元11发送的部分运算结果数据，也可能收到多个神经网络处理单元11发送的部分运算结果数据。
步骤3：每个神经网络处理单元11将自己计算的到的部分运算结果数据发送给相应的神经网络处理单元11后，需要执行数据送达指令ACK，以向对应的神经网络处理单元11发送数据送达信号。每个神经网络处理单元11需要向接受其发送数据的神经网络处理单元11发送数据送达信号，用以表明其数据依赖关系。
步骤4：依据数据依赖指令FENCE，每个神经网络处理单元11检测其发送数据送达信号是否到达相应的神经网络处理单元11，如果没有到达，则等待对应的数据送达信号到达相应的神经网络处理单元11。对于每个将要进行加和运算神经网络处理单元11，只有其收到所有其他神经网络处理单元11所发送的数据送达信号时，才表明其所需要的输入数据全部到达，从而执行加和运算。
步骤5：依据运算指令COMPUTE，每个的神经网络处理单元11汇集其他神经网络处理单元11 的部分运算结果数据后，联合上自身运算所得的部分运算结果数据进行加和运算，得到最终的运算结果数据。
步骤6：依据输入输出指令IO，每个神经网络处理单元11将计算得到的最终的运算结果数据作为输出数据写入外部存储模块30中。在每个神经网络处理单元11中，将最终的运算结果数据写入外部存储模块30中的执行过程与步骤2类似，在此就不再赘述。
综上所述，本披露提供的装置和指令集，解决了CPU和GPU运算性能不足、前端译码开销大的问题，能有效支持多层人工神经网络运算，同时，针对多核多层人工神经网络运算采用专用片上存储，充分挖掘了神经元和权值数据的重用性，避免了反复向内存读取这些数据，降低了内存访问带宽，避免了内存带宽成为多层人工神经网络全连接层正向运算性能瓶颈的问题。
在另一可选的实施例中，所述运算单元可以包括一个主处理电路以及多个从处理电路。
所述主处理电路，用于将将一个输入数据分配成多个数据块，将所述多个数据块中的至少一个数据块以及多个运算指令中的至少一个运算指令发送给所述从处理电路；
所述多个从处理电路，用于依据该运算指令对接收到的数据块执行运算得到中间结果，并将运算结果传输给所述主处理电路；
所述主处理电路，用于将多个从处理电路发送的中间结果进行处理得到该运算指令的结果，将该运算指令的结果发送给所述数据控制单元。
在一种可选实施例中，运算单元如图3－1所示，可以包括分支处理电路；其中，
主处理电路与分支处理电路连接，分支处理电路与多个从处理电路连接；
分支处理电路，用于执行转发主处理电路与从处理电路之间的数据或指令。
以上所述的具体实施例，对本申请的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本申请的具体实施例而已，并不用于限制本申请，凡在本申请的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种用于执行神经网络运算的装置，其特征在于，包括片上互联单元和与该片上互联单元通信连接的多个神经网络处理模块，其中：
所述神经网络处理模块能够通过所述片上互联单元从其它神经网络处理模块中读写数据；
所述神经网络处理模块，用于执行神经网络运算，所述神经网络处理模块包括：寄存器单元、互联模块、运算单元、控制单元、数据访问单元；其中，
寄存器单元，用于存储运算指令、数据块在存储介质的地址、运算指令对应的计算拓扑结构，该计算拓扑结构为至少二种计算器组成的计算拓扑结构；
控制单元，用于从寄存器单元内提取运算指令，该运算指令对应的操作域以及该运算指令对应的计算拓扑结构，将该运算指令译码成执行指令，该执行指令用于控制运算单元执行运算操作，将该操作域传输至数据访问单元；
数据访问单元，用于提取该操作域对应的数据块，并将该数据块传输至互联模块；
互联模块，用于接收数据块，将该数据块发送至运算单元；
运算单元，用于该执行指令调用运算单元的计算器对该数据块执行运算操作得到运算结果；
所述运算单元包括：一个主运算单元和多个从运算单元，所述互联模块连接所述主运算单元和多个从运算单元；所述互联模块为：树状结构、环状结构、网格状结构、分级互连或总线结构；
所述装置还包括：外部存储模块；所述外部存储模块与所述片上互联单元通信连接，所述神经网络处理模块通过所述片上互联单元从所述外部存储模块中读写数据。
2.根据权利要求1所述的用于执行神经网络运算的装置，其特征在于，
所述外部存储模块为高速存储单元。
3.根据权利要求1所述的用于执行神经网络运算的装置，其特征在于，
所述运算指令为卷积计算指令，所述卷积计算指令包括：卷积神经网络sigmoid指令，根据该指令，装置分别从存储器的指定地址取出指定大小的输入数据和卷积核，在卷积运算部件中做卷积操作，然后将输出结果做sigmoid激活；
卷积神经网络TanH指令，根据该指令，装置分别从存储器的指定地址取出指定大小的输入数据和卷积核，在卷积运算部件中做卷积操作，然后将输出结果做TanH激活；
卷积神经网络ReLU指令，根据该指令，装置分别从存储器的指定地址取出指定大小的输入数据和卷积核，在卷积运算部件中做卷积操作，然后将输出结果做ReLU激活；以及
卷积神经网络group指令，根据该指令，装置分别从存储器的指定地址取出指定大小的输入数据和卷积核，划分group之后，在卷积运算部件中做卷积操作，然后将输出结果做激活。
4.根据权利要求3所述的用于执行神经网络运算的装置，其特征在于，所述运算指令还包括：
IO指令实现从外部存储空间读入计算需要的输入数据以及在计算完成后将数据存回至外部空间；
NOP指令负责清空当前装置内部所有控制信号缓存队列中的控制信号，保证NOP指令之前的所有指令全部指令完毕；
JUMP指令负责控制将要从指令存储单元读取的下一条指令地址的跳转，用来实现控制流的跳转；
MOVE指令负责将装置内部地址空间某一地址的数据搬运至装置内部地址空间的另一地址，该过程独立于运算单元，在执行过程中不占用运算单元的资源。
5.根据权利要求1所述的用于执行神经网络运算的装置，其特征在于，
所述控制单元，用于从寄存器单元内提取卷积计算指令、卷积计算指令对应的操作域，控制单元将该操作域传输至数据访问单元；
数据访问单元，用于从存储器内提取该操作域对应的卷积核w和偏置b，将卷积核w和偏置b传输至运算单元；
运算单元，用于通过乘法计算器将卷积核w与输入数据Xi执行乘法运算以后得到第一结果，将第一结果输入到加法运算器执行加法运算得到第二结果，将第二结果和偏置b执行加法运算得到第三结果，将第三结果输到激活运算器执行激活运算得到输出结果S，将输出结果S传输至数据访问单元存储至存储器内。
6.根据权利要求1所述的用于执行神经网络运算的装置，其特征在于，
所述主运算单元，用于将一个输入数据分配成多个数据块，将所述多个数据块中的至少一个数据块以及多个运算指令中的至少一个运算指令发送给所述多个从运算单元；
所述多个从运算单元，用于依据该运算指令对接收到的数据块执行运算得到中间结果，并将运算结果传输给所述主运算单元；
所述主运算单元，用于将多个从运算单元发送的中间结果进行处理得到该运算指令的结果，将该运算指令的结果发送给所述控制单元。
7.根据权利要求6所述的用于执行神经网络运算的装置，其特征在于，所述运算单元还包括：分支处理电路；其中，
主运算单元与分支处理电路连接，分支处理电路与多个从运算单元连接；
分支处理电路，用于执行转发主运算单元与从运算单元之间的数据或指令。
8.一种用于执行神经网络运算的方法，其特征在于，所述方法应用于执行神经网络运算的装置，所述执行神经网络运算的装置包括片上互联单元和与该片上互联单元通信连接的多个神经网络处理模块，所述神经网络处理模块能够通过所述片上互联单元从其它神经网络处理模块中读写数据；所述神经网络处理模块包括：寄存器单元、互联模块、运算单元、控制单元、数据访问单元；所述方法包括：
所述神经网络处理模块执行神经网络运算，具体包括：
寄存器单元存储运算指令、数据块在存储介质的地址、运算指令对应的计算拓扑结构，该计算拓扑结构为至少二种计算器组成的计算拓扑结构；
控制单元从寄存器单元内提取运算指令，该运算指令对应的操作域以及该运算指令对应的计算拓扑结构，将该运算指令译码成执行指令，该执行指令用于控制运算单元执行运算操作，将该操作域传输至数据访问单元；
数据访问单元提取该操作域对应的数据块，并将该数据块传输至互联模块；
互联模块接收数据块，将该数据块发送至运算单元；
运算单元该执行指令调用运算单元的计算器对该数据块执行运算操作得到运算结果；
所述装置还包括：外部存储模块；所述外部存储模块与所述片上互联单元通信连接，所述神经网络处理模块通过所述片上互联单元从所述外部存储模块中读写数据。
9.根据权利要求8所述的方法，其特征在于，
所述运算指令为卷积计算指令，所述卷积计算指令包括：卷积神经网络sigmoid指令，根据该指令，装置分别从存储器的指定地址取出指定大小的输入数据和卷积核，在卷积运算部件中做卷积操作，然后将输出结果做sigmoid激活；
卷积神经网络TanH指令，根据该指令，装置分别从存储器的指定地址取出指定大小的输入数据和卷积核，在卷积运算部件中做卷积操作，然后将输出结果做TanH激活；
卷积神经网络ReLU指令，根据该指令，装置分别从存储器的指定地址取出指定大小的输入数据和卷积核，在卷积运算部件中做卷积操作，然后将输出结果做ReLU激活；以及
卷积神经网络group指令，根据该指令，装置分别从存储器的指定地址取出指定大小的输入数据和卷积核，划分group之后，在卷积运算部件中做卷积操作，然后将输出结果做激活。
10.根据权利要求8或9所述的方法，其特征在于，所述运算单元包括：一个主运算单元和多个从运算单元，所述方法具体包括:
所述主运算单元将一个输入数据分配成多个数据块，将所述多个数据块中的至少一个数据块以及多个运算指令中的至少一个运算指令发送给所述多个从运算单元；
所述多个从运算单元依据该运算指令对接收到的数据块执行运算得到中间结果，并将运算结果传输给所述主运算单元；
所述主运算单元将多个从运算单元发送的中间结果进行处理得到该运算指令的结果，将该运算指令的结果发送给所述控制单元。
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