CN110875299B - 半导体封装件 - Google Patents

半导体封装件 Download PDF

Info

Publication number
CN110875299B
CN110875299B CN201910226894.9A CN201910226894A CN110875299B CN 110875299 B CN110875299 B CN 110875299B CN 201910226894 A CN201910226894 A CN 201910226894A CN 110875299 B CN110875299 B CN 110875299B
Authority
CN
China
Prior art keywords
layer
redistribution
concave
semiconductor package
disposed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910226894.9A
Other languages
English (en)
Other versions
CN110875299A (zh
Inventor
崔朱伶
李斗焕
金多禧
崔在薰
金炳镐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN110875299A publication Critical patent/CN110875299A/zh
Application granted granted Critical
Publication of CN110875299B publication Critical patent/CN110875299B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/115—Manufacturing methods by chemical or physical modification of a pre-existing or pre-deposited material
    • H01L2224/1152—Self-assembly, e.g. self-agglomeration of the bump material in a fluid
    • H01L2224/11526—Self-assembly, e.g. self-agglomeration of the bump material in a fluid involving the material of the bonding area, e.g. bonding pad or under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13016—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/14104—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body
    • H01L2224/1411—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body the bump connectors being bonded to at least one common bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1451—Function
    • H01L2224/14515—Bump connectors having different functions
    • H01L2224/14517—Bump connectors having different functions including bump connectors providing primarily mechanical bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/811—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector the bump connector being supplied to the parts to be connected in the bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本公开提供一种半导体封装件，所述半导体封装件包括：连接构件，具有彼此相对的第一表面和第二表面并且包括位于第二表面上的第一重新分布层和位于与第一重新分布层的高度不同的高度上的至少一个第二重新分布层；半导体芯片，位于连接构件的第一表面上；钝化层，位于连接构件的第二表面上并且包括开口；UBM层，通过开口连接到第一重新分布层；以及电连接结构，位于UBM层上。钝化层和UBM层之间的界面具有第一凹凸表面，钝化层和第一重新分布层之间的界面具有第二凹凸表面，第二凹凸表面连接到所第一凹凸表面，并且第二凹凸表面的表面粗糙度大于第二重新分布层的表面粗糙度。

Description

半导体封装件
本申请要求于2018年8月29日提交到韩国知识产权局的第10-2018-0101836号韩国专利申请的优先权的权益，所述韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
本公开涉及一种半导体封装件。
背景技术
已经积极地研究了用于实现装置轻量化、纤薄化和紧凑化的封装技术。在这方面，确保封装件在制造工艺或使用环境中抵抗热应力的可靠性是非常重要的。
这种热应力可能在不同的材料之间的接触点处集中发生。详细地，绝缘层中的重新分布层可能是有缺陷的，从而导致降低封装件可靠性的问题。
发明内容
本公开的一方面在于提供一种可降低由于不同的材料之间发生的热应力引起的可靠性劣化的半导体封装件。
根据本公开的一方面，一种半导体封装件包括：连接构件，具有彼此相对的第一表面和第二表面并且包括位于不同的高度上的多个重新分布层，所述多个重新分布层包括设置在所述第二表面上的第一重新分布层和位于与所述第一重新分布层的高度不同的高度上的至少一个第二重新分布层；半导体芯片，设置在所述连接构件的所述第一表面上并且包括连接到所述第二重新分布层的连接焊盘；包封剂，设置在所述连接构件的所述第一表面上并且密封所述半导体芯片；钝化层，设置在所述连接构件的所述第二表面上并且包括分别使所述第一重新分布层的一部分暴露的多个开口；凸块下金属(UBM)层，通过所述多个开口连接到所述第一重新分布层的所述一部分；以及多个电连接结构，设置在所述UBM层上。所述钝化层和所述UBM层之间的界面具有第一凹凸表面，所述钝化层和所述第一重新分布层之间的界面具有第二凹凸表面，所述第二凹凸表面连接到所述第一凹凸表面，并且所述第二凹凸表面的表面粗糙度大于所述第二重新分布层的表面粗糙度。
根据本公开的一方面，一种半导体封装件包括：连接构件，具有彼此相对的第一表面和第二表面，并且包括绝缘构件和在所述绝缘构件中位于不同高度上的多个重新分布层；半导体芯片，设置在所述连接构件的所述第一表面上，并且包括连接到所述多个重新分布层的连接焊盘；包封剂，设置在所述连接构件的所述第一表面上并且密封所述半导体芯片；钝化层，设置在所述连接构件的所述第二表面上；UBM层，包括设置在所述钝化层上的多个UBM焊盘以及穿过所述钝化层以使所述多个UBM焊盘分别连接到所述多个重新分布层中的最外重新分布层的多个UBM过孔；以及多个电连接结构，分别设置在所述多个UBM焊盘上。所述钝化层和所述UBM过孔之间的界面具有第一凹凸表面，所述最外重新分布层的表面具有第二凹凸表面，所述第二凹凸表面连接到所述第一凹凸表面，并且所述最外重新分布层的表面粗糙度大于其他重新分布层的表面粗糙度。
根据本公开的一方面，一种半导体封装件包括：连接构件，包括第一重新分布层、第二重新分布层、设置在所述第一重新分布层和所述第二重新分布层之间的绝缘层以及穿过所述绝缘层并且使所述第一重新分布层和所述第二重新分布层彼此连接的过孔层；半导体芯片，设置在所述连接构件上并且包括连接到所述第二重新分布层的连接焊盘；包封剂，密封所述半导体芯片；钝化层，设置在所述第一重新分布层上并且包括使所述第一重新分布层的一部分暴露的开口；凸块下金属(UBM)层，通过所述钝化层中的所述开口连接到所述第一重新分布层的所述一部分；以及电连接结构，设置在所述UBM层上。所述钝化层和所述UBM层之间的界面以及所述钝化层和所述第一重新分布层之间的界面从第一接触部连续地延伸到第二接触部，所述电连接结构、所述UBM层和所述钝化层在所述第一接触部彼此接触，所述连接构件的所述绝缘层、所述第一重新分布层和所述钝化层在所述第二接触部彼此接触，并且所述界面的表面粗糙度大于所述第二重新分布层的表面粗糙度。
附图说明
通过下面结合附图进行的详细描述，本公开的以上和其他方面、特征和优点将被更清楚地理解，在附图中：
图1是示出电子装置系统的示例的示意性框图；
图2是电子装置的示例的示意性透视图；
图3A和图3B是示意性示出扇入型半导体封装件在封装之前和封装之后的截面图；
图4是扇入型半导体封装件的封装工艺的示意性截面图；
图5是示意性示出扇入型半导体封装件安装在中介基板上以最终安装在电子装置的主板上的情况的截面图；
图6是示意性示出扇入型半导体封装件嵌在中介基板中以最终安装在电子装置的主板上的情况的截面图；
图7是扇出型半导体封装件的示意性截面图；
图8是扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图；
图9是根据本公开中的示例性实施例的半导体封装件的示意性截面图；
图10是沿着图9中的线I-I′截取的半导体封装件的平面图；
图11是示出图9的半导体封装件的A部分的放大截面图；
图12和图13示出了通过捕获根据没有应用凹凸结构的比较示例的半导体封装件的一部分和本公开的应用了凹凸结构的示例性实施例的半导体封装件的一部分而提供的放大图像；
图14A至图14D是示出制造根据示例性实施例的半导体封装件的方法的主要工艺的截面图；
图14E和图14F是示出制造根据示例性实施例的半导体封装件的方法的主要工艺的截面图；
图15是根据本公开中的示例性实施例的半导体封装件的局部放大截面图；以及
图16是示出根据本公开中的示例性实施例的半导体封装件的侧截面图。
具体实施方式
在下文中，将参照附图描述本公开的示例性实施例。为了清楚起见，可夸大或减小在附图中的组成元件的形状和尺寸。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可将主板1010容纳在其中。主板1010可包括物理连接或者电连接到其的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到以下将描述的其他组件。
芯片相关组件1020可包括：存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而是还可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括实施诸如以下的协议的组件：无线保真(Wi-Fi)(电工电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE 802.16族等)、IEEE 802.20、长期演进(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任意其他无线协议和有线协议。然而，网络相关组件1030不限于此，并且可包括实施各种其他无线标准或协议或者有线标准或协议的组件。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，并且还可包括用于各种其他目的的无源组件等。此外，其他组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接或电连接到主板1010或者可不物理连接或电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速度计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，并且还可根据电子装置1000的类型等而包括用于各种目的的其他组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而可以是处理数据的任意其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，半导体封装件可在如上所述的各种电子装置1000中用于各种目的。例如，母板1110可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或者电连接到母板1110。另外，可物理连接或电连接到母板1110或者可不物理连接或电连接到母板1110的其他组件(诸如，相机模块1130)可容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件，并且半导体封装件100可以是例如芯片相关组件中的应用处理器，但不限于此。电子装置不必然地限于智能电话1100，而可以是如上所述的其他电子装置。
半导体封装件
通常，半导体芯片中集成了大量的微电子电路。然而，半导体芯片本身可能无法用作成品的半导体产品，并且可能会由于外部的物理冲击或者化学冲击而损坏。因此，半导体芯片本身可能不会被使用，而是被封装并且在封装的状态下在电子装置等中使用。
一般地，使用半导体封装的原因是：在电连接方面，半导体芯片和电子装置的主板之间的电路宽度通常存在差异。详细地，半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距非常细小，而在电子装置中使用的主板的组件安装焊盘的尺寸和主板的组件安装焊盘之间的间距显著大于半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距。因此，可能难以将半导体芯片直接安装在主板上，并且因此，使用用于缓解半导体和主板之间的电路宽度的差异的封装技术是有利的。
通过封装技术制造的半导体封装件可根据其结构和目的而分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的示意性截面图，图4示出了说明扇入型半导体封装件的封装工艺的一系列示意性截面图。
参照附图，半导体芯片2220可以是例如处于裸态的集成电路(IC)，并且包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接焊盘2222，形成在主体2221的一个表面上，并且包括诸如铝(Al)等的导电材料；以及诸如氧化物膜、氮化物膜等的钝化层2223，形成在主体2221的一个表面上并且覆盖连接焊盘2222的至少一部分。在这种情况下，由于连接焊盘2222非常小，因此可能难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)上以及电子装置的主板等上。
因此，根据半导体芯片2220的尺寸，可在半导体芯片2220上形成连接构件2240，以使连接焊盘2222重新分布。连接构件2240可通过如下步骤形成：使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241，形成使连接焊盘2222敞开的通路孔2243h，然后形成布线图案2242和过孔2243。然后，可形成保护连接构件2240的钝化层2250，可形成开口2251以形成延伸通过开口2251的凸块下金属层2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接构件2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的所有的连接焊盘(例如，输入/输出(I/O)端子)设置在半导体芯片的内部的封装件形式，可具有优异的电特性，并且可按照低成本生产。因此，安装在智能电话中的许多元件已经按照扇入型半导体封装件形式来制造。详细地，安装在智能电话中的许多元件已经被开发为在具有紧凑的尺寸的同时实现快速的信号传输。
然而，在扇入型半导体封装件中，由于所有的I/O端子通常需要设置在半导体芯片的内部，因此扇入型半导体封装件具有大的空间局限性。因此，可能难以将这种结构应用于具有大量的I/O端子的半导体芯片或者具有小尺寸的半导体芯片。另外，由于上述缺点，可能无法在电子装置的主板上直接安装和使用扇入型半导体封装件。原因在于：即使在半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺被增大的情况下，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距可能仍不足以使扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在最终被安装在电子装置的主板上的中介基板上的示意性截面图，并且图6是示出扇入型半导体封装件嵌在最终被安装在电子装置的主板上的中介基板中的示意性截面图。
参照图5，在扇入型半导体封装件2200中，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过中介基板2301再次重新分布，并且在扇入型半导体封装件2200安装在中介基板2301上的状态下，扇入型半导体封装件2200可最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外表面可利用包封剂2290等覆盖。可选地，参照图6，扇入型半导体封装件2200可嵌在单独的中介基板2302中，在扇入型半导体封装件2200嵌在中介基板2302中的状态下，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过中介基板2302再次重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，可能难以在电子装置的主板(例如，2500)上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的中介基板(例如，2301)上然后通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌在中介基板(例如，2302)中的状态下在电子装置的主板上安装和使用扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外表面可通过包封剂2130保护，并且半导体芯片2120的连接焊盘2122可通过连接构件2140重新分布到半导体芯片2120的外部。在这种情况下，钝化层2150可进一步形成在连接构件2140上，并且凸块下金属层2160可进一步形成在钝化层2150的开口中。焊球2170可进一步形成在凸块下金属层2160上。半导体芯片2120可以是包括主体2121、连接焊盘2122、钝化层(未示出)等的集成电路(IC)。连接构件2140可包括：绝缘层2141；重新分布层2142，形成在绝缘层2141上；以及过孔2143，使连接焊盘2122和重新分布层2142彼此电连接。
在本制造工艺中，在包封剂2130形成在半导体芯片2120的外部之后，可形成连接构件2140。在这种情况下，执行用于形成连接构件2140的工艺以形成重新分布层2142以及使重新分布层2142和半导体芯片2120的连接焊盘2122彼此连接的过孔2143，因此过孔2143可具有朝向半导体芯片2120减小的宽度(见放大区域)。
如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片2120上的连接构件2140重新分布并且设置在半导体芯片2120的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子通常需要设置在半导体芯片的内部(例如，在封装件上的半导体芯片的封装(footprint)内)。因此，当半导体芯片的尺寸减小时，球的尺寸和节距通常需要减小，使得在扇入型半导体封装件中可能无法使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片2120的I/O端子通过形成在半导体芯片上的连接构件2140重新分布并且设置在半导体芯片2120的外部(例如，半导体芯片的封装的外部)的形式。因此，即使在半导体芯片2120的尺寸减小的情况下，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上，如下所述。
图8是示出扇出型半导体封装件安装在电子装置的主板上的示意性截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接构件2140，连接构件2140形成在半导体芯片2120上并且能够使连接焊盘2122重新分布到半导体芯片2120的区域/封装的外部的扇出区域，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的中介基板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可按照比使用中介基板的扇入型半导体封装件的厚度小的厚度实现。因此，扇出型半导体封装件可被小型化和纤薄化。另外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适合于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通的层叠封装(POP)类型的形式更紧凑的形式实现，并且可解决由于翘曲现象的发生而引起的问题。
另一方面，扇出型半导体封装指的是如上所述的用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击的封装技术。扇出型半导体封装件是与诸如中介基板的印刷电路板(PCB)等(具有与扇出型半导体封装件的规格、用途等不同的规格、用途等，并且具有嵌入其中的扇入型半导体封装件)的概念不同的概念。
图9是根据本公开中的示例性实施例的半导体封装件的示意性截面图，图10是沿着图9中的线I-I′截取的半导体封装件的平面图。
参照图9和图10，根据示例性实施例的半导体封装件100可包括：连接构件140，具有彼此相对的第一表面140A和第二表面140B，并且包括重新分布层(RDL)145；半导体芯片120，包括设置在连接构件140的第一表面140A上并且连接到重新分布层145的连接焊盘120P；以及包封剂130，设置在连接构件140的第一表面140A上并且密封半导体芯片120。
连接构件140可包括绝缘构件141和形成在绝缘构件141上的重新分布层145。重新分布层145可包括分别设置在两个不同的高度(例如，第一绝缘层141a和第二绝缘层141b)上的第一重新分布层145a和第二重新分布层145b。虽然在示例性实施例中使用的重新分布层145被示出为具有两层结构，但是重新分布层也可具有单层结构或者具有不同的层数的结构。
在本示例性实施例中，第二重新分布层145b可包括：第二重新分布图案142b，设置在第二绝缘层141b上；以及第二重新分布过孔143b，贯穿第二绝缘层141b以使第二重新分布图案142b和半导体芯片120的连接焊盘120P彼此连接。第一重新分布层145a可包括：第一重新分布图案142a，设置在第一绝缘层141a上；以及第一重新分布过孔143a，贯穿第一绝缘层141a以使第一重新分布图案142a和第二重新分布图案142b彼此连接。在这种情况下，第一重新分布图案142a可以是设置在连接构件140的第二表面140B上的图案并且可被称为“用于焊盘的重新分布图案”。
半导体封装件100可包括：钝化层150，设置在连接构件140的第二表面140B上；以及凸块下金属(UBM)层160，通过钝化层150的多个开口连接到第一重新分布图案142a(或者，连接到第一重新分布层145)。
在示例性实施例中使用的UBM层160可包括：多个UBM焊盘162，设置在钝化层150上；以及多个UBM过孔163，贯穿钝化层150以使多个UBM焊盘162和第一重新分布图案142a彼此连接。第一重新分布图案142a可分别具有与与之相关的UBM焊盘162相对应的形状。
半导体封装件100可包括分别设置在多个UBM层160(详细地，多个UBM焊盘162)上的多个电连接结构170。半导体封装件100可使用电连接结构170安装在基板(诸如，主板)的焊盘上。在这种情况下，UBM层160可抑制由于电连接结构170和重新分布层145之间的热冲击而引起的电连接结构170的裂纹的发生，从而提高封装可靠性。
然而，虽然引入了UBM层160，但是由于半导体封装件包括各种不同材料的元件，因此仍可能由于不同材料之间的热膨胀系数的差异而发生热应力。这种热应力可以是诸如不同材料之间的界面脱层或裂纹的缺陷的原因。详细地，这种热应力可能在UBM层160周围相对严重，这将参照图11详细地描述。
图11是示出图9的半导体封装件的部分A的放大截面图。
参照图11以及图9，利用与UBM层160的材料不同的材料形成的电连接结构170可设置在围绕UBM层160的钝化层150上，以在三种不同的材料之间接触(见图11中的三相点TP)。在这样的三相点处，温度变化可能引起相对大量的热应力，并且这样的热应力可能沿着由不同的材料之间的界面限定的路径CP传播。详细地，热应力可能沿着UBM层160的与钝化层150接触的界面以及第一重新分布图案142a的与钝化层150相邻的表面传播，因此，可能发生裂纹。详细地，如果连接构件140的重新分布层145被损坏，则可能严重影响半导体封装件的可靠性。
在示例性实施例中，为了防止热应力和裂纹从与UBM层160相邻的三相点TP传播并且损坏重新分布层145，可在传播的路径CP上设置具有足够等级的表面粗糙度的凹凸表面(即，不平坦表面)，该凹凸表面(或称为凹凸结构)可以优选呈波浪形、三角波形、矩形波形等或它们的任意组合，该凹凸表面或凹凸结构可以是特意形成的。
如图9和图11中所示，钝化层150和多个UBM层160之间的界面可具有第一凹凸表面R1，并且钝化层150和第一重新分布层145a(详细地，第一重新分布图案142a)之间的界面可具有连接到第一凹凸表面R1的第二凹凸表面R2。详细地，第一凹凸表面R1可形成在位于钝化层150的开口O中的UBM过孔163的侧壁上，并且作为示例，第一凹凸表面R1可以为UBM过孔163和钝化层150之间的界面。
参照根据图14F中所示的另一实施例的另一示例，第一凹凸表面R1还可形成在钝化层150的下表面上。在这种情况下，第一凹凸表面R1可包括UBM过孔163和钝化层150之间的界面并且还可包括钝化层150和UBM焊盘162之间的界面。第一凹凸表面R1可在UBM过孔163和钝化层150之间的界面与钝化层150和UBM焊盘162之间的界面之间连续地延伸。在这种情况下，钝化层150和UBM层160之间的界面以及钝化层150和第一重新分布图案142a之间的界面可从电连接结构170、UBM层160和钝化层150彼此接触的第一接触部连续地延伸到第一绝缘层141a、第一重新分布图案142a和钝化层150彼此接触的第二接触部。
第一重新分布层145a(详细地，第一重新分布图案142a)的位于最外部上的第二凹凸表面R2可通过单独的工艺特意地设置有凹凸结构，而第二重新分布层145b(详细地，第二重新分布图案142b)可不设置有这样的凹凸结构。因此，第二凹凸表面R2的表面粗糙度等级可大于第二重新分布层145b(详细地，第二重新分布图案142b)的表面粗糙度等级。
第一凹凸表面R1和第二凹凸表面R2可连续地设置。第一凹凸表面R1和第二凹凸表面R2可增大钝化层150和金属元件(例如，UBM层160和第一重新分布层145a)之间的接触面积，从而提高附着力并且有效地阻挡在UBM层160周围发生的应力的传播。在第一重新分布层145a和设置在第一重新分布层145a上的UBM层160利用相同的材料制成的情况下，它们的界面可不是可见的。
图12和图13分别示出了通过捕获根据没有应用凹凸结构的比较示例的半导体封装件的一部分和捕获根据本公开的应用有凹凸结构的示例性实施例的半导体封装件的一部分提供的放大图像。
参照图12，UBM层160和第一重新分布层145a具有没有形成凹凸结构的表面。UBM层160和第一重新分布层145a的与钝化层150接触的界面提供相对平滑的状态。在这样的界面的情况下，不仅附着的过程由于低的附着强度而相对缓慢，而且在UBM层周围发生的裂纹可能沿着平滑的表面容易地传播以损坏重新分布层145。
与此不同，参照图13，可以看出，UBM层160和第一重新分布层145具有形成在其与钝化层150接触的表面上的凹凸结构。位于钝化层150和UBM层160之间的第一凹凸表面R1可与位于钝化层150和第一重新分布层145a之间的第二凹凸表面R2连续地设置。这些第一凹凸表面R1和第二凹凸表面R2可增强附着力并且有效地阻挡在UBM层160周围发生的应力的传播。
第一凹凸表面R1的表面粗糙度(RMS)和第二凹凸表面R2的表面粗糙度可以在1μm至3μm的范围内，但不限于此。最外第一重新分布层145a的第二凹凸表面R2的表面粗糙度可至少大于不同的重新分布层(例如，第二重新分布层145b)的表面粗糙度。例如，没有特意形成凹凸结构的重新分布层(例如，第二重新分布层145b)的表面粗糙度可以为0.5μm或更小。第一凹凸表面R1和第二凹凸表面R2的表面粗糙度可以是没有特意形成凹凸结构的重新分布层的表面粗糙度的两倍或更大。
在示例性实施例中，第一凹凸表面R1和第二凹凸表面R2可通过不同的工艺形成。因此，第一凹凸表面R1和第二凹凸表面R2可具有不同等级的表面粗糙度。
在下文中，将更详细地描述根据示例性实施例的半导体封装件的各个组件。
支撑构件110可改善半导体封装件100的刚性，并且可用于确保包封剂130的厚度的均匀性等。支撑构件110可包括连接到连接构件140中的那些重新分布层的一个或更多个重新分布层和一个或更多个重新分布过孔。稍后将参照例如图16描述这些特征。因此，与支撑构件不包括这样的重新分布层和这样的重新分布过孔的示例相比，可减少在连接构件140中需要的用于提供特定等级的分布能力的重新分布图案的数量以及重新分布过孔的数量。在支撑构件110包括一个或更多个重新分布层和一个或更多个重新分布过孔的情况下，半导体封装件100还可用作层叠封装(POP)型扇出型封装件。腔110H中的半导体芯片120可被构造为与支撑构件110的侧壁分开预定距离。半导体芯片120的侧表面的外周可被支撑构件110围绕，这仅作为示例而被提供。因此，其示例性实施例可按照其他形式进行各种修改并且可根据该形式执行其他功能。在一些实施例中，可省略支撑构件110。
支撑构件110可包括绝缘材料。例如，绝缘材料可包括诸如环氧树脂的热固性树脂或者诸如聚酰亚胺的热塑性树脂，并且可被提供为热固性树脂或者热塑性树脂与无机填料混合或者诸如玻璃纤维等的芯材料与无机填料一起浸在热固性树脂或者热塑性树脂中的树脂。在特定示例中，半固化片树脂、ABF(Ajinomoto Build-up Film)、FR-4树脂、双马来酰亚胺三嗪(BT)树脂等可用作支撑构件。例如，当使用具有相对高等级的刚性的支撑构件110(诸如包括玻璃纤维等的半固化片树脂)时，可控制半导体封装件100的翘曲。
半导体芯片120可以为数百至数百万个器件集成在单个芯片中的集成电路(IC)。在这种情况下，集成电路可以为诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、现场可编程门阵列(FPGA)、数字信号处理器、密码处理器、微处理器、微控制器等的处理器芯片(详细地，应用处理器(AP))，但不限于此。例如，集成电路可以为诸如模拟数字转换器、专用集成电路(IC)等的逻辑芯片，或者可以为诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等的存储器芯片，此外，集成电路还可通过它们的组合并且通过将该组合进行配置而提供。
半导体芯片120可在有效晶圆的基础上形成。在这种情况下，硅(Si)、锗(Ge)、砷化镓(GaAs)等可用作形成主体的基体材料。各种类型的电路可形成在主体中。连接焊盘120P可设置为使半导体芯片120电连接到其他组件。诸如铝(Al)的导电材料可用作连接焊盘120P的材料而没有任何具体限制。钝化膜(未示出)可形成在主体上，并使连接焊盘120P暴露。钝化膜可以为氧化物膜、氮化物膜等，或者可以为氧化物膜和氮化物膜的双层。连接焊盘120P的下表面可通过钝化膜与包封剂130的下表面具有台阶部，通过该台阶部，可在一定程度上防止包封剂130渗入连接焊盘120P的下表面。绝缘膜(未示出)等可进一步设置在需要的位置。虽然半导体芯片120可以为裸片，但是重新分布层(未示出)可根据需要进一步形成在半导体芯片120的已经形成有连接焊盘120P的有效表面上，并且半导体芯片120也可具有凸块(未示出)等连接到连接焊盘120P的形式。
包封剂130可被构造为具有保护电子组件(诸如支撑构件110、半导体芯片120)等的结构。密封的形式没有具体地限制，并且可以为任何形式，只要其覆盖支撑构件110、半导体芯片120等的至少部分即可。例如，包封剂130可覆盖支撑构件110的上表面和半导体芯片120的上表面，并且可填充腔110H的侧壁和半导体芯片120的侧表面之间的空间。另外，包封剂130可填充半导体芯片120和连接构件140之间的空间的至少一部分。通过利用包封剂130填充腔110H，包封剂130可根据详细的材料而用作粘合剂，此外，可用于降低屈曲。
例如，诸如环氧树脂的热固性树脂或者诸如聚酰亚胺的热塑性树脂可用作包封剂130。可选地，可使用热固性树脂或者热塑性树脂与无机填料混合或者诸如玻璃织物等的芯材料与无机填料一起浸在热固性树脂或者热塑性树脂中的树脂。例如，可使用半固化片树脂、ABF树脂、FR-4树脂、BT树脂等。在一些实施例中，可使用感光介电(PID)树脂。
如上所述，连接构件140可包括绝缘构件141和形成在绝缘构件141上的重新分布层145。绝缘构件141可包括诸如环氧树脂的热固性树脂或者诸如聚酰亚胺的热塑性树脂。例如，可使用半固化片树脂、ABF树脂、FR-4树脂、BT树脂等。在特定示例中，绝缘构件141可使用感光绝缘材料(诸如PID树脂)形成。在使用感光材料的情况下，各个绝缘层141a和141b可形成为具有相对减小的厚度，并且可更易于获得重新分布过孔143a/143b的精细的节距。例如，在各个绝缘层141a和141b的情况下，图案(除了重新分布图案142a/142b之外)之间的厚度可在大约1μm至大约10μm的范围内。
在示例性实施例中，绝缘构件141可包括诸如PID树脂的感光绝缘材料，并且钝化层150可包括作为非感光绝缘材料的热固性树脂或者热塑性树脂。
重新分布图案142a/142b可根据相关层的设计执行各种功能。例如，重新分布图案142a/142b可包括接地(GND)图案、电力(PWR)图案和信号(S)图案。在这种情况下，信号(S)图案可包括除了接地(GND)图案、电力(PWR)图案等的各种信号图案(例如，包括数据信号图案等)。另外，重新分布图案142a/142b可包括过孔焊盘图案、电连接结构焊盘图案等。例如，重新分布图案142a/142b可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。例如，重新分布图案142a/142b的厚度可在大约0.5μm至大约15μm的范围内。
重新分布过孔143a/143b可用作位于另一高度上的元件。例如，重新分布过孔143a/143b可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金等的导电材料。
重新分布过孔143a/143b可利用导电材料完全地填充，或者可通过导电材料沿着通路孔的壁形成而获得。例如，重新分布过孔143a/143b可具有各种其他形状(诸如锥形形状或者圆柱形形状)。
电连接结构170可利用导电材料(例如，诸如Sn-Al-Cu的低熔点合金)形成，但其材料不限于此。电连接结构170可以为焊盘、焊球、引脚等。电连接结构170可利用多层或单层形成。例如，当电连接结构170利用多层形成时，电连接结构170可包括铜柱和低熔点合金。电连接结构170的数量、间距、布置类型等没有具体地限制，并且可根据现有技术的设计规格充分地修改。
在下文中，将参照附图描述制造根据本公开中的示例性实施例的半导体封装件的方法。在描述下面的方法时，各种特征和优点将被详细地理解。
图14A至图14D是示出制造根据示例性实施例的半导体封装件的方法的主要工艺的截面图，并且图14A至图14D是半导体封装件100中的A部分的放大截面图。
制造根据示例性实施例的半导体封装件的方法可以为制造图9中示出的半导体封装件100的方法，其中，提供了在形成连接构件之后的凹凸形成工艺。
参照图14A，可在半导体芯片120的有效表面上形成连接构件140以包括第一重新分布层145a和第二重新分布层145b。
第一重新分布层145a可包括第一重新分布图案142a和第一重新分布过孔143a。可在第一重新分布图案142a的表面上形成第二凹凸表面R2。
可通过在形成第一重新分布层145a之后将第一重新分布层145a的表面粗糙化来获得第二凹凸表面R2。由于第一重新分布层145a的暴露的表面为第一重新分布图案142a的表面，因此第二凹凸表面R2可形成在第一重新分布图案142a的表面上。
例如，当第一重新分布图案142a利用铜(Cu)形成时，可使用包含H2O2和H2SO4的蚀刻剂。可通过执行蚀刻持续预定时间段而在第一重新分布图案142a的表面上形成凹凸结构。
可选地，可通过调整镀覆工艺条件使第一重新分布层145a形成为具有比正常等级的表面粗糙度大的粗糙度的等级。例如，可根据电解质组分、电解质的温度等选择适用于其的电镀工艺的电流密度。可首先通过施加用于适当的电镀工艺的电流密度来执行用于第一重新分布层145a的镀覆工艺，然后，在镀覆工艺的后半部分，例如，在到达第一重新分布层145a的需要的厚度之前，可增大电流密度数倍并且可应用增大的电流密度，从而形成具有第二凹凸表面R2的第一重新分布层145a。
接下来，如图14B中所示，可在连接构件140的下表面上形成钝化层150以覆盖第一重新分布层145a。
可使用层压工艺形成钝化层150。例如，可在层压工艺中使用诸如ABF(AjinomotoBuild-up Film)或树脂涂覆膜(RCF)的树脂膜。除了层压工艺之外，也可通过涂覆工艺使用液态树脂形成钝化层150。
接下来，如图14C中所示，可在钝化层150中形成开口O以使第一重新分布层145a暴露。
在示例性实施例中，可在开口O的侧壁上形成第一凹凸表面R1。第一凹凸表面R1可连接到第一重新分布层145a的第二凹凸表面R2。
可在形成开口O的工艺中获得第一凹凸表面R1而不需要任何进一步的工艺。例如，可通过调整激光钻孔工艺条件在形成开口O时一起获得第一凹凸表面R1。
可选地，可在形成开口O之后通过应用额外的后续工艺在开口O的侧壁上形成第一凹凸表面R1。例如，在使用诸如激光钻孔的工艺形成开口O之后，可通过去钻污工艺(desmearing process)使用蚀刻溶液将开口的侧壁粗糙化。另外，可通过灰化工艺(ashingprocess)使用等离子(例如，O2)将开口O的侧壁粗糙化。在这样的后续粗糙化工艺中，除开口O的侧壁之外，也可将钝化层150的暴露的不同表面(诸如下表面)粗糙化，如图14E中所示。
接下来，接着图14C中所示的工艺，如图14D中所示，或者可选地，接着图14E中所示的工艺，如图14F中所示，可在钝化层150上形成UBM层160和电连接结构170，以连接到第二重新分布层145b。
可在钝化层150上形成UBM层160以连接到暴露于开口O的第一重新分布图案142a，并且电连接结构170可形成在UBM层160上。在前面的工艺中，由于第一凹凸表面R1设置在开口O的侧壁上，因此UBM层160(详细地，UBM过孔163)可与开口O的侧壁具有相对足够宽的结合面积，从而增强粘合强度。在第一凹凸表面R1设置在开口O的侧壁和钝化层150的下表面上的情况下，包括UBM过孔163和UBM焊盘162的UBM层160可分别与开口O的侧壁和钝化层150的下表面具有相对足够宽的结合面积，从而增强粘合强度。因此，可防止应力和裂纹通过位于钝化层150和UBM过孔163之间的第一凹凸表面R1传播。
虽然第一凹凸表面R1可由于钝化层150的厚度减小而相对短，但是第一凹凸表面R1连接到第一重新分布图案142a的第二凹凸表面R2，因此，可有效地防止应力或裂纹穿过第一凹凸表面R1并且传播到连接构件140的内部，从而进一步保护重新分布层145。
图15是根据另一示例性实施例的半导体封装件的局部放大截面图。
参照图15，除了重新分布层145a、145b′和145b″的结构之外，根据示例性实施例的半导体封装件100A可被理解为具有与图9和图10中示出的半导体封装件的结构相似的结构的半导体封装件。除非另外具体地陈述，否则示例性实施例的组件的描述可参照图9和图10中示出的半导体封装件100的相同或相似组件的描述。
根据示例性实施例的半导体封装件100A可包括绝缘构件141和具有三层结构并且形成在绝缘构件141的不同的高度上的重新分布层145a、145b′和145b″。
第一重新分布层145a可包括具有第二凹凸表面R2的第一重新分布图案142a和连接到第一重新分布图案142a的第一重新分布过孔143a。设置在绝缘构件141中的第二重新分布层145b′和145b″可包括在两层结构中位于不同高度上的两个第二重新分布图案142b′和142b″以及两个第二重新分布过孔143b′和143b″。
在示例性实施例中使用的三层结构的重新分布层145a、145b′和145b″的情况下，凹凸表面可仅形成在与直接连接到UBM层的第一重新分布层相关的表面上。凹凸表面可设置为防止UBM层周围的应力传播到连接构件的内部，并且在示例性实施例中使用的凹凸表面可形成在金属元件的与钝化层直接接触的表面上。详细地，第一凹凸表面R1可设置在钝化层150和UBM层160之间，并且第二凹凸表面R2可设置在钝化层150和第一重新分布层145a(具体地，第一重新分布图案142a)之间。详细地，第一凹凸表面R1和第二凹凸表面R2可连续地设置，以有效地防止在UBM层160的周围发生的应力的传播。
上面的参照图14F的描述也可应用于图15中示出的实施例。将省略重复的描述以避免冗余。
图16是示出根据示例性实施例的半导体封装件的侧截面图。
参照图16，除了支撑构件110′具有分布结构之外，根据示例性实施例的半导体封装件100B可被理解为具有与图9中示出的结构相似的结构。除非另有说明，否则示例性实施例的组件的描述可与图9中示出的半导体封装件100的相同或相似的组件的描述相同。
示例性实施例中使用的支撑构件110′可包括：第一介电层111a；第一分布层112a和第二分布层112b，设置在第一介电层111a的两个表面上；第二介电层111b，设置在第一分布层112a上以覆盖第一分布层112a；第三分布层112c，设置在第二介电层111b上；第三介电层111c，设置在第一介电层111a上以覆盖第二分布层112b；以及第四分布层112d，设置在第三介电层111c上。第一分布层112a、第二分布层112b、第三分布层112c和第四分布层112d可电连接到半导体芯片120的连接焊盘120P。
由于支撑构件110′可包括相对大量的第一分布层112a、第二分布层112b、第三分布层112c和第四分布层112d，因此可进一步简化连接构件140。因此，可降低在形成连接构件140的工艺中由于缺陷导致的良率减小。
另一方面，第一分布层112a、第二分布层112b、第三分布层112c和第四分布层112d可通过分别穿过第一介电层111a、第二介电层111b和第三介电层111c的第一过孔113a、第二过孔113b和第三过孔113c彼此电连接。
第一介电层111a的厚度可大于第二介电层111b和第三介电层111c的厚度。第一介电层111a可具有相对大的厚度以基本上保持刚性，并且可引入第二介电层111b和第三介电层111c以提供相对大量的分布层112c和112d。第一介电层111a可包括与第二介电层111b和第三介电层111c的绝缘材料不同的绝缘材料。例如，第一介电层111a可利用例如半固化片树脂(包括芯材料、填料和绝缘树脂)形成，并且第二介电层111b和第三介电层111c可以为包括填料和绝缘树脂的ABF膜或者PID膜，但不限于此。在与其相似的方面中，贯穿第一介电层111a的第一过孔113a的平均直径可大于分别贯穿第二介电层111b和第三介电层111c的第二过孔113b和第三过孔113c中的每个的平均直径。
支撑构件110′的第三分布层112c的下表面可定位为低于半导体芯片120的连接焊盘120P的下表面。连接构件140的重新分布图案142和支撑构件110′的第三分布层112c之间的距离可小于连接构件140的重新分布图案142和半导体芯片120的连接焊盘120P之间的距离。
如在示例性实施例中，第三分布层112c可设置在第二介电层111b上以具有突出到第二介电层111b的上部的形式，结果，第三分布层112c可因此与连接构件140接触。支撑构件110′的第一分布层112a和第二分布层112b可位于半导体芯片120的有效表面和无效表面之间。支撑构件110′可形成为与半导体芯片120的厚度相对应，并且形成在支撑构件110′中的第一分布层112a和第二分布层112b可设置在半导体芯片120的有效表面和无效表面之间的高度上。
支撑构件110′的第一分布层112a、第二分布层112b、第三分布层112c和第四分布层112d中的每个的厚度可大于连接构件140的重新分布图案142的厚度。支撑构件110′的厚度可与半导体芯片120的厚度完全相同或者可大于半导体芯片120的厚度。第一分布层112a、第二分布层112b、第三分布层112c和第四分布层112d还可形成为具有相对大的尺寸。另一方面，连接构件140的重新分布图案142可形成为具有相对小的尺寸以实现纤薄化。
上面参照图14F的描述也可应用于图16中所示的实施例。将省略重复描述以避免冗余。
如上面所阐述的，根据示例性实施例，通过在与UBM层相邻的金属(例如，UBM过孔)和重新分布层与绝缘层(诸如钝化层)之间的界面处设置凹凸表面，可有效地防止UBM层周围的应力的发生和传播或者可有效地防止由此引起的裂纹的发生。
本公开中的“连接”的含义不仅为直接连接，而且还包括通过粘合层等的间接连接的连接。另外，术语“电连接”意味着包括物理连接和非连接两者的概念。此外，诸如“第一”、“第二”等的术语用于将一个组件与另一组件区分开，并且不限制组件的顺序和/或重要程度。在一些情况下，在不脱离权利的范围的情况下，第一组件可被称为第二组件，相似地，第二组件可被称为第一组件。
本公开中使用的术语“示例”不意味着相同的实施例，而是被提供以突出并且说明不同的独特特征。然而，上述示例不排除它们通过与其他示例的特征组合而实现的情况。例如，虽然在特定示例中的描述没有在其他的示例中描述，但是除非其他的示例中描述或者与其他的示例矛盾，否则在特定示例中的描述可被理解为与其他的示例相关的描述。
在本公开中使用的术语仅用于示出示例并且不意图限制本公开。除非上下文另外清楚地指出，否则单数形式包括复数表述。
虽然上面已经示出和描述了示例性实施例，但是对本领域技术人员将明显的是，在不脱离本发明的由所附权利要求限定的范围的情况下，可进行修改和变型。

Claims (20)

1.一种半导体封装件，包括：
连接构件，具有彼此相对的第一表面和第二表面并且包括位于不同的高度上的多个重新分布层，所述多个重新分布层包括位于所述第二表面上的第一重新分布层和位于与所述第一重新分布层的高度不同的高度上的至少一个第二重新分布层；
半导体芯片，设置在所述连接构件的所述第一表面上并且包括连接到所述第二重新分布层的连接焊盘；
包封剂，设置在所述连接构件的所述第一表面上并且密封所述半导体芯片；
钝化层，设置在所述连接构件的所述第二表面上并且包括分别使所述第一重新分布层的一部分暴露的多个开口；
凸块下金属层，通过所述多个开口连接到所述第一重新分布层的所述一部分；以及
多个电连接结构，设置在所述凸块下金属层上；
其中，所述钝化层和所述凸块下金属层之间的界面具有第一凹凸表面，所述钝化层和所述第一重新分布层之间的界面具有第二凹凸表面，所述第二凹凸表面连接到所述第一凹凸表面，并且所述第一凹凸表面和所述第二凹凸表面中的每者的表面粗糙度大于所述第二重新分布层的表面粗糙度。
2.根据权利要求1所述的半导体封装件，其中，所述凸块下金属层包括：多个凸块下金属焊盘，设置在所述钝化层上；以及多个凸块下金属过孔，使所述多个凸块下金属焊盘分别通过所述多个开口连接到所述第一重新分布层。
3.根据权利要求2所述的半导体封装件，其中，所述第一凹凸表面设置在分别位于所述多个开口中的所述多个凸块下金属过孔的侧壁上。
4.根据权利要求2所述的半导体封装件，其中，所述电连接结构设置为与位于所述凸块下金属焊盘周围的所述钝化层接触。
5.根据权利要求1所述的半导体封装件，其中，所述第一凹凸表面和所述第二凹凸表面具有不同的表面粗糙度等级。
6.根据权利要求1所述的半导体封装件，其中，所述第一凹凸表面的所述表面粗糙度和所述第二凹凸表面的所述表面粗糙度在1μm至3μm的范围内。
7.根据权利要求6所述的半导体封装件，其中，所述第二重新分布层的所述表面粗糙度为0.5μm或更小。
8.根据权利要求1所述的半导体封装件，其中，所述连接构件还包括绝缘构件，并且
所述第一重新分布层设置在所述绝缘构件的表面上，并且所述至少一个第二重新分布层设置在所述绝缘构件中。
9.根据权利要求8所述的半导体封装件，其中，所述第一重新分布层包括：重新分布图案，设置在所述绝缘构件的表面上；以及重新分布过孔，设置在所述绝缘构件中以连接到所述重新分布图案和所述第二重新分布层，并且
所述第一凹凸表面设置在所述重新分布图案的与所述钝化层接触的表面上。
10.根据权利要求8所述的半导体封装件，其中，所述至少一个第二重新分布层包括分别设置在所述绝缘构件中的不同的高度上的多个第二重新分布层。
11.根据权利要求8所述的半导体封装件，其中，所述绝缘构件包括感光绝缘材料，并且所述钝化层包括非感光绝缘材料。
12.根据权利要求1所述的半导体封装件，所述半导体封装件还包括支撑构件，所述支撑构件设置在所述连接构件的所述第一表面上并且具有容纳所述半导体芯片的腔。
13.一种半导体封装件，包括：
连接构件，具有彼此相对的第一表面和第二表面，并且包括绝缘构件和在所述绝缘构件中位于不同高度上的多个重新分布层；
半导体芯片，设置在所述连接构件的所述第一表面上，并且包括连接到所述多个重新分布层的连接焊盘；
包封剂，设置在所述连接构件的所述第一表面上并且密封所述半导体芯片；
钝化层，设置在所述连接构件的所述第二表面上；
凸块下金属层，包括：多个凸块下金属焊盘，设置在所述钝化层上；以及多个凸块下金属过孔，穿过所述钝化层以使所述多个凸块下金属焊盘分别连接到所述多个重新分布层中的最外重新分布层；以及
多个电连接结构，分别设置在所述多个凸块下金属焊盘上，
其中，所述钝化层和所述凸块下金属过孔之间的界面具有第一凹凸表面，所述最外重新分布层的表面具有第二凹凸表面，所述第二凹凸表面连接到所述第一凹凸表面，并且所述第一凹凸表面和所述最外重新分布层中的每者的表面粗糙度大于其他重新分布层的表面粗糙度。
14.根据权利要求13所述的半导体封装件，其中，所述第一凹凸表面的表面粗糙度和所述第二凹凸表面的表面粗糙度在1μm至3μm的范围内。
15.根据权利要求14所述的半导体封装件，其中，所述第一凹凸表面和所述第二凹凸表面具有不同的表面粗糙度等级。
16.一种半导体封装件，包括：
连接构件，包括：第一重新分布层；第二重新分布层；绝缘层，设置在所述第一重新分布层和所述第二重新分布层之间；以及过孔层，穿过所述绝缘层并且使所述第一重新分布层和所述第二重新分布层彼此连接；
半导体芯片，设置在所述连接构件上并且包括连接到所述第二重新分布层的连接焊盘；
包封剂，密封所述半导体芯片；
钝化层，设置在所述第一重新分布层上并且包括使所述第一重新分布层的一部分暴露的开口；
凸块下金属层，通过所述钝化层中的所述开口连接到所述第一重新分布层的所述一部分；以及
电连接结构，设置在所述凸块下金属层上，
其中，所述钝化层和所述凸块下金属层之间的界面以及所述钝化层和所述第一重新分布层之间的界面从第一接触部连续地延伸到第二接触部，所述电连接结构、所述凸块下金属层和所述钝化层在所述第一接触部彼此接触，所述连接构件的所述绝缘层、所述第一重新分布层和所述钝化层在所述第二接触部彼此接触，并且所述界面的表面粗糙度大于所述第二重新分布层的表面粗糙度。
17.根据权利要求16所述的半导体封装件，其中，所述钝化层和所述凸块下金属层之间的所述界面以及所述钝化层和所述第一重新分布层之间的所述界面具有不同的表面粗糙度等级。
18.根据权利要求16所述的半导体封装件，其中，所述钝化层和所述凸块下金属层之间的所述界面的表面粗糙度以及所述钝化层和所述第一重新分布层之间的所述界面的表面粗糙度在1μm至3μm的范围内。
19.根据权利要求18所述的半导体封装件，其中，所述第二重新分布层的表面粗糙度为0.5μm或更小。
20.根据权利要求16所述的半导体封装件，其中，所述连接构件的所述绝缘层与所述钝化层利用不同的材料制成。
CN201910226894.9A 2018-08-29 2019-03-25 半导体封装件 Active CN110875299B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0101836 2018-08-29
KR1020180101836A KR102081088B1 (ko) 2018-08-29 2018-08-29 반도체 패키지

Publications (2)

Publication Number Publication Date
CN110875299A CN110875299A (zh) 2020-03-10
CN110875299B true CN110875299B (zh) 2023-10-31

Family

ID=69640443

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910226894.9A Active CN110875299B (zh) 2018-08-29 2019-03-25 半导体封装件

Country Status (5)

Country Link
US (1) US10872863B2 (zh)
JP (1) JP6725635B2 (zh)
KR (1) KR102081088B1 (zh)
CN (1) CN110875299B (zh)
TW (1) TWI683409B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200211980A1 (en) * 2018-12-27 2020-07-02 Powertech Technology Inc. Fan-out package with warpage reduction and manufacturing method thereof
CN111508857A (zh) * 2020-03-12 2020-08-07 浙江大学 一种扇出型芯片互联的制作方法
KR20220031414A (ko) 2020-09-04 2022-03-11 삼성전자주식회사 반도체 패키지
KR20220147738A (ko) * 2021-04-27 2022-11-04 삼성전자주식회사 반도체 패키지 및 그 제조 방법
CN117976552A (zh) * 2024-04-02 2024-05-03 成都奕成集成电路有限公司 一种芯片封装结构的制作方法及芯片封装结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105789062A (zh) * 2014-09-05 2016-07-20 台湾积体电路制造股份有限公司 封装件结构及其形成方法
CN106298684A (zh) * 2015-06-23 2017-01-04 艾马克科技公司 半导体装置及其制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4601158B2 (ja) * 2000-12-12 2010-12-22 イビデン株式会社 多層プリント配線板およびその製造方法
JP3813482B2 (ja) 2001-10-11 2006-08-23 株式会社フジクラ 半導体パッケージの製造方法
US20080217761A1 (en) * 2007-03-08 2008-09-11 Advanced Chip Engineering Technology Inc. Structure of semiconductor device package and method of the same
JP6137454B2 (ja) * 2013-02-25 2017-05-31 ローム株式会社 半導体装置および半導体装置の製造方法
US9756738B2 (en) * 2014-11-14 2017-09-05 Dyi-chung Hu Redistribution film for IC package
US9601472B2 (en) * 2015-04-24 2017-03-21 Qualcomm Incorporated Package on package (POP) device comprising solder connections between integrated circuit device packages
US10090241B2 (en) 2015-05-29 2018-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. Device, package structure and method of forming the same
US9570410B1 (en) * 2015-07-31 2017-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming connector pad structures, interconnect structures, and structures thereof
US9859222B1 (en) 2016-06-08 2018-01-02 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US10600748B2 (en) * 2016-06-20 2020-03-24 Samsung Electronics Co., Ltd. Fan-out semiconductor package
KR102658923B1 (ko) 2016-09-12 2024-04-18 삼성전자주식회사 반도체 장치 및 반도체 패키지
US10026681B2 (en) 2016-09-21 2018-07-17 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
KR102012443B1 (ko) * 2016-09-21 2019-08-20 삼성전자주식회사 팬-아웃 반도체 패키지
KR101952864B1 (ko) 2016-09-30 2019-02-27 삼성전기주식회사 팬-아웃 반도체 패키지
KR102039709B1 (ko) * 2017-11-03 2019-11-01 삼성전자주식회사 유기 인터포저를 포함하는 반도체 패키지

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105789062A (zh) * 2014-09-05 2016-07-20 台湾积体电路制造股份有限公司 封装件结构及其形成方法
CN106298684A (zh) * 2015-06-23 2017-01-04 艾马克科技公司 半导体装置及其制造方法

Also Published As

Publication number Publication date
KR102081088B1 (ko) 2020-02-25
US20200075492A1 (en) 2020-03-05
JP6725635B2 (ja) 2020-07-22
TWI683409B (zh) 2020-01-21
CN110875299A (zh) 2020-03-10
US10872863B2 (en) 2020-12-22
TW202010081A (zh) 2020-03-01
JP2020035994A (ja) 2020-03-05

Similar Documents

Publication Publication Date Title
CN110277381B (zh) 半导体封装件及其制造方法
CN109755206B (zh) 连接构件及其制造方法以及半导体封装件
CN109755191B (zh) 扇出型半导体封装件
CN110875299B (zh) 半导体封装件
CN110634827B (zh) 半导体封装件
CN109755234B (zh) 扇出型半导体封装件
CN110896061B (zh) 半导体封装件
CN110875273B (zh) 半导体封装件
CN110690198B (zh) 半导体封装件
CN110867418B (zh) 扇出型半导体封装件
CN110828394B (zh) 半导体封装件
CN109727958B (zh) 扇出型半导体封装件
CN110120374B (zh) 封装件基板及半导体封装件
CN110970399A (zh) 半导体封装件
CN110391219B (zh) 扇出型半导体封装件
CN111048484A (zh) 半导体封装件
CN111162068A (zh) 半导体封装件
KR102443028B1 (ko) 반도체 패키지
CN110739286A (zh) 半导体封装件
CN111199945A (zh) 扇出型半导体封装件
CN111180409B (zh) 半导体封装件
CN111341733B (zh) 扇出型半导体封装件
CN111244079A (zh) 封装件模块
CN111341752B (zh) 半导体封装件
CN111199964B (zh) 封装模块

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant