CN111341752B - 半导体封装件 - Google Patents

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Abstract

本发明提供一种半导体封装件，所述半导体封装件包括：半导体芯片，具有连接垫；包封剂，覆盖所述半导体芯片的至少一部分；以及连接结构，设置在所述半导体芯片和所述包封剂上。所述连接结构包括：第一绝缘层；第一重新分布层，设置在所述第一绝缘层上；以及第二绝缘层，设置在所述第一绝缘层上并且覆盖所述第一重新分布层。所述第一重新分布层具有一个或更多个开口。所述开口分别具有包括多个突起的形状，并且B/A为1.5或更小，其中，A表示所述第一重新分布层的厚度，并且B表示所述第二绝缘层的覆盖所述第一重新分布层的区域的厚度。

Description

半导体封装件
本申请要求于2018年12月18日在韩国知识产权局提交的第10-2018-0164029号韩国专利申请的优先权的权益，所述韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
本公开涉及一种半导体封装件，例如，一种扇出型半导体封装件。
背景技术
近年来，与半导体芯片相关的技术发展的主要趋势之一是减小组件的尺寸。因此，在封装领域中，根据对小型半导体芯片等的需求的激增，有必要在具有小尺寸的同时实现大量引脚。为了满足这种需求而提出的一种半导体封装技术为扇出型半导体封装。扇出型半导体封装可将电连接结构重新分布到设置有半导体芯片的区域之外，从而在能够实现大量引脚的同时保持小尺寸。
另外，在用在印刷电路板制造工艺中的真空层压方法中，由于绝缘层可通过真空层压方法转印到基板以形成绝缘层，因此可有效地应对厚度随位置的偏差。然而，由于膜切割工艺期间产生的异物而可能存在缺陷，并且由于绝缘层的不充分填充导致而可能存在出现空隙的高的可能性。具体地，由于这种膜型绝缘层通常可以是非感光绝缘层，因此对重新分布层和连接过孔的精细节距可能存在限制。在需要精细设计的半导体封装技术的领域中，在基板上涂覆液态绝缘材料的方法可通常用作形成用于形成重新分布层的绝缘层的工艺。
发明内容
本公开的一方面在于提供一种半导体封装件，所述半导体封装件即使在重新分布层中形成开口时也能够充分控制起伏。
通过本公开提出的各种解决方案之一是：在形成与重新分布区域相对应的连接结构时，在满足重新分布层的厚度与绝缘层的厚度之间的特定关系的条件的情况下，在重新分布层中形成具有多个突起的开口。
根据本公开的一方面，一种半导体封装件包括：半导体芯片，具有连接垫；包封剂，覆盖所述半导体芯片的至少一部分；以及连接结构，设置在所述半导体芯片和所述包封剂上。所述连接结构包括：第一绝缘层；第一重新分布层，设置在所述第一绝缘层上；以及第二绝缘层，设置在所述第一绝缘层上并且覆盖所述第一重新分布层。所述第一重新分布层具有一个或更多个开口。所述开口分别具有包括多个突起的形状，并且B/A为1.5或更小，其中，A表示所述第一重新分布层的厚度，并且B表示所述第二绝缘层的覆盖所述第一重新分布层的区域的厚度。
根据本公开的另一方面，一种半导体封装件包括：半导体芯片，具有连接垫；包封剂，覆盖所述半导体芯片的至少一部分；以及连接结构，设置在所述半导体芯片和所述包封剂上。所述连接结构包括：第一绝缘层；第一重新分布层，设置在所述第一绝缘层上；以及第二绝缘层，设置在所述第一绝缘层上并且覆盖所述第一重新分布层。所述第一重新分布层具有多个开口，每个所述开口具有十字形形状，并且所述第一重新分布层的厚度为10μm或更小。
根据本公开的另一方面，一种半导体封装件包括：半导体芯片，具有连接垫；包封剂，覆盖所述半导体芯片的至少一部分；以及连接结构，设置在所述半导体芯片和所述包封剂上。所述连接结构包括：第一绝缘层；第一重新分布层，设置在所述第一绝缘层上；第二绝缘层，设置在所述第一绝缘层上并且覆盖所述第一重新分布层；以及第二重新分布层，设置在所述第二绝缘层上。所述第一重新分布层具有多个第一开口，每个所述第一开口具有十字形形状，所述第二重新分布层具有多个第二开口，每个所述第二开口具有十字形形状，并且在平面图中，所述多个第一开口和所述多个第二开口彼此间隔开。
附图说明
通过下面结合附图进行的详细描述，本公开的以上和其他方面、特征和优点将被更清楚地理解，在附图中：
图1是示出电子装置系统的示例的示意性框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出扇入型半导体封装件在被封装之前和被封装之后的状态的示意性截面图；
图4是示出扇入型半导体封装件的封装工艺的示意性截面图；
图5是示出扇入型半导体封装件安装在印刷电路板上并且最终安装在电子装置的主板上的情况的示意性截面图；
图6是示出扇入型半导体封装件嵌在印刷电路板中并且最终安装在电子装置的主板上的情况的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图；
图9是示出半导体封装件的示例的示意性截面图；
图10是示意性示出图9中的区域R的放大截面图；
图11是图10中的区域R的区域I-I'的示意性平面图；
图12是示出图9中的第一重新分布层和第二重新分布层的十字形形状的开口的布置的示意性平面图；
图13是示出半导体封装件的另一示例的示意性截面图；
图14是示出第一重新分布层具有圆形开口并且第二重新分布层具有多个布线图案的情况的示意性平面图；
图15是示出第一重新分布层具有四边形开口并且第二重新分布层具有多个布线图案的情况的示意性平面图；以及
图16是示出第一重新分布层具有十字形形状开口并且第二重新分布层具有多个布线图案的情况的示意性平面图。
具体实施方式
在下文中，将参照附图如下描述本公开的实施例。
电子装置
图1是示意性示出电子装置系统的示例性实施例的框图。
参照附图，电子装置1000可包括主板1010。主板1010可物理连接和/或电连接到芯片相关组件1020、网络相关组件1030和其他组件1040。它们也可通过各种信号线1090与稍后将描述的其他组件进行组合。
芯片相关组件1020可包括：存储器芯片，诸如易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存等；应用处理器芯片，诸如中央处理器(例如，CPU)、图形处理器(例如，GPU)、数字信号处理器、密码处理器、微处理器、微控制器等；逻辑芯片，诸如模拟数字转换器、专用IC(ASIC)等，但不限于此，并且可包括其他类型的芯片相关组件。这些组件1020可彼此组合。
网络相关组件1030可包括根据诸如以下的协议操作的组件：Wi-Fi(IEEE 802.11族等)、WiMAX(IEEE 802.16族等)、IEEE 802.20、长期演进LTE、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPS、GPRS、CDMA、TDMA、DECT、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任意其他无线协议和有线协议，但不限于此，并且还可包括根据其他各种无线标准或协议或者有线标准或协议中的任意标准或协议操作的组件。网络相关组件1030也可与芯片相关组件1020组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)，但不限于此，并且可包括用于各种其他目的的其他无源组件。其他组件1040除了与芯片相关组件1020和/或网络相关组件1030进行组合之外还可彼此组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接和/或电连接到主板1010或者可不物理连接和/或不电连接到主板1010的其他组件。其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速度计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储装置(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等，但不限于此，并且还可根据电子装置1000的类型而包括用于各种目的的其他组件。
电子装置1000可以是智能电话、个人数字助理、数字摄像机、数码相机、网络系统、计算机、监视器、平板计算机、膝上型计算机、上网本、电视机、视频游戏机、智能手表、汽车组件等，但不限于此，并且可以是处理数据的任意其他电子装置。
图2是示意性示出电子装置的示例性实施例的透视图。
参照附图，半导体封装件可出于各种目的应用于如上所述的各种电子装置。例如，印刷电路板1110(诸如，主板)可包括在智能电话1100的主体1101中。此外，各种组件1120可物理连接和/或电连接到印刷电路板1110。此外，可物理连接和/或电连接到印刷电路板1110或者可不物理连接和/或不电连接到印刷电路板1110的其他组件(诸如，相机1130)可容纳在主体1101内。组件1120的一部分可以是芯片相关组件，例如但不限于，半导体封装件1121。电子装置不必然地限于智能电话1100，并且可以是如上所述的其他电子装置。
半导体封装件
通常，半导体芯片可具有集成在其中的许多微电子电路，但其本身不必然用作半导体的成品，并且半导体芯片可能由于外部物理冲击或者化学冲击而损坏。因此，半导体芯片本身可能不按照原样使用，并且可被封装并在这样的封装状态下用在电子装置等中。
考虑到电连接，由于半导体芯片和电子装置的主板之间的电路宽度可能存在差异，因此半导体封装可能是必须的。具体地，对于半导体芯片，连接垫(pad，或者称为“焊盘”)的尺寸以及连接垫之间的间距非常小且窄，而组件安装垫的尺寸以及组件安装垫之间的间距分别比半导体芯片的规格大得多且宽得多。因此，由于难以将半导体芯片直接安装在这样的主板上，因此需要可缓解它们之间的电路宽度的差异的封装技术。
通过这样的封装技术制造的半导体封装件可根据其结构和用途而分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示意性示出扇入型半导体封装件在其被封装之前和被封装之后的状态的截面图。
图4是示意性示出扇入型半导体封装件的封装工艺的截面图。
参照附图，半导体芯片2220可以是处于裸态的集成电路(IC)。主体2221可包括硅(Si)、锗(Ge)、砷化镓(GaAs)等。形成在主体2221的一个表面上的连接垫2222可包括诸如铝(Al)等的导电材料。钝化膜2223(诸如，氧化物膜、氮化物膜等)可形成在主体2221的一个表面上并且覆盖连接垫2222的至少一部分。此时，由于连接垫2222非常小，因此可能甚至难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)以及电子装置的主板上。
依照半导体芯片2220的尺寸，可在半导体芯片2220上形成连接结构2240，以使连接垫2222重新分布。连接结构2240可通过如下方式制备：利用诸如感光介电树脂的绝缘材料在半导体芯片2220上形成绝缘层2241，形成用于使连接垫2222敞开的通路孔2243h，并且形成布线图案2242和过孔2243。然后，可形成用于保护连接结构2240的钝化层2250，可形成开口2251，并且可形成凸块下金属层2260等。例如，可通过一系列工艺形成包括例如半导体芯片2220、连接结构2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可以是半导体芯片的所有的连接垫(例如，输入/输出(I/O)端子)布置在元件内部的封装件类型。扇入型半导体封装件可具有良好的电特性，并且可按照相对低的成本生产。因此，智能电话中的许多元件可按照扇入型半导体封装件的形式制造。具体地，正朝着在实现小尺寸形式并且同时实现快速的信号传输的方向发展。
在扇入型半导体封装件中，由于所有的I/O端子应当设置在半导体芯片内部，因此可能存在很多空间局限性。因此，这样的结构可能难以应用于具有大量的I/O端子的半导体芯片或者具有小尺寸的半导体芯片。此外，由于该问题，扇入型半导体封装件可能无法直接安装在电子装置的主板上并在电子装置的主板中使用。即使当半导体芯片的I/O端子的尺寸和间距在重新分布工艺中增大时，它们仍不具有足以直接安装在电子装置的主板上的尺寸和间距。
图5是示意性示出安装在印刷电路板上并且最终安装在电子装置的主板上的扇入型半导体封装件的截面图。
图6是示意性示出嵌在印刷电路板中并且最终安装在电子装置的主板上的扇入型半导体封装件的截面图。
参照附图，扇入型半导体封装件2200可被构造成使得半导体芯片2220的连接垫2222(即，I/O端子)通过印刷电路板2301再次重新分布，并且安装在印刷电路板2301上的扇入型半导体封装件2200安装在电子装置的主板2500上。此时，焊球2270等可利用底部填充树脂2280固定，并且其外侧可利用模制材料2290等覆盖。可选地，扇入型半导体封装件2200可嵌在单独的印刷电路板2302中，并且半导体芯片2220的连接垫2222(即，I/O端子)可按照嵌入形式再次重新分布，并且最终安装在电子装置的主板2500上。
如上，可能难以在电子装置的主板上直接安装扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的印刷电路板上，然后可通过封装工艺安装在电子装置的主板上，或者可按照嵌在印刷电路板中的形式安装在电子装置的主板上。
扇出型半导体封装件
图7是示意性示出扇出型半导体封装件的截面图。
参照附图，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可通过包封剂2130保护，并且半导体芯片2120的连接垫2122可通过连接结构2140重新分布到半导体芯片2120的外部。可在连接结构2140上进一步形成钝化层2150。可在钝化层2150的开口上进一步形成凸块下金属层2160。可在凸块下金属层2160上进一步形成焊球2170。半导体芯片2120可以是包括主体2121、连接垫2122等的集成电路(IC)。连接结构2140可包括：绝缘层2141；布线层2142，形成在绝缘层2141上；以及过孔2143，用于使连接垫2122和布线层2142电连接。
扇出型半导体封装件可通过形成在半导体芯片上的连接结构将I/O端子重新分布到半导体芯片的外侧而形成。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子应设置在半导体芯片的内部。当元件的尺寸减小时，球的尺寸和节距应减小。因此，可能无法使用标准化的球布局。另一方面，在扇出型半导体封装件中，I/O端子可通过形成在半导体芯片上的连接结构而重新分布到半导体芯片的外部。即使半导体芯片的尺寸减小，仍可按照原样使用标准化的球布局。因此，扇出型半导体封装件可在没有单独的印刷电路板的情况下安装在电子装置的主板上(如稍后所述)。
图8是示意性示出安装在电子装置的主板上的扇出型半导体封装件的截面图。
参照附图，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。例如，如上所述，扇出型半导体封装件2100可包括位于半导体芯片2120上的连接结构2410，连接结构2140可使连接垫2122重新分布到半导体芯片2120的尺寸之外的扇出区域。可按照原样使用标准化的球布局，结果，可在没有单独的印刷电路板等的情况下将扇出型半导体封装件2100安装在电子装置的主板2500上。
如上，由于扇出型半导体封装件可在没有单独的印刷电路板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可被制造为比使用印刷电路板的扇入型半导体封装件薄。因此，可实现扇出型半导体封装件的小型化和纤薄化。由于扇出型半导体封装件的优异的热特性和电特性，使其也可适合于移动产品。此外，其可实现为比使用印刷电路板(PCB)的普通的层叠封装(POP)型更紧凑，并且可防止由弯曲现象引起的问题。
扇出型半导体封装可表示用于将半导体芯片安装在电子装置的主板等上并且用于保护半导体芯片免受外部冲击的封装技术，并且可具有与印刷电路板(PCB)(诸如，其中嵌有扇入型半导体封装件的印刷电路板)的概念不同的概念，扇出型半导体封装件与其中嵌有扇入型半导体封装件的印刷电路板在规格、用途等彼此不同。
在下文中，可参照附图描述一种具有新型结构的半导体封装件，该新型结构显著减小了半导体芯片和无源组件的安装面积，显著减小了半导体芯片和无源组件之间的电路径，显著减少了诸如起伏和裂纹的工艺缺陷，此外，容易通过激光过孔工艺等将无源组件的电极连接到连接过孔。
图9是示出半导体封装件的示例的示意性截面图。
图10是示意性示出图9中的区域R的放大截面图。
图11是图10中的区域R的区域I-I'的示意性平面图。
根据示例的半导体封装件100A可包括：半导体芯片120，具有连接垫122；包封剂130，覆盖半导体芯片120的至少一部分；以及连接结构140，设置在半导体芯片120和包封剂130上。连接结构140可包括：第一绝缘层141a；第一重新分布层142a，设置在第一绝缘层141a上；以及第二绝缘层141b，设置在第一绝缘层141a上并覆盖第一重新分布层142a。第一重新分布层142a可具有一个或更多个开口142ah。开口142ah可分别具有包括多个突起P的形状。例如，开口142ah可分别具有十字形形状。开口142ah可分别用第二绝缘层141b填充。当A表示第一重新分布层142a的厚度并且B表示第二绝缘层141b的覆盖第一重新分布层142a的区域的厚度时，B/A可以是1.5或更小。
如上所述，在用在印刷电路板制造工艺中的真空层压方法中，由于绝缘层可通过真空层压方法转印到基板上以形成绝缘层，因此可有效地应对厚度随位置的偏移。然而，由于在膜切割工艺期间产生的异物而可能存在缺陷，并且由于绝缘层的不充分填充而可能存在出现空隙的高的可能性。具体地，由于这种膜型绝缘层通常可能是非感光绝缘层，因此可能对重新分布层和连接过孔的精细节距存在限制。在需要精细设计的半导体封装技术的领域中，在基板上涂覆液态绝缘材料的方法通常可用作形成用于形成重新分布层的绝缘层的工艺。例如，可使用液态感光介电材料(PID)作为绝缘材料。
在半导体封装工艺中，可在重新分布层中形成开口(诸如，除气孔)。在这种情况下，由于不同的绝缘层可通过开口彼此物理接触，因此可提高层间粘合力。此外，可将从下绝缘层排出的除气成分容易地排出到外部。当应用涂覆方法作为形成用于形成重新分布层的绝缘层的工艺时，由于涂覆方法根据图案形状进行，因此在覆盖已经形成在基板上的图案的区域中的绝缘层与在覆盖开口(诸如，除气孔)的区域中的绝缘层之间可能出现厚度上的差异(即，起伏现象)。当这样的起伏现象严重时，在绝缘可靠性方面可能存在问题，例如，形成在具有起伏现象的绝缘层上的重新分布层的电路可能发生损坏。例如，设置在相对较高的部分中的层中的图案可能由于该差异而被损坏，或者由于绝缘层和干膜抗蚀剂之间的粘合力减少而可能使镀液穿过绝缘层和干膜抗蚀剂之间，从而发生短路缺陷。
在根据示例的半导体封装件100A中，可在第一重新分布层142a中形成一个或更多个开口142ah。开口142ah可分别具有多个突起P，开口142ah并非简单地呈圆形形状或四边形形状。例如，开口142ah可分别具有十字形形状。在这种情况下，与开口简单地形成为圆形形状或四边形形状的情况相比，由上述起伏现象导致的问题可相对最小化。例如，由于第二绝缘层141b(其通常可以是感光绝缘层)的开口142ah，因此当第二重新分布层142b形成在覆盖开口142ah的第二绝缘层141b上时，预期出现起伏现象的部分的凹入的表面将起凸面镜的作用。因此，在这样的表面上可能发生能量重叠现象。可根据能量重叠现象来固化用于形成第二重新分布层142b的干膜。在这种情况下，圆形开口使能量重叠现象最大化，并且四边形开口可能不会使能量重叠现象充分减小，这无法充分改善蚀刻缺口(mouse bite)现象。可选地，上述具有多个突起P的开口142ah(例如，十字形形状的开口142ah)可使能量重叠现象最小化，并且可充分改善蚀刻缺口现象等。开口142ah可形成在第一重新分布层142a的接地图案中，但不限于此。
在根据示例的半导体封装件100A中，当A表示第一重新分布层142a的厚度并且B表示第二绝缘层141b的覆盖第一重新分布层142a的区域的厚度时，B/A可以为1.5或更小。例如，B/A可以为约0.5至1.5。B/A可以为1.4或更小，或者1.2或更小(例如，约0.5至1.4，或者约0.5至1.2)。此外，第一重新分布层142a的厚度A为10μm或更小。例如，第一重新分布层142a的厚度A为约1μm至10μm。当进一步要求连接结构140的纤薄化和精细设计时，第一重新分布层142a的厚度A为7μm或更小(例如，约1μm至7μm)。此外，第一绝缘层141a和第二绝缘层141b可分别为感光绝缘层。即使在这样的条件下(例如，在连接结构140的精细设计所要求的非常苛刻的条件下)，第一重新分布层142a也可具有包括多个突起P的形状(例如，十字形形状的开口142ah)，以充分改善上述的蚀刻缺口现象等。
根据示例的半导体封装件100A还可包括设置在第二绝缘层141b上的第二重新分布层142b。在平面图中，第二重新分布层142b可包括一个或更多个布线图案142bw，布线图案142bw的至少一部分分别与开口142ah重叠。在这种情况下，布线图案142bw的宽度可分别为10μm或更小(例如，约1μm至10μm)。如上所述，即使在这样的条件下(例如，在连接结构140的精细设计所要求的非常苛刻的条件下)，第一重新分布层142a也可具有包括多个突起P的形状(例如，十字形形状的开口142ah)，以充分改善上述蚀刻缺口现象等。
在下文中，将更详细地描述包括在根据示例的半导体封装件100A中的每个构造。
框架110还可根据积聚层111a和111b的具体材料进一步提高半导体封装件100A的刚性，并且起到确保包封剂130的厚度均匀性的作用。框架110可具有贯穿积聚层111a和111b的通孔110H。半导体芯片120可设置在通孔110H中，并且无源组件(未示出)可根据需要一起设置。通孔110H可具有围绕半导体芯片120的壁表面，但本公开不限于此。除了积聚层111a和111b之外，框架110还可包括布线层112a、112b和112c以及布线过孔113a和113b，因此可用作连接结构。在这种情况下，布线层112a、112b和112c以及布线过孔113a和113b可用作电连接构件。根据需要，可设置具有能够提供另一类型的竖直电连接路径的电连接构件的连接结构来代替框架110。
框架110可包括：第一积聚层111a，与连接结构140接触；第一布线层112a，与连接结构140接触并且嵌在第一积聚层111a中；第二布线层112b，设置在第一积聚层111a的与嵌有第一布线层112a的一侧相对的一侧；第二积聚层111b，设置在第一积聚层111a上并且覆盖第二布线层112b的至少一部分；以及第三布线层112c，设置在第二积聚层111b的与嵌有第二布线层112b的一侧相对的一侧上。第一布线层112a和第二布线层112b以及第二布线层112b和第三布线层112c可分别通过贯穿第一积聚层111a的第一布线过孔113a和贯穿第二积聚层111b的第二布线过孔113b而彼此电连接。第一布线层112a、第二布线层112b和第三布线层112c可通过连接结构140的第一重新分布层142a和/或第二重新分布层142b电连接到连接垫122。
积聚层111a和111b的材料没有具体限制。例如，可使用绝缘材料。诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂、或者这些树脂与无机填料混合的树脂(例如，ABF(Ajinomoto Build-up Film)等)可用作绝缘材料。可选地，可使用其中热固性树脂或热塑性树脂与无机填料一起浸在芯材料(诸如，玻璃纤维、玻璃布、玻璃织物等)中的材料(例如，半固化片等)。
布线层112a、112b和112c与布线过孔113a和113b一起可提供封装件的竖直电连接路径，并且可起到使连接垫122重新分布的作用。诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料可用作用于形成布线层112a、112b和112c的材料。布线层112a、112b和112c可根据层的期望的设计执行各种功能。例如，可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。根据需要，接地(GND)图案和电力(PWR)图案可以是相同图案。这里，信号(S)图案可包括除了接地(GND)图案、电力(PWR)图案等之外的例如数据信号图案等的各种信号图案。此外，可包括过孔垫、电连接垫等。布线层112a、112b和112c可通过已知的镀覆工艺形成，并且可各自包括种子层和导体层。
布线层112a、112b和112c中的每个的厚度可大于重新分布层142a和142b中的每个的厚度。例如，框架110的厚度可等于或大于半导体芯片120的厚度。为了保持刚性，可选择半固化片等作为积聚层111a和111b的材料，并且布线层112a、112b和112c可相对厚。连接结构140可需要微电路和高密度设计。因此，可选择PID等作为绝缘层141a和141b的材料，由此获得的重新分布层142a和142b可相对薄。
第一布线层112a可凹入到第一积聚层111a中。以这种方式，在第一布线层112a凹入到第一积聚层111a中以在第一积聚层111a的与连接结构140接触的表面和第一布线层112a的与连接结构140接触的表面之间具有台阶的情况下，当半导体芯片120和框架110用包封剂130包封时，可防止形成材料渗出而污染第一布线层112a。
布线过孔113a和113b使形成在不同层中的布线层112a、112b和112c电连接，从而在框架110中形成电路径。可使用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料作为用于形成布线过孔113a和113b的材料。布线过孔113a和113b还分别可以是利用金属材料填充的填充型过孔，或者可以是金属材料沿着通路孔的壁表面形成的共形型过孔。此外，布线过孔113a和113b均可具有锥形形状。布线过孔113a和113b也可通过镀覆工艺形成，并且可包括种子层和导体层。
当形成用于第一布线过孔113a的孔时，第一布线层112a的垫的一部分可用作阻挡件。在工艺方面，第一布线过孔113a可具有其上表面的宽度比其下表面的宽度宽的锥形形状。在这种情况下，第一布线过孔113a可与第二布线层112b的垫图案一体化。当形成用于第二布线过孔113b的孔时，第二布线层112b的垫的一部分可用作阻挡件。在工艺方面，第二布线过孔113b可具有其上表面的宽度比下其表面的宽度宽的锥形形状。在这种情况下，第二布线过孔113b可与第三布线层112c的垫图案一体化。
尽管附图中未示出，但是根据需要可将金属层(未示出)设置在框架110的通孔110H的壁表面上以用于屏蔽电磁波或进行散热的目的，金属层(未示出)可围绕半导体芯片120。
半导体芯片120可以是数百至数百万个器件集成到单个芯片中的集成电路(IC)。在这种情况下，集成电路可以是应用处理器芯片，诸如中央处理器(例如，CPU)、图形处理器(例如，GPU)、数字信号处理器、密码处理器、微处理器等，但不限于此；集成电路可以是电源管理IC(PMIC)；或者集成电路可以是存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；或者集成电路可以是逻辑芯片，诸如模拟数字转换器、专用IC(ASIC)等。
半导体芯片120可以是其中未形成单独的凸块或布线层的处于裸态的集成电路。本公开不限于此，并且根据需要可以是封装型集成电路。集成电路可基于有效晶圆形成。在这种情况下，可使用硅(Si)、锗(Ge)、砷化镓(GaAs)等作为半导体芯片120的主体121的基体材料。各种电路可形成在主体121中。连接垫122可用于将半导体芯片120电连接到其他组件，并且可使用诸如铝(Al)等的金属材料作为连接垫122的形成材料，但没有任何具体限制。使连接垫122暴露的钝化膜123可形成在主体121上。钝化膜123可以是氧化物膜、氮化物膜等，或者可以是氧化物膜和氮化物膜的双层。绝缘膜(未示出)等可进一步设置在其他必要位置。在半导体芯片120中，其上设置有连接垫122的表面可成为有效表面，并且与有效表面相对的表面可成为无效表面。在这种情况下，当钝化膜123形成在半导体芯片120的有效表面上时，半导体芯片120的有效表面可基于钝化膜123的最下表面来确定位置关系。
包封剂130可包封框架110和半导体芯片120，并且还可填充通孔110H的至少一部分。包封剂130可包括绝缘材料。绝缘材料的示例可包括例如，诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂，或者包括热固性树脂或热塑性树脂浸有增强材料(诸如，无机填料)的树脂，具体地，ABF、FR-4、BT树脂等。此外，可使用诸如EMC的已知的模制材料。此外，根据需要，可使用感光材料(例如，感光包封剂(PIE))。根据需要，可使用绝缘树脂(诸如，热固性树脂或热塑性树脂)浸有芯材料(诸如，无机填料和/或玻璃纤维、玻璃布、玻璃织物等)的材料。
连接结构140可使半导体芯片120的连接垫122重新分布。半导体芯片120的具有各种功能的数十至数百个连接垫122可通过连接结构140重新分布。连接垫122可根据其功能通过电连接金属件170物理连接和/或电连接到外部。连接结构140可包括：第一绝缘层141a；第一重新分布层142a，设置在第一绝缘层141a上；第一连接过孔143a，贯穿第一绝缘层141a并且使连接垫122和第一重新分布层142a电连接；第二绝缘层141b，设置在第一绝缘层141a上并且覆盖第一重新分布层142a；第二重新分布层142b，设置在第二绝缘层141b上；以及第二连接过孔143b，贯穿第二绝缘层141b并且使第一重新分布层142b和第二重新分布层142b电连接。这些组件可比附图中所示的组件更多或更少。
可使用绝缘材料作为绝缘层141a和141b的材料。在这种情况下，可使用感光介电材料(PID)作为绝缘材料。在这种情况下，可通过光刻过孔工艺引入精细节距。可使半导体芯片120中的数十至数百万个连接垫122如传统情况那样非常有效地重新分布。绝缘层141a和141b可彼此有边界，并且边界可以是不清晰的。
重新分布层142a和142b可被重新分布以使半导体芯片120的连接垫122电连接到电连接金属件170。可使用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料作为用于形成重新分布层142a和142b的材料。重新分布层142a和142b也可根据期望的设计执行各种功能。例如，可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。根据需要，接地(GND)图案和电力(PWR)图案可以是相同图案。在这种情况下，信号(S)图案可包括除了接地(GND)图案、电力(PWR)图案等之外的各种信号图案(例如，数据信号图案等)。另外，可包括过孔垫、电连接金属垫等。
连接过孔143a和143b可使形成在不同层上的重新分布层142a和142b电连接，并且可使半导体芯片120的连接垫122和第一重新分布层142a电连接。当半导体芯片120是裸片时，连接过孔143a和143b可与连接垫122物理接触。可使用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料作为用于形成连接过孔143a和143b的材料。连接过孔143a和143b还可以是利用金属材料填充的填充型过孔，或者可以是金属材料沿着通路孔的壁表面形成的共形型过孔。此外，它们可分别具有与布线过孔113a和113b的锥形形状的方向相反的方向的锥形形状。连接过孔143a和143b也可使用镀覆工艺形成，并且可包括种子层和导体层。
钝化层150可以是用于保护连接结构140免受外部的物理损坏或化学损坏等的附加的结构。钝化层150可包括热固性树脂。例如，钝化层150可以是ABF，但不限于此。钝化层150可具有用于使第二重新分布层142b的至少一部分敞开的开口。开口的数量可以在数十至数万个的范围内，或者更多或更少。
凸块下金属件160也可以是提高电连接金属件170的连接可靠性因而提高根据一个示例的半导体封装件100A的板级可靠性的附加的结构。可设置数量为数十至数万个或者更多或更少个凸块下金属件160。每个凸块下金属件160可电连接到通过开口暴露的第二重新分布层142b。凸块下金属件160可使用已知的导电材料(例如，金属)通过已知的金属化方法形成，但不限于此。
电连接金属件170也可以是将半导体封装件100A物理连接和/或电连接到外部的附加的结构。例如，半导体封装件100A可通过电连接金属件170安装在电子装置的主板上。电连接金属件170可包括低熔点金属(例如，锡(Sn)或含Sn的合金)。更具体地，电连接金属件170可利用焊料等形成，但这可仅为示例，并且材料不具体限于此。
电连接金属件170可以是焊盘、焊球、引脚等。电连接金属件170可利用多层或单层形成。在利用多层形成的情况下，其可包括铜柱和焊料。在利用单层形成的情况下，可包括锡-银焊料或铜，但这可仅为示例并且本公开不限于此。电连接金属件170的数量、间距、布置类型等没有具体限制，并且本领域技术人员可根据设计说明进行充分修改。例如，根据连接垫122的数量，电连接金属件170的数量可在数十至数千的范围内，并且可比以上范围更大或更小。
电连接金属件170中的至少一个可设置在扇出区域中。扇出区域可以是除了其中设置有半导体芯片120的区域之外的区域。扇出型封装件可比扇入型封装件更可靠，可具有许多I/O端子，并且可促进3D互连。此外，可制造比球栅阵列(BGA)封装件、栅格阵列(LGA)封装件等薄的封装件，并且在价格竞争力方面可以是优异的。
图12是示出图9中的第一重新分布层和第二重新分布层的十字形形状的开口的布置的示意性平面图。
参照附图，在根据示例的半导体封装件100A中，不仅第一重新分布层142a具有开口142ah，而且第二重新分布层142b也可具有开口142bh。在这种情况下，优选的是，第一开口142ah和第二开口142bh可布置成在平面中彼此不重叠。当第一开口142ah和第二开口142bh彼此重叠时，可能进一步增加起伏的出现，从而在第二重新分布层142b上进一步形成第三绝缘层(未示出)。此外，当在第三绝缘层(未示出)上进一步形成第三重新分布层(未示出)时，可能进一步增加第三重新分布层(未示出)的电路损坏的风险。第一开口142ah和第二开口142bh可分别形成在第一重新分布层142a的接地图案和第二重新分布层142b的接地图案中，第一开口142ah和第二开口142bh可对应于图12中所示的图案，但不限于此。这里，多个第一开口142ah中的一个或更多个贯穿第一重新分布层142a的一个连续图案，多个第二开口142bh中的一个或更多个贯穿第二重新分布层142b的一个连续图案。
图13是示出半导体封装件的另一示例的示意性截面图。
参照附图，根据另一示例的半导体封装件100B可具有与根据上述示例的半导体封装件100A中的框架110的构造不同的构造。例如，框架110可包括：芯层111a；第一布线层112a和第二布线层112b，分别设置在芯层111a的两个表面上；第一积聚层111b和第二积聚层111c，分别设置在芯层111a的两个表面上并且分别覆盖第一布线层112a和第二布线层112b；第三布线层112c，设置在第一积聚层111b的与嵌有第一布线层112a的一侧相对的一侧上；第四布线层112d，设置在第二积聚层111c的与嵌有第二布线层112b的一侧相对的一侧上；第一布线过孔113a，贯穿芯层111a并且使第一布线层112a和第二布线层112b电连接；第二布线过孔113b，贯穿第一积聚层111b并且使第一布线层112a和第三布线层112c电连接；以及第三布线过孔113c，贯穿第二积聚层111c并且使第二布线层112b和第四布线层112d电连接。由于框架110具有更大量的布线层112a、112b、112c和112d，因此可进一步简化连接结构140。
芯层111a可比第一积聚层111b和第二积聚层111c厚。芯层111a可相对厚以保持刚性，并且可引入第一积聚层111b和第二积聚层111c以形成更大量的布线层。以类似的方式，贯穿芯层111a的第一布线过孔113a的高度和直径可大于贯穿第二积聚层111b的第二布线过孔113b的高度和直径以及贯穿第三积聚层111c的第三布线过孔113c的高度和直径。此外，第一布线过孔113a可具有沙漏形形状或圆柱形形状，而第二布线过孔113b和第三布线过孔113c可具有彼此相反的锥形形状。布线层112a、112b、112c和112d中的每个的厚度可比重新分布层142a和142b中的每个的厚度厚。
根据另一示例的半导体封装件100B也可将用于起伏控制的设计引入连接结构140中，并且其他细节(包括连接结构140的区域R的描述)可与根据上述示例的半导体封装件100A的细节基本相同，并且将省略其详细描述。
试验示例
图14是示出第一重新分布层具有圆形开口并且第二重新分布层具有多个布线图案的情况的示意性平面图。布线图案涉及在平面图中具有在其线宽方向上的宽度小于在其长度方向上的长度的图案。在平面图中，长度方向可指布线图案沿其延伸的方向，并且线宽方向可指与长度方向垂直的方向。
首先，在上述半导体封装件100A和100B的区域R中，在第一重新分布层142a'中形成圆形开口142ah'。然后，如图14的(a)和(b)中所示，在圆形开口142ah'上形成第二重新分布层142b'(包括第一布线图案142bw1'、第二布线图案142bw2'和第三布线图案142bw3'，在平面图中，第一布线图案142bw1'、第二布线图案142bw2'和第三布线图案142bw3'以第一布线图案142bw1'的至少一部分、第二布线图案142bw2'的至少一部分和第三布线图案142bw3'的至少一部分分别与圆形开口142ah'重叠这样的方式布置)。接着，在确定第一布线图案142bw1'、第二布线图案142bw2'和第三布线图案142bw3'的电路损坏(特别地，在改变各种条件的情况下第一布线图案142bw1'的电路损坏)是否发生之后，在下表1中示出其结果。在下表1中，A表示第一重新分布层142a'的厚度(单位：μm)，B表示第二绝缘层(未示出)的覆盖第一重新分布层142a'的区域的厚度(单位：μm)，C表示第一布线图案142bw1'的线宽(单位：μm)，D表示开口142ah'的直径(单位：μm)，OK表示没有电路损坏，并且NG表示发生电路损坏的情况。
[表1]
如从表1可看出的，在开口142ah'为圆形的情况下，仅当B/A为2.0或更大时，第二绝缘层(未示出)的厚度相当大以不出现起伏，没有发生电路损坏。当A为10μm或更小且B/A为1.5或更小时(需要精细的设计的条件)，发生电路损坏。
图15是示出第一重新分布层具有四边形开口并且第二重新分布层具有多个布线图案的情况的示意性平面图。
接着，在上述半导体封装件100A和100B的区域R中，在第一重新分布层142a”中形成四边形的开口142ah”。然后，如图15的(a)和(b)中所示，在四边形开口142ah”上形成第二重新分布层142b”(包括第一布线图案142bw1”、第二布线图案142bw2”和第三布线图案142bw3”，在平面图中，第一布线图案142bw1”、第二布线图案142bw2”和第三布线图案142bw3”以第一布线图案142bw1”的至少一部分、第二布线图案142bw2”的至少一部分和第三布线图案142bw3”的至少一部分分别与四边形开口142ah”重叠这样的方式布置)。接着，在确定第一布线图案142bw1”、第二布线图案142bw2”和第三布线图案142bw3”的电路损坏(特别地，在改变各种条件的情况下第一布线图案142bw1”的电路损坏)是否发生之后，在下表2中示出其结果。在下表2中，如上所述，A表示第一重新分布层142a”的厚度(单位：μm)，B表示第二绝缘层(未示出)的覆盖第一重新分布层142a”的区域的厚度(单位：μm)，C表示第一布线图案142bw1”的线宽(单位：μm)，D表示开口142ah”的一边的长度(单位：μm)，并且OK和NG表示是否发生电路损坏。在图15中所示的情况中，开口142ah”为正方形开口。
[表2]
如从上表2可看出的，在开口142ah”为四边形的情况下，仅当B/A为2.0或更大时，第二绝缘层(未示出)的厚度相当大以不出现起伏，没有发生电路损坏。如图15的(b)中所示，在第一布线图案142bw1”、第二布线图案142bw2”和第三布线图案142bw3”以特定布置方式(例如，倾斜)布置的情况下，当A为10μm或更小并且B/A为1.5或更小时，在一定程度上防止发生电路损坏。可以看出，在非常密集的情况下(例如，当A为10μm或更小并且B/A为1.4或更小，或者甚至为1.2或更小时)，以与圆形情况下的发生电路损坏的方式相同的方式发生了电路损坏。因此，可以看出，即使在四边形形状的情况下也存在改善电路损坏的限制。
图16是示出第一重新分布层具有十字形形状的开口并且第二重新分布层具有多个布线图案的情况的示意性平面图。
接着，在上述半导体封装件100A和100B的区域R中，在第一重新分布层142a中形成十字形形状的开口142ah。然后，如图16的(a)和(b)中所示，在十字形形状的开口142ah上形成第二重新分布层142b(包括第一布线图案142bw1、第二布线图案142bw2和第三布线图案142bw3，在平面图中，第一布线图案142bw1、第二布线图案142bw2和第三布线图案142bw3以第一布线图案142bw1的至少一部分、第二布线图案142bw2的至少一部分和第三布线图案142bw3的至少一部分分别与十字形形状的开口142ah重叠这样的方式布置)。接着，在确定第一布线图案142bw1、第二布线图案142bw2和第三布线图案142bw3的电路损坏(特别地，在改变各种条件的情况下第一布线图案142bw1的电路损坏)是否发生之后，在下表3中示出其结果。在下表3中，如上所述，A表示第一重新分布层142a的厚度(单位：μm)，B表示第二绝缘层(未示出)的覆盖第一重新分布层142a的区域的厚度(单位：μm)，C表示第一布线图案142bw1的线宽(单位：μm)，D表示设置在开口142ah的中心的相对侧上的相对突起P的端部之间的距离(单位：μm)，并且OK和NG表示是否发生电路损坏。在图16中所示的情况下，设置在开口142ah的中心的相对侧上的相对突起P的端部之间的距离相等。
[表3]
如从表3可看出的，在开口142ah为十字形形状的情况下，不仅当B/A为2.0或更大而且当A为10μm或更小且B/A为1.5或更小、1.4或更小、甚至1.2或更小时，电路损坏被防止发生。可以看出，在用于纤薄化和精细设计的非常密集条件的情况下，无论第一布线图案142bw1、第二布线图案142bw2和第三布线图案142bw3的布置方式如何均可改善电路损坏。
在这种情况下，如图16的(a)中所示，第二重新分布层142b可包括：第一布线图案142bw1，设置为使得在平面图中其至少部分分别与开口142ah的中心以及多个突起P中的至少两个突起P的端部重叠；第二布线图案142bw2，设置在第一布线图案142bw1的一侧，并且设置为使得在平面图中其至少一部分与多个突起P中的一个突起P的端部重叠；以及第三布线图案142bw3，设置在第一布线图案142bw1的另一侧，并且设置为使得在平面图中其至少一部分与多个突起P中的另一突起P的端部重叠。
此外，如图16的(b)中所示，第二重新分布层142b可包括：第一布线图案142bw1，设置为在平面图中与开口142ah的中心重叠并且与多个突起P的端部间隔开；第二布线图案142bw2，设置在第一布线图案142bw1的一侧，并且设置为使得在平面图中其至少部分分别与多个突起P中的两个突起P的端部重叠；以及第三布线图案142bw3，设置在第一布线图案142bw1的另一侧，并且设置为使得在平面图中其至少部分分别与多个突起P中的另外两个突起P的端部重叠。
在本公开中，为了方便起见，词语“下侧”、“下部”、“下表面”等用于表示相对于附图的截面的向下方向(在附图的竖直方向(也称为厚度方向)上)，而词语“上侧”、“上部”、“上表面”等用于表示与其相反的方向。应当理解，表示方向的定义是为了方便解释，权利要求的范围不由这样的方向的描述而具体限制，并且向上/向下方向的概念可随时改变。
本公开中的术语“使(将)……连接”或“连接”不仅可以是直接连接，而且还是包括通过粘合层等的间接连接的概念。此外，术语“使(将)……电连接”或“电连接”是包括物理连接和物理断开二者的概念。另外，“第一”、“第二”等的表述用于将一个组件与另一组件区分开，并且不限制组件的顺序和/或重要性。在一些情况下，在不脱离本发明的精神的情况下，第一组件可被称为第二组件，类似地，第二组件可被称为第一组件。
本公开中的表述“示例实施例”的使用并非全部表示同一实施例，而是可被提供以强调和解释不同独特特征。然而，上述示例实施例不排除它们以与另一示例实施例的特征进行组合的方式实现。例如，除非另一示例实施例另有描述或与另一示例实施例相矛盾，否则在特定示例实施例中的描述即使可能未在另一示例实施例中描述，其也可理解为与另一示例实施例有关的解释。
本公开中使用的术语仅用于示出示例实施例，并且不意图限制本公开。此时，除非上下文另有明确指示，否则单数表述包括复数表述。
根据本公开的示例实施例，可提供一种半导体封装件，该半导体封装件即使当在重新分布层中形成开口时也可充分控制起伏。
虽然以上已经示出和描述了示例，但是对本领域技术人员将明显的是，在不脱离由所附权利要求限定的本公开的范围的情况下，可以进行修改和变型。

Claims (20)

1.一种半导体封装件，包括：
半导体芯片，具有连接垫；
包封剂，覆盖所述半导体芯片的至少一部分；以及
连接结构，设置在所述半导体芯片上和所述包封剂上，
其中，所述连接结构包括：第一绝缘层；第一重新分布层，设置在所述第一绝缘层上；以及第二绝缘层，设置在所述第一绝缘层上并且覆盖所述第一重新分布层，
所述第一重新分布层具有一个或更多个开口，
所述开口分别具有包括多个突起的形状，并且
B/A为1.5或更小，其中，A表示所述第一重新分布层的厚度，并且B表示所述第二绝缘层的覆盖所述第一重新分布层的区域的厚度。
2.根据权利要求1所述的半导体封装件，其中，所述B/A为0.5或更大。
3.根据权利要求1所述的半导体封装件，其中，所述第一重新分布层的厚度为10μm或更小。
4.根据权利要求3所述的半导体封装件，其中，所述第一重新分布层的厚度为1μm或更大。
5.根据权利要求1所述的半导体封装件，其中，所述开口具有十字形形状。
6.根据权利要求1所述的半导体封装件，其中，所述第二绝缘层填充所述开口中的每个的至少一部分。
7.根据权利要求1所述的半导体封装件，其中，所述第一绝缘层和所述第二绝缘层为感光绝缘层。
8.根据权利要求1所述的半导体封装件，
其中，所述连接结构还包括设置在所述第二绝缘层上的第二重新分布层，并且
其中，所述第二重新分布层包括一个或更多个布线图案，其中，所述一个或更多个布线图案的至少一部分在平面图中分别与所述开口重叠。
9.根据权利要求8所述的半导体封装件，其中，所述布线图案的宽度各自为10μm或更小。
10.根据权利要求9所述的半导体封装件，其中，所述布线图案的宽度各自为1μm或更大。
11.根据权利要求8所述的半导体封装件，
其中，在平面图中，所述第二重新分布层包括：
第一布线图案，具有分别与所述开口的中心以及所述多个突起中的至少两个突起的端部重叠的至少部分；
第二布线图案，设置在所述第一布线图案的一侧上，并且具有与所述多个突起中的一个突起的端部重叠的至少一部分；以及
第三布线图案，设置在所述第一布线图案的另一侧上，并且具有与所述多个突起中的另一突起的端部重叠的至少一部分。
12.根据权利要求8所述的半导体封装件，
其中，在平面图中，所述第二重新分布层包括：
第一布线图案，与所述开口的中心重叠并且与所述多个突起的端部间隔开；
第二布线图案，设置在所述第一布线图案的一侧上，并且具有分别与所述多个突起中的两个突起的端部重叠的至少部分；以及
第三布线图案，设置在所述第一布线图案的另一侧上，并且具有分别与所述多个突起中的另外两个突起的端部重叠的至少部分。
13.根据权利要求1所述的半导体封装件，所述半导体封装件还包括具有通孔的框架，
其中，所述半导体芯片设置在所述通孔中，并且
所述包封剂填充所述通孔的至少一部分。
14.根据权利要求13所述的半导体封装件，
其中，所述框架包括：
第一积聚层，与所述第一绝缘层接触；
第一布线层，与所述第一绝缘层接触并且嵌在所述第一积聚层中；
第二布线层，设置在所述第一积聚层的与嵌有所述第一布线层的一侧相对的一侧上；
第二积聚层，设置在所述第一积聚层上并且覆盖所述第二布线层；以及
第三布线层，设置在所述第二积聚层的与嵌有所述第二布线层的一侧相对的一侧上，并且
所述第一布线层、所述第二布线层和所述第三布线层电连接到所述连接垫。
15.根据权利要求13所述的半导体封装件，
其中，所述框架包括：
芯层；
第一布线层和第二布线层，分别设置在所述芯层的两个表面上；
第一积聚层和第二积聚层，分别设置在所述芯层的两个表面上，并且所述第一积聚层覆盖所述第一布线层，所述第二积聚层覆盖所述第二布线层；
第三布线层，设置在所述第一积聚层的与嵌有所述第一布线层的一侧相对的一侧上；以及
第四布线层，设置在所述第二积聚层的与嵌有所述第二布线层的一侧相对的一侧上，并且
其中，所述第一布线层、所述第二布线层、所述第三布线层和所述第四布线层电连接到所述连接垫。
16.根据权利要求1所述的半导体封装件，其中，所述一个或更多个开口贯穿所述第一重新分布层的一个连续图案。
17.一种半导体封装件，包括：
半导体芯片，具有连接垫；
包封剂，覆盖所述半导体芯片的至少一部分；以及
连接结构，设置在所述半导体芯片和所述包封剂上，
其中，所述连接结构包括：第一绝缘层；重新分布层，设置在所述第一绝缘层上；以及第二绝缘层，设置在所述第一绝缘层上并且覆盖所述重新分布层，
所述重新分布层具有多个开口，每个所述开口具有十字形形状，并且
所述重新分布层的厚度为10μm或更小。
18.根据权利要求17所述的半导体封装件，其中，所述多个开口中的一个或更多个贯穿所述重新分布层的一个连续图案。
19.一种半导体封装件，包括：
半导体芯片，具有连接垫；
包封剂，覆盖所述半导体芯片的至少一部分；以及
连接结构，设置在所述半导体芯片和所述包封剂上，
其中，所述连接结构包括：第一绝缘层；第一重新分布层，设置在所述第一绝缘层上；第二绝缘层，设置在所述第一绝缘层上并且覆盖所述第一重新分布层；以及第二重新分布层，设置在所述第二绝缘层上，
所述第一重新分布层具有多个第一开口，每个所述第一开口具有十字形形状，
所述第二重新分布层具有多个第二开口，每个所述第二开口具有十字形形状，并且
在平面图中，所述多个第一开口和所述多个第二开口彼此间隔开。
20.根据权利要求19所述的半导体封装件，其中，所述多个第一开口中的一个或更多个贯穿所述第一重新分布层的一个连续图案，
所述多个第二开口中的一个或更多个贯穿所述第二重新分布层的一个连续图案，
在平面图中，所述第一重新分布层的所述一个连续图案和所述第二重新分布层的所述一个连续图案彼此至少部分地重叠。
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