KR20170059872A - 전자부품 패키지 및 이를 포함하는 전자기기 - Google Patents
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Abstract
본 개시는 전자부품; 상기 전자부품과 전기적으로 연결되며, 접속단자 패드를 갖는 재배선층 및 상기 재배선층의 일측에 배치되며, 상기 접속단자 패드의 적어도 일부를 오픈시키는 개구부를 갖는 패시베이션층을 포함하며, 상기 접속단자 패드는 그 중심으로부터 테두리 중 적어도 두 개의 지점까지의 거리가 서로 다른 전자부품 패키지 및 이를 포함하는 전자기기에 관한 것이다.
Description
본 개시는 전자부품 패키지 및 이를 포함하는 전자기기에 관한 것이다.
전자부품 패키지란 전자부품을 회로기판(Printed Circuit Board: PCB), 예를 들면, 전자기기의 메인보드 등에 전기적으로 연결시키고, 외부의 충격으로부터 전자부품을 보호하기 위한 패키지 기술을 의미하며, 이는 회로기판, 예를 들면 인터포저 기판 내에 단순히 전자부품을 내장하는 기술과는 구별된다. 한편, 최근 전자부품에 관한 기술 개발의 주요한 추세 중의 하나는 부품의 크기를 축소하는 것이며, 이에 패키지 분야에서도 소형 전자부품 등의 수요 급증에 따라 소형의 크기를 가지면서 다수의 핀을 구현하는 것이 요구되고 있다.
상기와 같은 기술적 요구에 부합하기 제시된 패키지 기술 중의 하나가 웨이퍼 상에 형성된 전자부품의 전극패드의 재배선을 이용하는 웨이퍼 레벨 패키지(Wafer Level Package: WLP)이다. 웨이퍼 레벨 패키지에는 팬-인 웨이퍼 레벨 패키지(fan-in WLP)와 팬-아웃 웨이퍼 레벨 패키지(fan-out WLP)가 있으며, 이중 팬-아웃 웨이퍼 레벨 패키지의 경우 소형의 크기를 가지면서 다수의 핀을 구현함에 유용한바 최근 활발히 개발되고 있다.
한편, 전자부품 패키지를 전자기기의 메인보드 등에 실장하는 경우, 일반적으로 전자부품과 메인보드의 열팽창계수(Coefficient of Thermal Expansion: CTE)는 차이가 상당하기 때문에 패키지의 유효 열팽창계수와 메인보드의 유효 열팽창계수의 차이가 심해지고, 그 결과 가혹한 환경에 노출되는 경우 패키지와 메인보드를 연결하는 접속단자, 예를 들면, 솔더 볼에 크랙이 발생할 수 있다.
본 개시의 여러 목적 중 하나는 이러한 문제점을 해결하는 것으로, 보드 레벨 신뢰성이 개선된 새로운 구조의 전자부품 패키지 및 이를 포함하는 전자기기를 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는, 접속단자 패드의 형상을 원형이 아닌 다른 형태로 변경하는 것이다.
예를 들면, 일례에 따른 전자부품 패키지는, 전자부품, 상기 전자부품과 전기적으로 연결되며, 접속단자 패드를 갖는 재배선층, 및 상기 재배선층의 일측에 배치되며, 상기 접속단자 패드의 적어도 일부를 오픈시키는 개구부를 갖는 패시베이션층을 포함하며, 상기 접속단자 패드는 그 중심으로부터 테두리 중 적어도 두 개의 지점까지의 거리가 서로 다른 것일 수 있다.
또한, 일례에 따른 전자기기는 보드 및 상기 보드 상에 실장된 전자부품 패키지를 포함하며, 상기 전자부품 패키지는 전자부품, 상기 전자부품과 전기적으로 연결되며, 접속단자 패드를 갖는 재배선층, 및 상기 재배선층의 일측에 배치되며, 상기 접속단자 패드의 적어도 일부를 오픈시키는 개구부를 갖는 패시베이션층을 포함하며, 상기 접속단자 패드는 그 중심으로부터 테두리 중 적어도 두 개의 지점까지의 거리가 서로 다른 것일 수 있다.
본 개시의 여러 효과 중 일 효과로서, 보드 레벨 신뢰성이 개선된 전자부품 패키지 및 이를 포함하는 전자기기를 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타낸 블록도다.
도 2는 전자기기에 적용된 전자부품 패키지의 예를 개략적으로 도시한다.
도 3은 전자부품 패키지의 일례를 개략적으로 나타낸 사시도다.
도 4는 도 3의 전자부품 패키지의 개략적인 I-I' 면 절단 단면도다.
도 5는 R 또는 R' 영역의 일례를 개략적으로 나타낸 평면도다.
도 6은 R 또는 R' 영역의 다른 일례를 개략적으로 나타낸 평면도다.
도 7은 접속단자 패드의 배열의 일례를 개략적으로 나타낸 평면도다.
도 8은 접속단자 패드의 배열의 다른 일례를 개략적으로 나타낸 평면도다.
도 9는 접속단자 패드의 배열의 다른 일례를 개략적으로 나타낸 평면도다.
도 10은 접속단자 패드의 배열의 다른 일례를 개략적으로 나타낸 평면도다.
도 11은 전자부품 패키지의 다른 일례를 개략적으로 나타내는 단면도다.
도 12는 전자부품 패키지의 다른 일례를 개략적으로 나타내는 단면도다.
도 13은 전자부품 패키지의 다른 일례를 개략적으로 나타내는 단면도다.
도 14는 전자부품 패키지의 다른 일례를 개략적으로 나타내는 단면도다.
도 15는 전자부품 패키지의 다른 일례를 개략적으로 나타내는 단면도다.
도 16은 전자부품 패키지의 다른 일례를 개략적으로 나타내는 단면도다.
도 17은 일례에 따른 전자부품 패키지가 회로기판에 실장 된 경우를 개략적으로 나타낸 단면도다.
도 18은 원형의 접속단자 패드만을 갖는 전자부품 패키지가 회로기판에 실장 된 경우를 개략적으로 나타낸 단면도다.
도 2는 전자기기에 적용된 전자부품 패키지의 예를 개략적으로 도시한다.
도 3은 전자부품 패키지의 일례를 개략적으로 나타낸 사시도다.
도 4는 도 3의 전자부품 패키지의 개략적인 I-I' 면 절단 단면도다.
도 5는 R 또는 R' 영역의 일례를 개략적으로 나타낸 평면도다.
도 6은 R 또는 R' 영역의 다른 일례를 개략적으로 나타낸 평면도다.
도 7은 접속단자 패드의 배열의 일례를 개략적으로 나타낸 평면도다.
도 8은 접속단자 패드의 배열의 다른 일례를 개략적으로 나타낸 평면도다.
도 9는 접속단자 패드의 배열의 다른 일례를 개략적으로 나타낸 평면도다.
도 10은 접속단자 패드의 배열의 다른 일례를 개략적으로 나타낸 평면도다.
도 11은 전자부품 패키지의 다른 일례를 개략적으로 나타내는 단면도다.
도 12는 전자부품 패키지의 다른 일례를 개략적으로 나타내는 단면도다.
도 13은 전자부품 패키지의 다른 일례를 개략적으로 나타내는 단면도다.
도 14는 전자부품 패키지의 다른 일례를 개략적으로 나타내는 단면도다.
도 15는 전자부품 패키지의 다른 일례를 개략적으로 나타내는 단면도다.
도 16은 전자부품 패키지의 다른 일례를 개략적으로 나타내는 단면도다.
도 17은 일례에 따른 전자부품 패키지가 회로기판에 실장 된 경우를 개략적으로 나타낸 단면도다.
도 18은 원형의 접속단자 패드만을 갖는 전자부품 패키지가 회로기판에 실장 된 경우를 개략적으로 나타낸 단면도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인 보드(1010)를 수용한다. 메인 보드(1010)에는 칩 관련 부품(1020), 네트워크 관련 부품(1030), 및 기타 부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호 라인(1090)을 형성한다.
칩 관련 부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련 부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있음은 물론이다. 또한, 이들 부품(1030)이 상술한 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타 부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동 부품 등이 포함될 수 있음은 물론이다. 또한, 이들 부품(1040)이 상술한 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인 보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 이 다른 부품은, 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등을 포함하며, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기에 적용된 전자부품 패키지의 예를 개략적으로 도시한다.
전자부품 패키지는 상술한 바와 같은 다양한 전자기기(1000)에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 메인 보드(1110)가 수용되어 있으며, 상기 메인 보드(1110)에는 다양한 전자부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인 보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 이때, 상기 전자부품(1120) 중 일부는 상술한 바와 같은 칩 관련 부품일 수 있으며, 전자부품 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다.
전자부품 패키지
도 3은 전자부품 패키지의 일례를 개략적으로 나타낸 사시도다.
도 4는 도 3의 전자부품 패키지의 개략적인 I-I' 면 절단 단면도다.
도 5는 R 또는 R' 영역의 일례를 개략적으로 나타낸 평면도다.
도 6은 R 또는 R' 영역의 다른 일례를 개략적으로 나타낸 평면도다.
도면을 참조하면, 일례에 따른 전자부품 패키지(100A)는 전자부품(120); 상기 전자부품(120)과 전기적으로 연결되며, 접속단자 패드(141)를 갖는 재배선층(130, 131, 133, 141, 142); 재배선층(130, 131, 133, 141, 142)의 일측에 배치되며, 접속단자 패드(141)의 적어도 일부를 오픈시키는 개구부(143)를 갖는 패시베이션층(140); 을 포함한다. 또한, 필요에 따라, 패시베이션층(140)의 개구부(143)에 배치되며, 접속단자 패드(141)와 연결된 접속단자(145); 를 포함한다. 접속단자 패드(141) 중 적어도 응력이 집중되는 영역(R 및 R')에 배치된 접속단자 패드(141)는 원형이 아닌 형상, 예컨대, 접속단자 패드(141)는 그 중심으로부터 테두리 중 적어도 두 개의 지점까지의 거리(D1, D2)가 서로 다를 수 있다.
일반적으로, 전자부품 패키지를 전자기기의 메인보드 등에 실장하는 경우, 전자부품과 메인보드의 열팽창계수(CTE)는 차이가 상당하기 때문에(전자부품이 Si계열의 집적회로인 경우 CTE는 대략 3ppm, 메인보드의 CTE는 대략 20~30ppm), 패키지의 유효 열팽창계수와 메인보드의 열팽창계수의 차이가 상당해져, 가혹한 환경에 노출되는 경우 패키지와 보드를 연결하는 접속단자, 예컨대 솔더 볼에 크랙이 발생할 수 있다. 즉, 전자부품과 메인보드의 열팽창계수(CTE) 차이에 의하여 패키지 및 보드에 휨이 발생할 수 있는데, 이때 패키지에 발생하는 휨과 보드에 발생하는 휨의 방향이 반대로 작용하여 패키지와 보드를 연결하는 접속단자, 예컨대 솔더 볼에 응력이 집중될 수 있으며, 그 결과 크랙이 발생할 수 있다.
반면, 일례에 따른 전자부품 패키지(100A)와 같이 접속단자 패드(141) 중 적어도 응력이 집중되는 영역(R 및 R')에 배치된 접속단자 패드(141)를 원형이 아닌 형태로 구현하는 경우, 접속단자(145)를 지지해주는 접속단자 패드(141)의 면적이 확대될 수 있으며, 이들 사이의 접착력이 증가할 수 있는바, 응력 분산에 효과적이다. 또한, 예를 들면, 돌출부(141P)나 각진 부위(141C)에 의한 앵커링 효과(Anchoring Effect)를 기대할 수 있다. 따라서, 위와 같이 전자부품과 메인보드의 열팽창계수(CTE) 차이에 의하여 휨이 발생하는 경우에도 접속단자(145)에 크랙이 발생하는 것을 방지할 수 있다.
이하에서는, 일례에 따른 전자부품 패키지(100A)의 각각의 구성에 대하여 보다 자세히 살펴보기로 한다.
전자부품(120)은 다양한 능동 부품(예컨대, 다이오드, 진공관, 트랜지스터 등) 또는 수동 부품(예컨대, 인덕터, 콘덴서, 저항기 등)일 수 있다. 또는 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(Intergrated Circuit: IC)일 수 있다. 집적회로는, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩일 수 있으나, 이에 한정되는 것은 아니다.
전자부품(120)은 재배선층(130, 131, 133, 141, 142)과 전기적으로 연결되는 전극패드(120P)를 가진다. 전극패드(120P)는 전자부품(120)을 외부와 전기적으로 연결시키기 위한 구성으로, 형성 물질로는 도전성 물질을 특별한 제한 없이 사용할 수 있다. 도전성 물질로는, 마찬가지로 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pd), 티타늄(Ti), 또는 이들의 합금 등을 사용할 수 있으나, 이에 한정되는 것은 아니다. 전극패드(120P)는 재배선층(130, 131, 133, 141, 142)에 의하여 재배선 된다. 전극패드(120P)는 매립 형태일 수도 있고, 또는 돌출 형태일 수도 있다.
전자부품(120)이 집적회로인 경우에는 바디(부호 미도시), 패시베이션층(부호 미도시), 및 전극패드(120P)를 가질 수 있다. 바디는, 예를 들면, 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 패시베이션층은 바디를 외부로부터 보호하는 기능을 수행하며, 예를 들면, 산화막 또는 질화막 등으로 형성될 수 있고, 또는 산화막과 질화막의 이중층으로 형성될 수도 있다. 전극패드(120P)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pd), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 전극패드(120P)가 형성된 면은 액티브 면(active layer)이 된다.
전자부품(120)의 단면에서의 두께는 특별히 한정되지 않으며, 전자부품(120)의 종류에 따라 달라질 수 있다. 예를 들면, 전자부품이 집적회로인 경우에는 100㎛ 내지 480㎛ 정도일 수 있으나, 이에 한정되는 것은 아니다. 전자부품(120)의 단면에서의 두께는 후술하는 프레임(115)의 단면에서의 두께와 동일하거나 그보다 얇을 수 있다. 이 경우 전자부품(120)의 보호가 보다 용이하다.
재배선층(130, 131, 133, 141, 142)은 전자부품(120)의 전극패드(120P)를 재배선하기 위한 구성이다. 재배선층(130, 131, 133, 141, 142)을 통하여 다양한 기능을 가지는 수십 수백의 전극패드(120P)가 재배선 될 수 있으며, 접속단자(165)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 재배선층(130, 131, 133, 141, 142)은 절연층(130), 절연층(130) 상에 배치된 다양한 종류의 배선 패턴(131, 141, 142), 및 절연층(130)을 관통하는 비아(133)를 포함한다. 재배선층(130, 131, 133, 141, 142)은 반드시 복수의 층으로 구성되어야 하는 것은 아니며, 경우에 따라서는 하나의 층으로만 구성될 수도 있다. 즉, 하나의 절연층, 그 절연층 상에 배치된 한 층의 배선 패턴, 그리고 그 절연층을 관통하는 한 층의 비아 만을 포함할 수 도 있다. 또한, 반드시 두 층으로 구성되어야 하는 것은 아니며, 이 보다 더 많은 수의 복수의 층으로 구성될 수도 있음은 물론이다.
절연층(130)의 물질로는 절연 물질이 사용될 수 있는데, 이때 절연 물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 수지 등이 사용될 수 있다. 감광성 절연(Photo Imageble Dielectric: PID) 수지와 같은 감광성 절연 물질을 사용하는 경우 절연층(130)을 보다 얇게 형성할 수 있고, 용이하게 파인 피치를 구현할 수 있다. 각각의 절연층(130)은 동일하거나 상이한 절연 물질을 사용할 수 있으며, 동일한 물질을 사용하는 경우, 경우에 따라서는 경계가 불분명할 수 있으나, 반드시 이에 한정되는 것은 아니다.
제 1 배선 패턴(131)은 재배선 역할 등을 수행하며, 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pd), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 제 1 배선 패턴(131)은 해당층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등의 역할을 수행할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드 등의 패드 역할을 수행할 수도 있다.
제 2 배선 패턴(141)은 접속단자(145)의 패드 역할을 수행한다. 즉, 제 2 배선 패턴(141)은 접속단자 패드(141)이다. 이때, 적어도 응력이 집중되는 부분(R 및 R')에 배치된 접속단자 패드(141)는 단순한 원형의 형상이 아니게 구현한다. 예를 들면, 접속단자 패드(141)는 그 중심으로부터 테두리 중 적어도 두 개의 지점까지의 거리(D1, D2)가 서로 다를 수 있다. 이를 통하여, 상술한 바와 같이, 보다 우수한 응력 분산 효과, 앵커링 효과 등을 가질 수 있다.
예를 들면, 도 5에 도시한 바와 같이, 접속단자 패드(141)는 동일 평면에서 복수의 돌출부(141P)를 가질 수 있다. 복수의 돌출부(141P)를 통하여 접속단자 패드(141)의 접속단자(145)를 지지하는 면적이 확대될 수 있다. 또한, 접속단자 패드(141)와 접속단자(145) 간에 보다 우수한 접착력을 구현할 수 있다. 또한, 복수의 돌출부(141P)를 통하여 앵커링 효과를 부여할 수 있다. 그 결과, 보드레벨 신뢰성을 개선할 수 있다.
복수의 돌출부(141P)는 그 중심을 기준으로 동일 평면에서 서로 다른 방향으로 돌출된 것이면 그 구체적인 형상이 특별히 한정되지 않는다. 예를 들면, 도 5 (a) 에서와 같이 직사각형의 중심을 기준으로 서로 다른 네 방향으로 돌출된 것일 수 있고(예컨대, 십자 형상), 도 5 (b) 에서와 같이 원형의 중심을 기준으로 서로 다른 네 방향으로 돌출된 것일 수 있으며(예컨대, 변형된 십자 형상), 도 5 (c) 에서와 같이 육각형의 중심을 기준으로 서로 다른 여섯 방향으로 돌출된 것일 수 있고(예컨대, 코스모스 형상), 도 5 (d) 에서와 같이 삼각형의 중심을 기준으로 서로 다른 세 방향으로 돌출된 것일 수 있으나(예컨대, 풍차 형상), 이에 한정되는 것은 아니며, 이들이 조합된 모양일 수도 있고, 또는 이와 다른 변형된 형태일 수도 있음은 물론이다. 복수의 돌출부(141P)는 그 수가 특별히 제한되는 것은 아니나, 동일 평면에서 서로 다른 방향으로 돌출된 적어도 셋 이상의 돌출부(141P)를 포함하는 것일 수 있으며, 이와 같이 동일 평면에서 서로 다른 방향으로 돌출된 적어도 셋 이상의 돌출부(141P)를 포함하는 경우, 응력 완화, 앵커링 효과 등에 보다 유리할 수 있으며, 그 결과 보드레벨 신뢰성 개선에 보다 유리할 수 있다.
복수의 돌출부(141P)의 끝 부분은 패시베이션층(140)에 의하여 모두 커버될 수 있다. 이와 같이 복수의 돌출부(141P)의 대부분의 면적이 패시베이션층(140)에 커버되는 경우, 응력 완화, 앵커링 효과 등에 보다 유리할 수 있으며, 그 결과 보드 레벨 신뢰성 개선에 보다 유리할 수 있다. 복수의 돌출부(141P)를 갖는 접속단자 패드(141)의 중심에서 그 테두리까지의 거리를 R1 이라 하고, 복수의 돌출부(141P)를 갖는 접속단자 패드(141)의 중심에서 개구부(143)의 테두리까지의 최장 거리를 R2 라 할 때, R1은 상기 R2와 같거나 더 클 수 있다. 예를 들면, 개구부(143)는 소위 SMD(Solder Mask Defined) 타입일 수 있다. 즉, 패시베이션층(140)은 접속단자 패드(141)의 테두리를 대부분 커버하는 것일 수 있다. 이 경우, 상술한 바와 같은 응력 완화, 앵커링 효과 등에 보다 유리할 할 수 있다.
또는, 도 6에 도시한 바와 같이, 접속단자 패드(141)는 평면 형상이 다각 형상을 가질 수 있다. 이 경우, 유사하게, 복수의 각진 부위(141C)를 통하여 접속단자 패드(141)의 접속단자(145)를 지지하는 면적이 확대될 수 있다. 또한, 접속단자 패드(141)와 접속단자(145) 간에 보다 우수한 접착력을 구현할 수 있다. 또한, 복수의 각진 부위(141C)를 통하여 앵커링 효과를 부여할 수 있다. 그 결과, 보드레벨 신뢰성을 개선할 수 있다.
다각 형상의 구체적인 형태는 특별히 한정되지 않는다. 예를 들면, 도 6 (a) 에서와 같이 사각 형상일 수 있고, 도 6 (b) 에서와 같이 오각 형상일 수도 있다. 또한, 도 6 (c) 에서와 같이 육각 형상일 수도 있고, 도 6 (d) 에서와 같이 삼각 형상일 수도 있다. 다만, 이에 한정되는 것은 아니며, 이들이 조합된 모양일 수도 있고, 또는 이와 다른 다각 형상일 수도 있음은 물론이다.
복수의 각진 부위(141C)는 패시베이션층(140)에 의하여 모두 커버될 수 있다. 이와 같이 복수의 각진 부위(141C)가 패시베이션층(140)에 커버되는 경우, 응력 완화, 앵커링 효과 등에 보다 유리할 수 있으며, 그 결과 보드 레벨 신뢰성 개선에 보다 유리할 수 있다. 다각 형상을 갖는 접속단자 패드(141)의 중심에서 그 테두리까지의 거리를 R1 이라 하고, 다각 형상을 갖는 접속단자 패드(141)의 중심에서 개구부(143)의 테두리까지의 최장 거리를 R2 라 할 때, 마찬가지로 R1은 상기 R2와 같거나 더 클 수 있다. 예를 들면, 개구부(143)는 소위 SMD(Solder Mask Defined) 타입일 수 있다. 즉, 패시베이션층(140)은 접속단자 패드(141)의 테두리를 대부분 커버하는 것일 수 있다. 이 경우, 상술한 바와 같은 응력 완화, 앵커링 효과 등에 보다 유리할 할 수 있다.
제 3 배선 패턴(142)은 제 2 배선 패턴(141)과 연결되며, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등의 역할을 수행할 수 있다. 제 2 배선 패턴(141) 및 제 3 배선 패턴(142)의 형성 물질로는 마찬가지로 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pd), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 제 2 배선 패턴(141) 중 노출된 영역에는 필요에 따라 표면처리층이 더 형성될 수 있다. 표면처리층은 그 기술분야에 공지된 것이라면 특별히 한정되는 것은 아니며, 예를 들어, 전해 금도금, 무전해 금도금, OSP 또는 무전해 주석도금, 무전해 은도금, 무전해 니켈도금/치환금도금, DIG 도금, HASL 등에 의해 형성될 수 있다.
비아(133)는 서로 다른 층에 형성된 배선 패턴(131, 141, 142), 전극패드(120P) 등을 전기적으로 연결시키며, 그 결과 패키지(100A) 내에 전기적 경로를 형성시킨다. 비아(133) 역시 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pd), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(133)는 도전성 물질로 완전히 충전될 수 있고, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 형상이 하면으로 갈수록 직경이 작아지는 테이퍼 형상, 하면으로 갈수록 직경이 커지는 역 테이퍼 형상, 원통형상 등 그 기술분야에 공지된 모든 형상이 적용될 수 있다.
패시베이션층(140)은 재배선층(130, 131, 133, 141, 142)을 외부의 물리적 화학적 손상 등으로부터 보호하기 위한 구성이다. 패시베이션층(140)의 물질은 특별히 한정되지 않으며, 예를 들면, 솔더 레지스트를 사용할 수 있다. 즉, 패시베이션층(140)은 솔더 레지스트층일 수 있다. 그 외에도 재배선층(130, 131, 133, 141, 142)의 절연층(130)과 동일한 물질, 예를 들면 동일한 PID 수지를 사용할 수도 있다. 패시베이션층(140)은 단층인 것이 일반적이나, 필요에 따라 다층으로 구성될 수도 있다. 패시베이션층(140)은 접속단자 패드(141)의 적어도 일부를 오픈시키는 개구부(143)를 갖는다. 개구부(143)의 평면 형상은 원형 또는 타원형일 수 있으나, 이에 한정되는 것은 아니다.
접속단자(145)는 전자부품 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 구성이다. 예를 들면, 전자부품 패키지(100A)는 접속단자(145)를 통하여 전자기기의 메인보드에 실장 된다. 접속단자(145)는 개구부(143)에 배치되며, 개구부(143)를 통하여 노출된 접속단자 패드(141)와 연결된다. 이를 통하여 전자부품(120)과도 전기적으로 연결된다.
접속단자(145)는 도전성 물질, 예를 들면, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pd), 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 접속단자(145)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 접속단자(145)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다.
접속단자(145) 중 적어도 하나는 팬-아웃(fan-out) 영역에 배치된다. 팬-아웃(fan-out) 영역이란 전자부품이 배치된 영역을 벗어나는 영역을 의미한다. 즉, 일례에 따른 전자부품 패키지(100A)는 팬-아웃(fan-out) 패키지이다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 별도의 기판 없이 전자기기에 실장이 가능한바 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
접속단자(145)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 접속단자(145)의 수는 전자부품(120)의 전극패드(120P)의 수에 따라서 수십 내지 수천 개일 수 있으며, 이에 한정되는 것은 아니고, 그 이상 또는 그 이하의 수를 가질 수도 있다.
일례에 따른 전자부품 패키지(100A)는 전자부품(120)을 봉합하는 봉합재(110); 를 더 포함할 수 있다. 봉합재(110)는 전자부품(120)을 보호하기 위한 구성이다. 봉합재(110)의 구체적인 재료는 특별히 한정되는 않는다. 예를 들면, 그 재료로 절연 물질이 사용될 수 있는데, 이때 절연 물질로는 마찬가지로 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들면, 프리프레그, ABF, FR-4, BT, PID 수지 등이 사용될 수 있다. 또한, EMC 등의 공지의 몰딩 재료를 사용할 수 있음은 물론이다.
봉합재(110)에는 전자파 차단을 위하여 필요에 따라 도전성 입자가 포함될 수 있다. 도전성 입자는 전자파 차단이 가능한 것이면 어떠한 것이든 사용할 수 있으며, 예를 들면, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pd), 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 특별히 이에 한정되는 것은 아니다.
도 7은 접속단자 패드의 배열의 일례를 개략적으로 나타낸 평면도다.
도면을 참조하면, 패시베이션층(140)은, 평면에서 바라보았을 때, 전자부품(120)이 배치되는 영역과 대응되는 제 1 영역(X)과, 제 1 영역(X)을 둘러싸는 제 2 영역(Y)을 포함한다. 이때 제 2 영역(Y)의 최외측의 구석(A)은 상술한 R 및 R' 영역에 대응되는 영역일 수 있으며, 이 경우 상술한 바와 같이 패키지(100A)를 보드에 실장하는 경우 접속단자(145)에 응력이 특히 집중되는 영역일 수 있다. 따라서, 적어도 제 2 영역(Y)의 최외측의 구석(A)에 응력 완화가 가능하도록 상술한 바와 같이 원형이 아닌 접속단자 패드(141)를 배치하는 경우, 패키지(100A)의 보드 레벨 신뢰성을 개선할 수 있다. 물론, 그 외의 다른 영역에도 원형이 아닌 접속단자 패드(141)가 배치될 수 있다. 또한, 제 1 영역(X)의 최외측의 구석(a) 역시 응력이 집중되는 영역일 수 있으며, 따라서 여기에도 상술한 바와 같이 원형이 아닌 접속단자 패드(141)를 형성할 수 있다. 한편, 최외측은 접속단자 패드가 배치될 수 있는 가장 바깥쪽 영역을 의미하며, 외측은 이러한 가장 바깥쪽 영역을 포함하는 바깥쪽 영역을 의미한다. 이때, 바깥쪽 영역과 안쪽 영역의 구분이 모호한 경우, 즉 중심과 최외측의 중간 지점은 바깥쪽 영역으로 해석한다. 또한, 구석은 접속단자 패드가 배치될 수 있는 어느 영역의 꼭지 부분을 의미하며, 모퉁이는 이러한 꼭지 부분에서 접속단자 패드가 소정 개수 더 배치될 수 있도록 확장된 코너 부분을 의미한다. 한편, 도면에서는 원형이 아닌 접속단자 패드로써 십자 형상의 접속단자 패드를 예로써 도시하였으나, 이에 한정되는 것은 아니며, 상술한 바와 같이 다양한 형상의 원형이 아닌 접속단자 패드가 이에 적용될 수 있음은 물론이다.
도 8은 접속단자 패드의 배열의 다른 일례를 개략적으로 나타낸 평면도다.
도면을 참조하면, 패시베이션층(140)은, 평면에서 바라보았을 때, 전자부품(120)이 배치되는 영역과 대응되는 제 1 영역(X)과, 제 1 영역(X)을 둘러싸는 제 2 영역(Y)을 포함한다. 이때 제 2 영역(Y)의 최외측 모퉁이(B)는 상술한 R 및 R' 영역에 대응되는 영역일 수 있으며, 이 경우 상술한 바와 같이 패키지(100A)를 보드에 실장하는 경우 접속단자(145)에 응력이 특히 집중되는 영역일 수 있다. 따라서, 적어도 제 2 영역(Y)의 최외측 모퉁이(B)에 응력 완화가 가능하도록 상술한 바와 같이 원형이 아닌 접속단자 패드(141)를 형성하는 경우, 패키지(100A)의 보드 레벨 신뢰성을 개선할 수 있다. 물론, 그 외의 다른 영역에도 원형이 아닌 접속단자 패드(141)가 배치될 수 있다. 또한, 제 1 영역(X)의 최외측의 모퉁이(b) 역시 응력이 집중되는 영역일 수 있으며, 따라서 여기에도 상술한 바와 같이 원형이 아닌 접속단자 패드(141)를 형성할 수 있다. 한편, 도면에서는 원형이 아닌 접속단자 패드로써 십자 형상의 접속단자 패드를 예로써 도시하였으나, 이에 한정되는 것은 아니며, 상술한 바와 같이 다양한 형상의 원형이 아닌 접속단자 패드가 이에 적용될 수 있음은 물론이다.
도 9는 접속단자 패드의 배열의 다른 일례를 개략적으로 나타낸 평면도다.
도면을 참조하면, 패시베이션층(140)은, 평면에서 바라보았을 때, 전자부품(120)이 배치되는 영역과 대응되는 제 1 영역(X)과, 제 1 영역(X)을 둘러싸는 제 2 영역(Y)을 포함한다. 이때 제 2 영역(Y)의 최외측(C)은 상술한 R 및 R' 영역에 대응되는 영역일 수 있으며, 이 경우 상술한 바와 같이 패키지(100A)를 보드에 실장하는 경우 접속단자(145)에 응력이 특히 집중되는 영역일 수 있다. 따라서, 적어도 제 2 영역(Y)의 최외측(C)에 응력 완화가 가능하도록 상술한 바와 같이 원형이 아닌 접속단자 패드(141)를 형성하는 경우, 패키지(100A)의 보드 레벨 신뢰성을 개선할 수 있다. 물론, 그 외의 다른 영역에도 원형이 아닌 접속단자 패드(141)가 배치될 수 있다. 또한, 제 1 영역(X)의 최외측(C) 역시 응력이 집중되는 영역일 수 있으며, 따라서 여기에도 상술한 바와 같이 원형이 아닌 접속단자 패드(141)를 형성할 수 있다. 한편, 도면에서는 원형이 아닌 접속단자 패드로써 십자 형상의 접속단자 패드를 예로써 도시하였으나, 이에 한정되는 것은 아니며, 상술한 바와 같이 다양한 형상의 원형이 아닌 접속단자 패드가 이에 적용될 수 있음은 물론이다.
도 10은 접속단자 패드의 배열의 다른 일례를 개략적으로 나타낸 평면도다.
도면을 참조하면, 패시베이션층(140)은, 평면에서 바라보았을 때, 전자부품(120)이 배치되는 영역과 대응되는 제 1 영역(X)과, 제 1 영역(X)을 둘러싸는 제 2 영역(Y)을 포함한다. 이때 제 2 영역(Y)의 외측의 모퉁이(D)는 상술한 R 및 R' 영역에 대응되는 영역일 수 있으며, 이 경우 상술한 바와 같이 패키지(100A)를 보드에 실장하는 경우 접속단자(145)에 응력이 특히 집중되는 영역일 수 있다. 따라서, 적어도 제 2 영역(Y)의 외측의 모퉁이(D)에 응력 완화가 가능하도록 상술한 바와 같이 원형이 아닌 접속단자 패드(141)를 형성하는 경우, 패키지(100A)의 보드 레벨 신뢰성을 개선할 수 있다. 물론, 그 외의 다른 영역에도 원형이 아닌 접속단자 패드(141)가 배치될 수 있다. 또한, 복수의 이종재료가 만나는 제 1 영역(X)의 최외측의 구석 및 제 2 영역(Y)의 제 1 영역(X)의 최외측의 구석을 감싸는 부분(d)에도 패키지(100A)를 보드에 실장 하는 경우 접속단자(145)에 응력이 보다 집중될 수 있으며, 따라서 여기에도 상술한 바와 같이 원형이 아닌 접속단자 패드(141)를 형성할 수 있다. 한편, 도면에서는 원형이 아닌 접속단자 패드로써 십자 형상의 접속단자 패드를 예로써 도시하였으나, 이에 한정되는 것은 아니며, 상술한 바와 같이 다양한 형상의 원형이 아닌 접속단자 패드가 이에 적용될 수 있음은 물론이다.
도 11은 전자부품 패키지의 다른 일례를 개략적으로 나타내는 단면도다.
도면을 참조하면, 다른 일례에 따른 전자부품 패키지(100B)는 소위 패키지 온 패키지(Package on Package: PoP) 타입일 수 있다. 즉, 다른 일례에 따른 전자부품 패키지(100B)는 봉합재(110)를 관통하는 관통배선(113)을 더 포함할 수 있다. 더불어, 관통배선(113)과 연결되는 접속단자(150)를 더 포함할 수 있다. 나머지 구성은 상술한 바와 같다.
관통배선(113)은 패키지(100A) 상에 다른 패키지 서로 다른 패키지나 표면 실장형(SMT) 부품 등이 배치될 때, 이들을 전자부품(110)과 전기적으로 연결시키기는 역할을 수행한다. 관통배선(113)의 형성 재료로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pd), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 관통배선(113)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능한바, 자세한 내용은 생략한다.
접속단자(150)는 패키지(100B) 상에 다른 패키지 등이 배치될 때, 이들과 연결하기 위한 접속 수단으로의 역할을 수행한다. 접속단자(150)는 도전성 물질, 예를 들면, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pd), 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 접속단자(150)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 다만, 볼(ball), 예를 들면, 솔더 볼인 것이 일반적이다. 접속단자(150)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다.
도 12는 전자부품 패키지의 다른 일례를 개략적으로 나타내는 단면도다.
도면을 참조하면, 다른 일례에 따른 전자부품 패키지(100C)는 소위 판넬 레벨 패키지(Panel Level Package: PLP) 타입일 수 있다. 즉, 다른 일례에 따른 전자부품 패키지(100C)는 재배선층(130) 상에 배치되며 관통 홀을 갖는 프레임(115)을 더 포함할 수 있다. 이때, 전자부품(120)은 프레임(115)의 관통 홀에 배치될 수 있다. 또한, 봉합재(110)는 프레임(115) 및 전자부품(120)의 타측과, 관통 홀의 내부를 채울 수 있다. 프레임(115)의 관통 홀 내면, 프레임(115)의 상면, 및/또는 프레임(115)의 하면에는 필요에 따라서 금속층(116, 117, 118)이 배치될 수 있다. 나머지 구성은 상술한 바와 같다.
프레임(115)은 패키지(100C)를 지지하기 위한 구성으로, 이를 통하여 강성유지 및 두께 균일성의 확보가 가능하다. 프레임(115)는 상면 및 상기 상면과 마주보는 하면을 가지며, 이때 관통 홀이 상면과 하면 사이를 관통하도록 형성된다. 관통 홀에는 전자부품(120)이 프레임(115)과 이격 되도록 배치되며, 그 결과 전자부품(120)의 측면 주위는 프레임(115)에 의하여 둘러싸인다. 프레임(115)의 재료는 패키지를 지지할 수 있는 것이면 특별히 한정되는 않는다. 예를 들면, 절연 물질이 사용될 수 있는데, 이때 절연 물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들면, 프리프레그, ABF, FR-4, BT 수지 등이 사용될 수 있다. 또는, 강성 및 열 전도도가 우수한 금속(metal)이 사용될 수 있는데, 이때 금속으로는 Fe-Ni계 합금이 사용될 수 있으며, 이때 몰딩 재료,층간 절연 재료 등과의 접착력을 확보하기 위하여, Fe-Ni계 합금 표면에 Cu 도금을 형성할 수도 있다. 그 외에도 기타 유리(glass), 세라믹(ceramic), 플라스틱(plastic) 등이 사용될 수도 있다. 프레임(115)의 단면에서의 두께는 특별히 한정되지 않으며, 전자부품(120)의 단면에서의 두께에 맞춰 설계할 수 있다. 예를 들면, 100㎛ 내지 500㎛ 정도일 수 있다.
프레임(115)의 관통 홀 내면, 프레임(115)의 상면, 및/또는 프레임(115)의 하면에 필요에 따라 배치되는 금속층(116, 117, 118)은, 방열 특성의 향상 및/또는 전자파 차단을 위한 구성으로, 형성 재료로는, 예를 들면, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pd), 티타늄(Ti), 또는 이들의 합금 등의 열 전도율이 높은 금속을 특별한 제한 없이 사용할 수 있다. 전자부품(120)에서 방출된 열은 금속층(116, 117, 118)을 거쳐 프레임(110)의 상측 또는 하측으로 전도, 복사, 또는 대류에 의하여 분산될 수 있다.
도 13은 전자부품 패키지의 다른 일례를 개략적으로 나타내는 단면도다.
도면을 참조하면, 다른 일례에 따른 전자부품 패키지(100D)는 소위 판넬 레벨 패키지(Panel Level Package: PLP) 타입이면서, 동시에 소위 패키지 온 패키지(Package on Package: PoP) 타입일 수 있다. 즉, 다른 일례에 따른 전자부품 패키지(100A)는 프레임(115)을 관통하는 관통배선(113)을 더 포함할 수 있으며, 이때, 프레임(115)의 상면 및 하면에는 각종 패턴(112a, 112b)이 배치될 수 있고, 관통 홀의 내면에는 필요에 따라서 금속층(116)이 배치될 수 있다. 더불어, 관통배선(113)과 연결되는 접속단자(170)을 더 포함할 수 있다. 나머지 구성은 상술한 바와 같다.
관통배선(113)은 프레임(115) 만을 관통하는 것일 수 있으며, 구체적인 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 접속단자(170)는 캡슐재(110)의 상면에 형성된 상측 개구부(부호 미도시)에 배치될 수 있으며, 구체적인 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 프레임(115)의 상면 및 하면에 배치된 각종 패턴(112a, 112b)은 배선 및/ 또는 패드 패턴일 수 있으며, 이와 같이 프레임(115)의 상면 및 하면에도 배선을 형성할 수 있는바 패키지(100A)에 보다 넓은 라우팅(Routing) 영역을 제공할 수 있으며, 그 결과 재배선층(130)의 설계 자유도를 보다 개선할 수 있다. 프레임(115)의 관통 홀 내면에는 필요에 따라 배치되는 금속층(116)은, 방열 특성의 향상 및/또는 전자파 차단을 위한 구성으로, 이와 같이 관통 홀 내면에만 금속층(116)이 배치되는 경우 충분한 방열 효과 및 전자파 차단 효과를 가질 수 있다.
도 14는 전자부품 패키지의 다른 일례를 개략적으로 나타내는 단면도다.
도면을 참조하면, 다른 일례에 따른 전자부품 패키지(100E)는 전자부품 패키지(100D)가 변형된 것일 수 있다. 즉, 프레임(115)의 상면 및/또는 하면에 프레임(115)의 관통 홀과 일체화된 관통 홀을 갖는 절연층(111a, 112b)이 더 배치될 수 있다. 절연층(111a)에는 봉합재(110)까지 관통하는 상측 개구부(151)가 형성될 수 있으며, 이를 통하여 패턴(112a) 중 일부가 외부로 노출될 수 있다. 노출된 패턴(112a)는 패키지(100E) 상에 배치되는 다른 형태의 전자부품이나 전자부품 패키지의 와이어 본딩의 패드 역할을 수행할 수 있다. 이 경우 배선 패턴(112b)에 따라서 재배선층(130, 131, 133, 141, 142)의 층 수를 줄일 수 있고, 그 결과 공정 불량에 따른 수율 저하를 방지할 수 있다. 그 외의 다른 구성은 상술한 바와 같다.
절연층(111a, 111b)은 전자부품(120)의 배치 전에 보다 많은 배선 패턴을 형성하기 위한 것이다. 절연층(111a, 111b)의 수가 늘어날수록 해당층 상에 보다 많은 배선 패턴을 형성하여 재배선층(130, 131, 133, 141, 142)의 층 수를 줄일 수 있다. 그 결과 전자부품(120) 배치 후 재배선층(130, 131, 133, 141, 142) 형성 과정에서 발생하는 불량에 따라 전자부품(120)을 사용하지 못하는 확률이 줄어든다. 즉, 전자부품(120) 배치 후의 공정 불량에 따른 수율 저하의 문제를 방지할 수 있다. 절연층(111a, 111b)에도 이들을 관통하는 관통 홀이 형성될 수 있으며, 이는 프레임(110)을 관통하는 관통 홀과 일체화될 수 있다. 이 경우, 전자부품(120)은 일체화된 관통 홀 내부에 배치될 수 있다. 절연층(111a, 111b)에도 각종 패턴 및 비아(부호 미표시)가 형성될 수 있다.
절연층(111a, 111b)의 물질로는 절연 물질이 사용될 수 있는데, 이때 절연 물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들면, 프리프레그, ABF, FR-4, BT 수지 등이 사용될 수 있다. 감광성 절연 수지와 같은 감광성 절연 물질을 사용하는 경우 절연층(111a, 111b)을 보다 얇게 형성할 수 있고, 용이하게 파인 피치를 구현할 수 있다. 각각의 절연층(111a, 111b)은 동일하거나 상이한 절연 물질을 포함할 수 있다. 또한, 절연층(111a, 111b)은 대략 동일하거나 또는 상이한 두께를 가질 수 있다. 절연층(111a, 111b)의 물질이 동일하고, 두께가 대략 동일하며, 그층 수가 동일한 경우, 프레임(115)을 기준으로 서로 대칭이 될 수 있는바, 휨 제어에 보다 용이할 수 있다.
도 15는 전자부품 패키지의 다른 일례를 개략적으로 나타내는 단면도다.
도면을 참조하면, 다른 일례에 따른 전자부품 패키지(100F)는 전자부품 패키지(100D)가 변형된 것일 수 있다. 즉, 프레임(115)의 하면에 형성된 패턴(112b)이 일면이 노출되도록 프레임(115) 내부에 매립된 것일 수 있다. 이 경우 프레임(115)의 하면에 형성된 패턴(112b)의 두께를 무시할 수 있는바, 재배선층(130, 131, 141, 142, 133)의 전자부품(120)의 전극패드(120P)와 연결되는 비아(133)를 더 얇은 두께로 형성할 수 있으며, 그 결과 파인 피치화가 가능하다. 그 외의 다른 구성은 상술한 바와 같다.
도 16은 전자부품 패키지의 다른 일례를 개략적으로 나타내는 단면도다.
도면을 참조하면, 다른 일례에 따른 전자부품 패키지(100G)는 전자부품 패키지(100F)가 변형된 것일 수 있다. 즉, 프레임(115a, 115b)이 다층으로 구성될 수 있으며, 이때 프레임(115a, 115b)의 내부에도 패턴(112c) 배치될 수 있다. 프레임(115a, 115b) 내부에 배치된 패턴(112c)는 비아(113a, 113b)를 통하여 프레임(115a, 115b) 양측에 형성된 패턴(112a, 112b)와 전기적으로 연결될 수 있다. 이 경우, 재배선층(130, 131, 141, 142, 133)에 형성할 패턴을 프레임(115a, 115b) 에 더 형성함으로써, 재배선층(130, 131, 141, 142, 133)의 층 수를 줄일 수 있다. 또한, 재배선층(130, 131, 141, 142, 133)의 설계 자유도를 높일 수 있다. 또한, 재배선층(130, 131, 141, 142, 133) 제조 시 발생하는 공정 불량을 줄일 수 있는바, 수율이 향상될 수 있다. 그 외의 다른 구성은 상술한 바와 같다.
도 17은 일례에 따른 전자부품 패키지가 회로기판에 실장 된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 보드(200)는 전자부품 패키지가 실장 되는 실장패드(201)를 갖는다. 전자부품 패키지는 상술한 전자부품 패키지(100A ~ 100E)일 수 있다. 이때, 전자부품 패키지는 접속단자 패드(141) 중 적어도 응력이 집중되는 영역(R 및 R')에 배치되는 접속단자 패드(141)를 원형이 아닌 형태, 예를 들면, 복수의 돌출부(141P)를 가지는 형태로 구현하는바, 응력이 완화될 수 있으며, 그 결과 전자부품과 메인보드의 열팽창계수(CTE) 차이에 의하여 휨이 발생하는 경우에도 접속단자(145)에 크랙이 발생하는 것을 방지할 수 있다. 물론, 다른 영역에 배치되는 접속단자 패드(141) 역시 복수의 돌출부(141P)를 가질 수 있다.
도 18은 원형의 접속단자 패드만을 갖는 전자부품 패키지가 회로기판에 실장 된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 보드(200')는 전자부품 패키지가 실장 되는 실장패드(201')를 갖는다. 이때, 전자부품 패키지는 상술한 전자부품 패키지(100A ~ 100G)와 유사하게 전자부품(120), 재배선층(130', 131', 133', 141', 142'), 패시베이션층(140'), 접속단자(140'), 봉합재(110') 등을 포함할 수 있다. 다만, 접속단자 패드(141')가 모두 단순히 원형으로 구현되는바, 전자부품과 메인보드의 열팽창계수(CTE) 차이에 의하여 휨이 발생하는 경우, 응력이 그대로 집중이 되어, 접속단자(145')에 크랙이 발생하는 것을 방지할 수 없다. 더불어, 접속단자 패드(141')에도 이러한 응력이 전달되어 크랙이 발생할 수 있다. 따라서, 보드레벨 신뢰성이 떨어진다.
한편, 본 개시에서 연결된다는 의미는 직접 연결되는 것뿐만 아니라, 접착제층 등을 통하여 간접적으로 연결되는 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다.
또한, 본 개시에서 제 1, 제 2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제 1 구성요소는 제 2 구성요소로 명명될 수도 있고, 유사하게 제 2 구성요소는 제 1 구성요소로 명명될 수도 있다.
또한, 본 개시에서 사용된 일례라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
또한, 본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
1000: 전자기기 1010: 메인 보드
1020: 칩 관련 부품 1030: 네트워크 관련 부품
1040: 기타 부품 1050: 카메라
1060: 안테나 1070: 디스플레이
1080: 배터리 1090: 신호 라인
1100: 스마트 폰 1101: 스마트 폰 바디
1110: 스마트 폰 메인 보드 1120: 스마트 폰 내장 전자부품
1130: 스마트 폰 카메라 100A ~ 100G: 전자부품 패키지
110: 봉합재 120: 전자부품
120P: 전극패드 130: 절연층
131: 각종 패턴 133: 비아
140: 패시베이션층 141: 접속단자 패드
141P: 돌출부 142: 각종 패턴
143: 개구부 113: 관통배선
150: 접속단자 115: 프레임
116, 117, 118: 금속층 112a, 112b: 각종 패턴
170: 접속단자 111a, 111b: 절연층
151: 상측 개구부 200: 회로기판
201: 실장패드
1020: 칩 관련 부품 1030: 네트워크 관련 부품
1040: 기타 부품 1050: 카메라
1060: 안테나 1070: 디스플레이
1080: 배터리 1090: 신호 라인
1100: 스마트 폰 1101: 스마트 폰 바디
1110: 스마트 폰 메인 보드 1120: 스마트 폰 내장 전자부품
1130: 스마트 폰 카메라 100A ~ 100G: 전자부품 패키지
110: 봉합재 120: 전자부품
120P: 전극패드 130: 절연층
131: 각종 패턴 133: 비아
140: 패시베이션층 141: 접속단자 패드
141P: 돌출부 142: 각종 패턴
143: 개구부 113: 관통배선
150: 접속단자 115: 프레임
116, 117, 118: 금속층 112a, 112b: 각종 패턴
170: 접속단자 111a, 111b: 절연층
151: 상측 개구부 200: 회로기판
201: 실장패드
Claims (16)
- 전자부품;
상기 전자부품과 전기적으로 연결되며, 접속단자 패드를 갖는 재배선층; 및
상기 재배선층의 일측에 배치되며, 상기 접속단자 패드의 적어도 일부를 오픈시키는 개구부를 갖는 패시베이션층; 을 포함하며,
상기 접속단자 패드는 그 중심으로부터 테두리 중 적어도 두 개의 지점까지의 거리가 서로 다른,
전자부품 패키지.
- 제 1 항에 있어서,
상기 접속단자 패드의 중심에서 상기 접속단자 패드의 테두리까지의 최단 거리를 R1 이라 하고, 상기 접속단자 패드의 중심에서 상기 개구부의 테두리까지의 최장 거리를 R2 라 할 때, R1 ≥ R2 를 만족하는,
전자부품 패키지.
- 제 1 항에 있어서,
상기 접속단자 패드는 상기 접속단자 패드의 중심을 기준으로 동일 평면에서 서로 다른 방향으로 돌출된 복수의 돌출부를 갖는,
전자부품 패키지.
- 제 3 항에 있어서,
상기 복수의 돌출부의 끝 부분은 상기 패시베이션층에 의하여 커버되는,
전자부품 패키지.
- 제 1 항에 있어서,
상기 접속단자 패드는 평면 형상이 다각 형상을 갖는,
전자부품 패키지.
- 제 5 항에 있어서,
상기 접속단자 패드의 복수의 각진 부위는 상기 패시베이션층에 의하여 커버되는,
전자부품 패키지.
- 제 1 항에 있어서,
상기 개구부는 평면 형상이 원 형상을 갖는,
전자부품 패키지.
- 제 1 항에 있어서,
상기 패시베이션층은 상기 전자부품의 배치 영역과 대응되는 제 1 영역 및 상기 제 1 영역을 둘러싸는 제 2 영역을 포함하며,
상기 접속단자 패드는 상기 제 1 영역의 최외측의 구석 및 상기 제 2 영역의 최외측의 구석 중 어느 하나에 배치된,
전자부품 패키지.
- 제 1 항에 있어서,
상기 패시베이션층은 상기 전자부품의 배치 영역과 대응되는 제 1 영역 및 상기 제 1 영역을 둘러싸는 제 2 영역을 포함하며,
상기 접속단자 패드는 상기 제 1 영역의 최외측의 모퉁이 및 상기 제 2 영역의 최외측의 모퉁이 중 어느 하나에 배치된,
전자부품 패키지.
- 제 1 항에 있어서,
상기 패시베이션층은 상기 전자부품의 배치 영역과 대응되는 제 1 영역 및 상기 제 1 영역을 둘러싸는 제 2 영역을 포함하며,
상기 접속단자 패드는 상기 제 1 영역의 최외측 및 상기 제 2 영역의 최외측 중 어느 하나에 배치된,
전자부품 패키지.
- 제 1 항에 있어서,
상기 패시베이션층은 상기 전자부품의 배치 영역과 대응되는 제 1 영역 및 상기 제 1 영역을 둘러싸는 제 2 영역을 포함하며,
상기 접속단자 패드는 상기 제 2 영역의 외측 모퉁이에 배치된,
전자부품 패키지.
- 제 1 항에 있어서,
상기 패시베이션층은 상기 전자부품의 배치 영역과 대응되는 제 1 영역 및 상기 제 1 영역을 둘러싸는 제 2 영역을 포함하며,
상기 접속단자 패드는 상기 제 1 영역의 최외측의 구석과 상기 제 2 영역의 상기 제 1 영역의 최외측의 구석을 감싸는 부분에 배치된,
전자부품 패키지.
- 제 1 항에 있어서,
상기 패시베이션층의 개구부에 배치되며, 상기 접속단자 패드와 연결된 접속단자; 를 더 포함하며,
상기 접속단자는 솔더볼이고, 상기 접속단자 패드는 솔더볼 패드이며, 상기 패시베이션층은 솔더레지스트층인,
전자부품 패키지.
- 제 1 항에 있어서,
상기 재배선층 상에 배치되며 관통 홀을 갖는 프레임; 을 더 포함하며,
상기 전자부품은 상기 프레임의 관통 홀에 배치된,
전자부품 패키지.
- 제 14 항에 있어서,
상기 전자부품을 봉합하는 봉합재; 를 더 포함하며,
상기 봉합재는 상기 프레임 및 상기 전자부품의 타측과, 상기 관통 홀의 내부를 채우는,
전자부품 패키지.
- 보드; 및
상기 보드 상에 실장된 전자부품 패키지; 를 포함하며,
상기 전자부품 패키지는, 전자부품, 상기 전자부품과 전기적으로 연결되며, 접속단자 패드를 갖는 재배선층, 및 상기 재배선층의 일측에 배치되며, 상기 접속단자 패드의 적어도 일부를 오픈시키는 개구부를 갖는 패시베이션층을 포함하며, 상기 접속단자 패드는 그 중심으로부터 테두리 중 적어도 두 개의 지점까지의 거리가 서로 다른,
전자기기.
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Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
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ID=59052788
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111341752A (zh) * | 2018-12-18 | 2020-06-26 | 三星电子株式会社 | 半导体封装件 |
CN117199857A (zh) * | 2023-11-07 | 2023-12-08 | 荣耀终端有限公司 | 框架板、电路板组件、电子设备以及框架板的制造方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011176011A (ja) * | 2010-02-23 | 2011-09-08 | Panasonic Corp | 半導体集積回路装置 |
JP2012043990A (ja) * | 2010-08-19 | 2012-03-01 | Fujikura Ltd | 配線基板 |
JP2014056925A (ja) * | 2012-09-12 | 2014-03-27 | Shinko Electric Ind Co Ltd | 半導体パッケージ、半導体装置及び半導体パッケージの製造方法 |
-
2016
- 2016-03-22 KR KR1020160034178A patent/KR102003389B1/ko active IP Right Grant
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011176011A (ja) * | 2010-02-23 | 2011-09-08 | Panasonic Corp | 半導体集積回路装置 |
JP2012043990A (ja) * | 2010-08-19 | 2012-03-01 | Fujikura Ltd | 配線基板 |
JP2014056925A (ja) * | 2012-09-12 | 2014-03-27 | Shinko Electric Ind Co Ltd | 半導体パッケージ、半導体装置及び半導体パッケージの製造方法 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111341752A (zh) * | 2018-12-18 | 2020-06-26 | 三星电子株式会社 | 半导体封装件 |
CN111341752B (zh) * | 2018-12-18 | 2023-10-31 | 三星电子株式会社 | 半导体封装件 |
CN117199857A (zh) * | 2023-11-07 | 2023-12-08 | 荣耀终端有限公司 | 框架板、电路板组件、电子设备以及框架板的制造方法 |
CN117199857B (zh) * | 2023-11-07 | 2024-04-19 | 荣耀终端有限公司 | 框架板、电路板组件、电子设备以及框架板的制造方法 |
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