JP2012043990A

JP2012043990A - 配線基板

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Publication number: JP2012043990A
Application number: JP2010184060A
Authority: JP
Inventors: Masanobu Saruta; 正暢猿田
Original assignee: Fujikura Ltd
Current assignee: Fujikura Ltd
Priority date: 2010-08-19
Filing date: 2010-08-19
Publication date: 2012-03-01

Abstract

【課題】配線部と下地膜や基板との温度膨張係数の差に起因する、配線部分の歪みや剥がれを防止した配線基板を提供する。
【解決手段】配線基板は、半導体基板と、半導体基板の一面側に配され直線状に延びる部位を有する配線部４と、半導体基板の一面側に配され配線部の部位の一端部と接続したランド部５と、半導体基板の一面側に配され、面内においてランド部から局所的に配される凸部６と、を備えていることを特徴とする。
【選択図】図２

Description

本発明は、配線基板に関する。

近年の電子機器の軽薄短小化、高性能化に伴い、これらの電子機器に使用される電子部品は、小型化、高機能化のものが要求されている。その要求にこたえるべくＣＳＰ（チップスケールパッケージ）、特に「ウエハレベルＣＳＰ」（以下、ＷＬＣＳＰという場合がある）と呼ばれる半導体パッケージが提案され、実用化されつつある（例えば、特許文献１参照）。

ウエハレベルＣＳＰでは、ウエハ上に、絶縁樹脂層、配線層、封止層などを形成し、さらにはんだバンプを形成した後、ダイシングにより複数のチップを得る。
ＷＬＣＳＰでは、前記チップがそのままのサイズでパッケージの施された半導体チップとなるため、その占有面積を狭くすることができ、高密度実装が可能である。ＷＬＣＳＰは、半導体チップに形成されたはんだバンプを用いて外部の回路基板に実装される。
貫通配線を使用したウエハレベルパッケージは半導体デバイスの電気回路をデバイスの裏面側に引き出すことに特徴があり、裏面側に引き出した配線にバンプを設けて例えばプリント回路基板上に実装する。

一般的に、多くの半導体基板はシリコン（Ｓｉ）からなり、半導体パッケージとプリント回路基板等との熱膨張率は相違しているので、熱膨張率の相違に基づく応力が半導体パッケージの端子に集中する。この応力が原因ではんだバンプにクラックが発生、伸展し、破断に到るため問題となっている。
このため、応力緩和層を形成して実装後の熱履歴に耐えうる構造がとられている（例えば、特許文献２、３参照）。

しかしながら、特許文献３では、応力がバンプと配線との接合材に集中するためその接合強度を向上させる対策が打たれているが、バンプと配線の接合強度が十分ある場合、応力によって配線の下地が剥がれてしまうという問題があった。

ＷＯ２００５／０２２６３１特許第３４５４２５９号特許第４０９６８７２号

本発明はこのような従来の実情に鑑みて考案されたものであり、配線部と下地膜や基板との温度膨張係数の差に起因する、下地膜の歪みや剥がれを防止した配線基板を提供することを目的とする。

本発明の請求項１に記載の配線基板は、半導体基板と、前記半導体基板の一面側に配され直線状に延びる部位を有する配線部と、前記半導体基板の一面側に配され前記配線部の前記部位の一端部と接続したランド部と、前記半導体基板の一面側に配され、該面内において前記ランド部から局所的に配される凸部と、を備えていることを特徴とする。
本発明の請求項２に記載の配線基板は、請求項１において、前記凸部を複数備え、前記複数の凸部は、前記配線部をなす前記部位の長手方向及び、該部位と前記ランド部とを貫く直線に対して線対称に配されていること、を特徴とする。
本発明の請求項３に記載の配線基板は、請求項１または２において、前記ランド部の形状が、前記配線部をなす前記部位の長手方向及び、該部位と前記ランド部とを貫く直線に対して線対称であること、を特徴とする。
本発明の請求項４に記載の配線基板は、請求項１乃至３のいずれかにおいて、前記凸部の長さが１０μｍ以上であること、を特徴とする。

本発明の配線基板では、半導体基板と、前記半導体基板の一面側に配され直線状に延びる部位を有する配線部と、前記半導体基板の一面側に配され前記配線部の前記部位の一端部と接続したランド部と、前記半導体基板の一面側に配され、該面内において前記ランド部から局所的に配される凸部と、を備えているので、該凸部分において、ランド部に加わる応力を均一に分散する作用が働き、ランド部のエッジ部において局所的に応力が加わりにくくなり、下地膜の破壊を抑制することができる。これにより本発明では、配線部と下地膜や半導体基板との温度膨張係数の差に起因する、下地膜の歪みや剥がれを防止した配線基板を提供することができる。

本発明の配線基板の一実施形態を示す断面図。図１に示す配線基板において、主要部分を抜き出して示す平面図。配線基板の他の例を示す図であり、主要部分を抜き出して示す平面図。配線基板の他の例を示す図であり、主要部分を抜き出して示す平面図。配線基板の他の例を示す図であり、主要部分を抜き出して示す平面図。配線基板の製造方法を示す断面工程図。本発明の配線基板の第二実施形態を示す図であり、主要部分を抜き出して示す平面図。配線基板の他の例を示す図であり、主要部分を抜き出して示す平面図。配線基板の他の例を示す図であり、主要部分を抜き出して示す平面図。配線基板の他の例を示す図であり、主要部分を抜き出して示す平面図。従来の配線基板において、主要部分を抜き出して示す図。

以下、本発明の好適な実施形態について説明する。
＜第一実施形態＞
図１は、本発明の配線基板の一実施形態を示す断面図である。また、図２は、図１に示す配線基板において、本発明の特徴部分である配線部及びランド部の部分を抜き出して示す平面図である。
この配線基板１は、図１に示すように、半導体基板２と、半導体基板２の一面２ａ側に配され直線状に延びる部位４ａを有する配線部４と、前記半導体基板２の一面２ａ側に配され前記配線部４の前記部位４ａの一端部と接続したランド部５と、前記ランド部５上に配され前記配線部４と電気的に接続されたはんだバンプ７と、を備える。
また、この配線基板１は、前記半導体基板２の他面２ｂ側に配された機能素子１０及び電極１１と、前記半導体基板２を貫通して配され該基板の一面２ａ側と他面２ｂ側を電気的に接続する貫通配線１４とを備えている。貫通配線１４は前記配線部４と電気的に接続されている。

そして本発明の配線基板１は、図２に示すように、前記半導体基板２の一面２ａ側に配され、該面内において前記ランド部５から局所的に配される凸部６を備えることを特徴とする。
本発明では、前記凸部６の部分において、ランド部５に加わる応力を均一に分散する作用が働き、ランド部５のエッジ部分において局所的に応力が加わりにくくなり、下地膜（パッシベーション膜３）の破壊を抑制することができる。これにより本発明の配線基板１は、ランド部５及び配線部４と下地膜（パッシベーション膜３）や半導体基板２との温度膨張係数の差に起因する、下地膜（パッシベーション膜３）の歪みや剥がれを防止することができる。

半導体基板２は、シリコンウエハ等の半導体ウエハでもよく、半導体ウエハをチップ寸法に切断（ダイシング）した半導体チップであってもよい。半導体基板２が半導体チップである場合は、まず、半導体ウエハの上に、各種半導体素子やＩＣ、誘導素子等を複数組、形成した後、チップ寸法に切断することで複数の半導体チップを得ることができる。

半導体基板２の表面には、配線部４やランド部５の下地膜として、ＳｉＮまたはＳｉＯ_２等からなるパッシベーション膜３（不動態化による絶縁膜）が形成されている。パッシベーション膜３は、例えばＬＰ−ＣＶＤ法等により形成することができ、その膜厚は例えば０．１〜０．５μｍである。

機能素子１０としては、例えばＩＣチップや、ＦＥＴトランジスタ、ＣＣＤ素子等の光素子、マイクロリレー、マイクロスイッチ、圧力センサ、加速度センサ、高周波フィルタ、マイクロミラー、マイクロリアクター、μ−ＴＤＳ、ＤＮＡチップ、ＭＥＭＳデバイス、マイクロ燃料電池等が挙げられる。

電極１１は、半導体基板２の他面２ｂ側に設けられ、少なくとも一部が、後述する貫通配線１４の貫通孔１３の一方の開口部から孔内に露呈するようにして設けられている。
電極１１は、配線部１２を介して、該他面２ｂ内にある機能素子１０と電気的に接続されている。
電極１１の材質としては、例えばアルミニウム（Ａｌ）や銅（Ｃｕ）、アルミニウム−シリコン（Ａｌ−Ｓｉ）合金、アルミニウムーシリコンー銅（Ａｌ−Ｓｉ−Ｃｕ）合金等の導電性に優れる材質が好適に用いられる。

上記半導体基板２の一面２ａから他面２ｂに向かう貫通孔１３が形成され、この貫通孔１３に導電部が形成されることにより貫通配線１４が形成されている。
貫通孔１３は、図１に示すように、半導体基板２において、一面２ａから他面２ｂに配された電極１１が孔内に露呈するように、半導体基板２内に開けられてなる。貫通孔１３の口径は、例えば数十μｍ程度である。

導電部の材質としては、導電性に優れた材料を用いることが好ましい。また、導電部は、電極１１との密着性に優れるとともに、導電部を構成する元素が電極１１や半導体基板２内に拡散しない材料を用いれば、さらに好ましい。
例えば、導電部が単層である場合には、電極１１と同材料であることが望ましく、Ａｌ、Ｃｕ、Ｎｉ、Ａｕ等の金属材料を用いれば、導電性や電極１１との密着性等の点で好ましい。

配線部４は、電極１１とはんだバンプ７とを電気的に接続する再配線層（アンダーパス）である。配線部４は、直線状に延びる部位４ａを有し、該部位４ａの一端部はランド部５と接続されている。また、前記部位４ａの他端部は、貫通配線１４と電気的に接続されている。

配線部４は、例えば、銅、クロム、アルミニウム、チタン、金、チタン−タングステン合金等が好適に用いられ、その厚みは２〜４０μｍが好ましく、さらに好ましくは５〜２０μｍである。これにより十分な導電性が得られる。配線部４は、例えば、電解銅めっき法等のめっき法、スパッタリング法、蒸着法、または２つ以上の方法の組み合わせにより形成することができる。

ランド部５は、パッシベーション膜３上であってはんだバンプ７が配される部位に配され、前記配線部４の前記部位４ａの一端部と接続されている。ランド部５は、パッケージの配線部４とはんだバンプ７との間を電気的に接続する役割を有する。
ランド部５は、例えば、銅、クロム、アルミニウム、チタン、金、チタン−タングステン合金等が好適に用いられる。ランド部５は、例えば、電解銅めっき法等のめっき法、スパッタリング法、蒸着法、または２つ以上の方法の組み合わせにより形成することができる。

はんだバンプ７は、Ｓｎ−Ｐｂ共晶はんだ、Ｓｎ−Ａｇ−Ｃｕ系の鉛を含まない高温はんだ等を用いることができる。その他にも、Ｐｂ，ｌｎ，Ｓｎ，Ａｕ，Ａｇ，Ｃｕ，Ｂｉ，Ｚｎのいずれかを少なくとも一つ含む材料を用いることができる。はんだバンプ７は、例えば、はんだボール搭載法、電解はんだめっき法、はんだボール搭載法、はんだペースト印刷法、はんだペーストディスペンス法、はんだ蒸着法等により形成することができる。

ここで、図１１は従来の配線基板において、主要部分を抜き出して示す図であり、（ａ）は平面図、（ｂ）は断面図である。
上記のような構造の配線基板１に熱を加えると、ランド部５及び配線部４（例えばＣｕ）の熱膨張係数と、下地となるパッシベーション膜３（例えばＳｉＯ_２）や半導体基板２（例えばＳｉ）との熱膨張係数の差によって、ランド部５のエッジ部分に応力がかかる。特に図１１に示すＷ部分に最も大きな応力がかかる。矢印はその位置における応力の向きと大きさを視覚的に表したものである。ランド部５の形状が丸だけで配線が接続されていない場合、応力は丸の外周に分散されて均等に力がかかるのに対し、図１１（ａ）のような一般的な形状の場合は、ランド部５に配線部４がつながっているため、膨張収縮はランド部５と配線部４との接続部分（図１１（ａ）中Ｘ部分）を支点に起こり、支点からの距離が最も遠いＷ部分側の応力が最も大きくなるからである。
その際、図１１（ｂ）に示すように下地のパッシベーション膜３（ＳｉＯ_２）とランド部５との間に応力集中が発生するため、パッシベーション膜３に欠陥（例えばクラックＫ）があると、亀裂が生じパッシベーション膜３と半導体基板２との間の剥離を引き起こす要因となる。

そこで本発明の配線基板１では、図２に示すように、前記半導体基板２の一面２ａ側に配され、該面内において前記ランド部５から局所的に配される凸部６を備えることを特徴とする。
本発明においては、図２に示すようにランド部５に凸部６を設けることで膨張収縮の支点がランド部５の中心になり、かつＹ部とＺ部の両方で固定されているため、応力が集中する箇所は図２の上下方向となるが、その絶対値は図１１の場合と比較して半分以下になり、パッシベーション膜３（ＳｉＯ_２）に亀裂を生じさせるほどの応力にはならない。

このように、前記凸部６の部分においてランド部５に加わる応力を均一に分散する作用が働き、ランド部５のエッジ部において局所的に応力が加わりにくくなり、パッシベーション膜３の破壊を抑制することができる。これにより本発明の配線基板１は、ランド部及び配線部４と下地膜であるパッシベーション膜３や半導体基板２との温度膨張係数の差に起因する、パッシベーション膜３の歪みや剥がれを防止することができる。

また、凸部６の長さＬは、１０μｍ以上であることが好ましい。
凸部６の長さ（ランド部５のエッジから凸部６の先端までの距離Ｌ）を少なくとも１０μｍ以上とすることで、上述したような応力緩和の効果を十分に得ることができる。凸部６の長さが１０μｍ未満であると、上述したような応力緩和の効果が十分に得られない。

一方、高周波デバイスの場合、隣り合ったランド部５同士でインピーダンスが整合性を持つように配線設計を行うのが一般的である。つまりランド部５から飛び出した凸部６の長さを調整して信号の反射が少なくなるように調整することが出来る。すなわち、ランド部５に設けた凸部６の長さが長すぎる場合には整合性がとりにくいため、配線部４の途中にランド部５を設けたような形状は適さないことを意味している。

さらに、ランド部５の形状として、前記配線部４をなす前記部位４ａの長手方向及び、該部位４ａと前記ランド部５とを貫く直線αに対して線対称であることが好ましい。
ランド部５は図２に示すような円形状、あるいは図３に示すような方形状が一般的であるが、形状は特に決まっておらず設計によって自由に変わっているのが実情である。例えば一般的にティアドロップ型と呼ばれる図４に示すような形状も存在する。
ランド部５を前記直線に対して線対称な形状とすることで、ランド部５に加わる応力をより均一に分散する作用が働き、ランド部５のエッジ部において局所的に応力が加わりにくくなり、パッシベーション膜３の破壊をより確実に抑制することができる。

また、前記凸部６が配される位置としては、該凸部６が前記直線αに対して線対称な位置に配されることが好ましい。凸部６を線対象でない位置に配した場合、高温時にランド部５のエッジ部に加わる応力が非対称に分布して加わる。そのため、局所的に大きな応力が加わった箇所で、パッシベーション膜３（ＳｉＯ_２）の破壊強度を超えた応力が加わってパッシベーション膜３が破壊する事態が生じ易くなる。凸部６を前記直線αに対して線対称な位置に配することで、ランド部５に加わる応力を均一に分散する作用が働き、ランド部５のエッジ部において局所的に応力が加わりにくくなり、パッシベーション膜３の破壊を抑制することができる。

なお、凸部６の形状については特に限定されるものではなく、ランド部５と接触していない側の先端形状は長方形でなくても良く、例えば図５に示すようにエッジに曲率を設けた形状でもよい。

また、配線基板１は、前記配線部４が埋設されるように、前記半導体基板２の一面２ａ側に配された封止層８を、さらに備えていることが好ましい。
封止層８は、配線部４５を保護するためのもので、例えば、ポリイミド系樹脂、エポキシ系樹脂、シリコン系樹脂（シリコーン）等により構成され、その厚みは５〜５０μｍ程度である。

このような封止層８は、例えば、感光性ポリイミド系樹脂等の感光性樹脂をフォトリソグラフィ技術によりパターニングすることによって形成することができる。なお、封止層８の形成方法は、この方法に限定されるものではない。

さらに、この配線基板１は、図１に示すように、接合材２１を介してキャップ基板２０と貼り合せられていてもよい。
キャップ基板２０は、ガラス基板やシリコン基板など、配線基板１の用途によって選択することが可能である。イメージセンサなどの光学デバイスをパッケージングする場合は、ガラス基板などの透明な基板が一般的に使用される。
また、キャップ基板２０は、ＭＥＭＳ制御用など各種のＩＣや、別のＭＥＭＳ素子が形成されたウエハであってもよい。

接合材２１は、配線基板１とキャップ基板２０との間隔を確保するともに、キャップ基板２０を配線基板１と接合するものである。接合材２１は、キャップ基板２０を配線基板１と接合したときに、機能素子１０の周囲を切れ目なく囲い、かつ、機能素子１０の上を覆わないような所定位置に設けられる。これにより、機能素子１０の周囲の空間が、配線基板１（半導体基板２）、キャップ基板２０及び接合材２１により封止される。

接合材２１の材料としては、例えば感光性もしくは非感光性の液状樹脂（ＵＶ硬化型樹脂、可視光硬化型樹脂、赤外光硬化型樹脂、熱硬化型樹脂等）やドライフィルムが挙げられる。樹脂の種類としては、エポキシ樹脂、シリコン樹脂、アクリル樹脂、ポリイミド樹脂等が利用でき、半導体パッケージの使用環境に応じて適宜選択すればよい。

接合材２１の厚みは、特に限定されるものではなく、機能素子１０から要求される仕様などの条件に応じて自由に選択可能であるが、例えば数μｍ〜数百μｍの範囲であれば、機能素子１０の周囲に十分なキャビティ１８を確保することができるとともに、配線基板１全体の寸法を抑制することができる。接合材２１の厚みは、例えば、５〜７５μｍとする。

次に、このような配線基板１の製造方法について説明する。
図６（ａ）〜図６（ｄ）は、配線基板１の製造方法を示す断面工程図である。
（１）まず、シリコン等の半導体基板２の表面（他面２ｂ）に、例えば光デバイス等の所望の機能素子１０や接続に必要な配線部１２及び電極１１を、通常の半導体製造プロセスを利用して形成する。

（２）次に、図６（ａ）に示すように、機能素子１０等が形成された半導体基板２とキャップ基板２０とを、接合材２１を介して接合する。この際、機能素子１０を内側にして、かつ機能素子１０に接触しないようにしてキャップ基板２０をかぶせて接合する。ここでは接合材２１によりキャビティ１８を設けているが、キャップ基板２０にキャビティ空間を設けておくことで、封止方法を樹脂接合ではなく、金属接合や陽極接合といった手法を用いることも可能である。また、機能素子１０の特性や構造上に制約が無ければ、キャビティ１８を形成する必要はなく、接合材２１にて全面を接合してもよい。

接合材２１を形成するには、例えば液状樹脂を使用して印刷法により所定位置に塗布したり、ドライフィルムを貼り付けてこれをフォトリソグラフィ技術により所定位置のみ残してパターニングする方法等が利用できる。

（３）次に、半導体基板２の一面２aをバックグラインド（ＢＧ：Back Grind）及び研磨加工を行い、デバイス厚さを例えば２００μｍとする。ここでは２００μｍに仕上げたが、デバイスの種類によって厚さは任意である。

（４）次に、図６（ｂ）に示すように、半導体基板２の研磨面（一面２ａ）にフォトリソグラフィにより所定位置を開口させたマスク（図示略）を形成する。そして該マスクを利用して例えば反応性イオンエッチング（ＤＲＩＥ：Deep Reactive Ion Etching）法等を使用して半導体基板２をエッチングし、貫通孔１３を形成する。貫通孔１３は貫通配線１４を形成するためのもので、開口後に機能素子１０の電極１１上に貫通孔１３が形成される位置に設ける。

ＤＲＩＥ法を用いることにより、精度の高い孔加工が可能となる。一般的には、エッチングガスに六フッ化硫黄（ＳＦ_６）を用い、高密度プラズマによるエッチングと、側壁へのパッシベーション成膜を交互に行うことにより（Bosch プロセス）、シリコン基板を深堀エッチングすることができる。

貫通孔１３は円形に限定されず、電極１１との接触面積が確保できるような大きさであれば如何なる大きさでもよく、その形状は楕円形、四角形、三角形、矩形など如何なる形状でもよい。
さらに、貫通孔１３を形成する方法も、ＤＲＩＥ法に限定されず、水酸化カリウム（ＫＯＨ）水溶液などによるウェットエッチング法を用いても構わない。

（５）次に、半導体基板２の全面に絶縁膜（図示略）を形成する。絶縁膜としては、酸化珪素（ＳｉＯ_２）、窒化珪素（Ｓｉ_３Ｎ_４）、リンシリケートガラス（ＰＳＧ）、ボロンリンシリケートガラス（ＢＰＳＧ）等が利用でき、半導体パッケージの使用環境に応じて適宜選択すればよい。ＳｉＯ_２、Ｓｉ_３Ｎ_４はＣＶＤを利用すれば任意の厚さに成膜できる。ＳｉＯ_２からなる絶縁膜１７を成膜するには、例えば、シランやテトラエトキシシラン（ＴＥＯＳ）を原料とするプラズマＣＶＤ法により形成することができる。

（６）次に、ドライエッチングを利用して貫通孔１３の底部にある絶縁膜を除去し、電極１１の表面の一部を露出させる。また、ＳｉＯ_２をエッチングする場合には、四フッ化炭素（ＣＦ_４）を用いたReactive Ion Etching（ＲＩＥ) 法を用いることができる。

（７）次に、図６（ｃ）に示すように、貫通孔１３内に導電体を充填し、貫通配線１４を形成する。
まず、スパッタ法を用いて貫通孔１３内にバリア層（図示略）を形成する。バリア層の材料として、たとえばＴｉ、ＴｉＮ、ＴｉＷ、Ｃｒ、Ｔａ、ＴａＮが挙げられる。スパッタの方法としては、一般的なスパッタ法よりもスパッタ粒子の指向性が高いロングスロー法やコリーメート法を用いるのが好ましい。
その後、スパッタ法を用いて貫通孔１３内にシード層（図示略）を形成する。シード層として、たとえば銅（Ｃｕ）が用いられる。この場合も、バリア層と同様に指向性の高いスパッタ法を用いることで、貫通孔１３内部へ被覆良くシード層を形成することが可能となる。

次に、電解めっき法を用いて貫通孔１３内に導電体からなる貫通配線１４を形成する。導電体としては、電気の良導体であれば特に制限は無く、例えば電気抵抗が低い銅、アルミニウム、ニッケル、クロム、銀、錫等の他に、Ａｕ−Ｓｎ、Ｓｎ−Ｐｂ等の合金、あるいはＳｎ基、Ｐｂ基、Ａｕ基、Ｉｎ基、Ａｌ基などのはんだ合金等の金属が利用できる。
また、前記バリア層及びシード層をエッチングすることにより、半導体基板２の一面２ａ側に、前記貫通配線１４と電気的に接続された配線部４及びランド部５を形成する。

配線部４及びランド部５をサブトラクティブ法で形成する場合、シード層形成後に全面めっきを行い、エッチング用のフォトマスクに、例えば図２に示すようにランド部５に凸部６が配された形状のものを使用する。
配線部４及びランド部５をセミアディティブ法で形成しても良く、この場合、まずはめっき用のフォトリソグラフィを行うが、その際、例えば図２に示すようにランド部５に凸部６が配された形状のフォトマスクを使用する。

（８）次に、半導体基板２及び配線部４上に絶縁性の封止層８を形成する。
封止層８は、例えば感光性ポリイミド系樹脂、エポキシ系樹脂、シリコン系樹脂（シリコーン）、ポリベンゾオキサゾール（ＰＢＯ）等の感光性樹脂を、スピンコート法やラミネート法を用い、フォトリソグラフィ技術によりパターニングすることによって形成することができる。
その際、ランド部５を少なくとも露出するような開口部を封止層８に設ける。なお、開口部の直径は、露光時に用いるフォトマスクの開口径によって調整することができる。封止層８の厚みは５〜５０μｍ程度である。

なお、封止層８の形成には、電着法、スプレーコート法、印刷法を用いることも可能である。また、樹脂のパターニングには、レーザー加工法、プラズマエッチング法も可能である。
また、ラミネート法の場合、あらかじめパターニングされたシート状の樹脂をラミネートにて圧着させることも可能である。また、樹脂をスクリーン印別法にて直接、成膜及びパターニングする方法も可能である。なお、これらの場合、樹脂が感光性である必要はない。

（９）次に、図６（ｄ）に示すように、封止層８の開口部ａにより露出されたランド部５上に、はんだボール搭載法、電解はんだめっき法、はんだペースト印刷法、はんだペーストディスペンス法、はんだ蒸着法等によりはんだを転写し、その後、リフロー炉を用いてはんだボールを溶融させ、ランド部５上に、はんだバンプ７２４を形成する。

（１０）最後に、半導体基板２、キャップ基板２０及び前記接合材２１を一括して切削し（ダイシングを行い）、配線基板１を個片化する。
以上のようにして、図１に示すような配線基板１が得られる。

このようにして製造された配線基板１は、前記半導体基板２の一面２ａ側に配され、該面内において前記ランド部５から局所的に配される凸部６を備えているので、該凸部６分において、ランド部５に加わる応力を均一に分散する作用が働き、ランド部５のエッジ部において局所的に応力が加わりにくくなる。これにより本発明の配線基板１は、ランド部５及び配線部４とパッシベーション膜３や半導体基板２との温度膨張係数の差に起因する、パッシベーション膜３の歪みや剥がれを防止することができる。

＜第二実施形態＞
次に、本発明の第二実施形態について説明する。
なお、以下の説明においては、上述した第一実施形態と異なる部分について主に説明し、第一実施形態と同様の部分については、その説明を省略する。
図７は本実施形態にかかる配線基板において、特徴部分である配線部及びランド部の部分を抜き出して示す平面図である。
上述した第一実施形態では、ランド部５に凸部６を一つのみ備えていたが、本実施形態の配線基板では、凸部６を複数備え、該複数の凸部６は、配線部４をなす部位４ａの長手方向及び、該部位４ａと前記ランド部５とを貫く直線αに対して線対称に配されている。

複数の凸部６を線対象でない位置に配した場合、高温時にランド部５のエッジ部に加わる応力が非対称に分布して加わる。そのため、局所的に大きな応力が加わった箇所で、パッシベーション膜３（ＳｉＯ_２）の破壊強度を超えた応力が加わってパッシベーション膜３が破壊する事態が生じ易くなる。例えば図８に示すように、複数の凸部６を前記直線αに対して非対称に配した場合、図８中矢印Ａで示す位置に大きな応力が局所的に加わり、パッシベーション膜３へダメージが及ぶ可能性がある。

一方、図７に示したように、複数の凸部６を前記直線αに対して線対称な位置に配置した場合、ランド部５に加わる応力を均一に分散する作用が働き、ランド部５のエッジ部において局所的に応力が加わりにくくなり、パッシベーション膜３の破壊を抑制することができる。

また高周波デバイスの場合、隣り合ったランド部５同士でインピーダンスが整合性を持つように配線設計を行うのが一般的であり、ランド部５に複数の凸部６を線対称に配置し、かつチップ内に多数配置したランド部５を同じ形状にすることで、インピーダンスの整合をとりやすくなるため、設計が容易になる。

複数の凸部６の配置方法としては、直線αに対して線対称な位置であれば特に限定されるものではなく、例えば図９や図１０に示すような形態を挙げることができる。

次に、本発明の効果を確認するために行った実施例について説明する。

半導体基板としてベアのシリコンウエハを用い、キャップ基板としてガラス基板を用いて、上述したような製造方法により、図１に示すような配線基板を作製した。
このとき、ランド部及び凸部を図２に示すような形状で設けたものを実施例とし、図１１（ａ）に示すように凸部を設けなかったものを比較例とした。
完成したウエハレベルパッケージをダイシングにてチップ化した。

実施例及び比較例のチップをそれぞれ１００チップずつ用意し、プリント基板に実装させたものに熱サイクル（１０００サイクル）を印加した。熱サイクル条件は−６５〜１５０℃で、１時間に３サイクルである。
熱サイクルの前後において、チップのランド部の状態をＩＲ（赤外）顕微鏡で観察し、クラックや剥がれの有無を確認した。ランド部の下の層に剥がれが発生している場合、その剥がれによって発生する空間は１μｍ以下の薄い空間であり、ＩＲ顕微鏡観察時に干渉縞となって観察される。

ランド部を図１１（ａ）に示すような形状とした比較例の配線基板では１００チップ中８３チップでランド部に剥がれが観察されたのに対し、ランド部及び凸部を図２に示すような形状とした実施例の配線基板では、剥がれは１００チップ中０チップであった。なお、その剥がれ箇所は、断面研磨後のＳＥＭ観察結果からＳｉＯ_２とシリコンの界面であることが確認された。

この剥がれのメカニズムは、ランド部（Ｃｕ）の熱膨張係数と、半導体基板（Ｓｉ）やパッシベーション膜（ＳｉＯ_２）の熱膨張係数の差によって、熱サイクルが繰り返された際にランド部のエッジに応力がかかり、特にＷ部に集中した応力によってパッシベーション膜（ＳｉＯ_２）にクラックが発生し、その後パッシベーション膜（ＳｉＯ_２）と半導体基板（Ｓｉ）との間にクラックが成長し最終的に剥がれたものである。

一方、実施例のチップにおいても同様にランド部のエッジに応力はかかるが、Ｙ部には凸部があるため応力集中は分散し、パッシベーション膜（ＳｉＯ_２）のクラックや剥がれは発生しなかった。
これにより、ランド部に局所的に凸部を配することで、該凸部分において、ランド部に加わる応力を分散することができ、ランド部及び配線部とパッシベーション膜や半導体基板との温度膨張係数の差に起因する、パッシベーション膜の歪みや剥がれを防止することができることが確認された。

以上、本発明の配線基板について説明してきたが、本発明はこれに限定されるものではなく、発明の趣旨を逸脱しない範囲で適宜変更可能である。

本発明は、配線基板に広く適用可能である。

１配線基板、２半導体基板、３パッシベーション膜、４配線部、５ランド部、６凸部、７はんだバンプ、８封止層、１０機能素子、１１電極、１２導電部、１３貫通孔、１４貫通配線、２０キャップ基板、２１接合材。

Claims

半導体基板と、
前記半導体基板の一面側に配され直線状に延びる部位を有する配線部と、
前記半導体基板の一面側に配され前記配線部の前記部位の一端部と接続したランド部と、
前記半導体基板の一面側に配され、該面内において前記ランド部から局所的に配される凸部と、を備えていることを特徴とする配線基板。
前記凸部を複数備え、
前記複数の凸部は、前記配線部をなす前記部位の長手方向及び、該部位と前記ランド部とを貫く直線に対して線対称に配されていること、を特徴とする請求項１に記載の配線基板。
前記ランド部の形状が、前記配線部をなす前記部位の長手方向及び、該部位と前記ランド部とを貫く直線に対して線対称であること、を特徴とする請求項１または２に記載の配線基板。
前記凸部の長さが１０μｍ以上であること、を特徴とする請求項１乃至３のいずれかに記載の配線基板。