CN110391226A - 半导体器件 - Google Patents

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Abstract

本公开的实施例涉及一种半导体器件，包括：被提供在由晶面(100)构成的半导体衬底的主表面中的单元区域；嵌入半导体衬底中的场绝缘膜；以及围绕单元区域的环形p型阱区域。p型阱区域包括在<010>方向上延伸的第一区域、在<001>方向上延伸的第二区域、以及连接第一区域和第二区域并且在平面图中具有弧形形状的第三区域。在平面图中，场绝缘膜具有被提供在p型阱区域中并且沿着p型阱区域延伸的开口。开口包括在第一区域中在<010>方向上延伸的第一开口和在第二区域中在<001>方向上延伸的第二开口，并且第一开口和第二开口在第三区域中彼此分开。

Description

半导体器件
相关申请的交叉引用
本申请要求于2018年4月18日提交的日本专利申请No.2018-080189的优先权，其内容通过引用并入本申请。
技术领域
本发明涉及一种半导体器件，并且可以适用于例如具有功率晶体管的半导体器件。
背景技术
具有功率晶体管的半导体器件包括其中形成有多个功率晶体管的单元区域和围绕单元区域的外围区域(终止区域)。
功率晶体管的示例包括例如具有沟槽栅极的功率MISFET和具有沟槽栅极的IGBT。然后，作为外围区域的结构，场限制环、场板等是已知的。
日本专利申请公开No.2005-19734(专利文献1)描述了一种半导体器件，包括：由形成在半导体衬底中的p型半导体区域构成的场限制环11；以及由与场限制环11连接的布线构成的场板24。然后，场板24形成在形成在半导体衬底上的场绝缘膜3A上和覆盖场绝缘膜3A的绝缘膜14上，并且通过被提供在绝缘膜14中的接触沟槽17连接到场限制环11。
发明内容
在上述专利文献1中，在接触沟槽中，存在与场绝缘膜和绝缘膜的膜厚度相当的阶梯差(step difference)，并且该阶梯差成为抑制半导体器件的小型化的原因。因此，本申请的发明人使用浅沟槽隔离(STI)技术等检查了半导体器件的小型化。然而，作为检查的结果，发现在使用STI技术的情况下出现了半导体器件的击穿电压降低的新问题。即，在具有功率晶体管的半导体器件中期望改进击穿电压。
根据说明书中的描述和附图，其他问题和新颖特征将很清楚。
根据实施例，一种半导体器件包括：半导体衬底，由硅制成并且包括由(100)晶面构成的主表面和第一导电类型的第一半导体区域；被提供在主表面中的元件形成区域；具有上表面和底表面的场绝缘膜，底表面位于半导体衬底内，并且上表面从半导体衬底的主表面暴露；以及第二导电类型的阱区域，具有封闭环形形状以便围绕元件形成在平面图中的区域，阱区域被提供在第一半导体区域中从而阱区域的端部部分终止于场绝缘膜的底表面上。然后，在平面图中，阱区域包括在<010>方向上延伸的第一区域、在<001>方向上延伸的第二区域、以及将第一区域和第二区域彼此连接并且在平面图中具有弧形形状的第三区域。此外，在平面图中，场绝缘膜具有被提供在阱区域中并且沿着阱区域延伸的开口，该开口包括在第一区域中在<010>方向上延伸的第一开口和在第二区域中在<001>方向上延伸的第二开口，并且第一开口和第二开口在第三区域中彼此分开。
根据一个实施例，可以增强半导体器件的击穿电压。
附图说明
图1是根据第一实施例的半导体器件的平面透视图；
图2是根据检查示例的半导体器件的主要部分的平面图；
图3是沿着图2的B-B'线得到的主要部分的截面图；
图4是示出检查示例的问题的图；
图5是根据第一实施例的半导体器件的主要部分的平面图；
图6是图1的部分A的放大平面图；
图7是沿着图6的C-C'线得到的截面图；
图8是沿着图6的D-D'线得到的截面图；
图9是根据第一实施例的半导体器件在其制造过程中的截面图；
图10是根据第一实施例的半导体器件在其制造过程中的截面图；
图11是根据第一实施例的半导体器件在其制造过程中的截面图；
图12是根据第一实施例的半导体器件在其制造过程中的截面图；
图13是根据第一实施例的半导体器件在其制造过程中的截面图；
图14是根据第一实施例的半导体器件在其制造过程中的截面图；
图15是根据第一实施例的半导体器件在其制造过程中的截面图；
图16是根据第一实施例的半导体器件在其制造过程中的截面图；
图17是示出根据第一实施例的场绝缘膜的制造过程的截面图；
图18是示出根据第一实施例的场绝缘膜的制造过程的截面图；
图19是示出根据第一实施例的场绝缘膜的制造过程的截面图；
图20是示出根据第一实施例的场绝缘膜的制造过程的截面图；
图21是示出离子注入步骤中的杂质分布的图；
图22是示出比较示例1中的p型阱区域的制造方法的截面图；
图23是示出根据第一实施例的p型阱区域的制造方法的截面图；
图24是比较示例1中的角部区域的截面图；
图25是修改示例1中的半导体器件在其制造过程中的截面图；
图26是修改示例1中的半导体器件在其制造过程中的截面图；
图27是修改示例1中的半导体器件在其制造过程中的截面图；
图28是修改示例1中的半导体器件在其制造过程中的截面图；
图29是修改示例2中的半导体器件的主要部分的平面图；
图30是修改示例3中的半导体器件的主要部分的平面图；
图31是修改示例4中的半导体器件的主要部分的平面图；
图32是修改示例4中的半导体器件的主要部分的透视图；
图33是根据第二实施例的半导体器件的主要部分的平面图；
图34是修改示例5中的半导体器件的主要部分的平面图；
图35是修改示例6中的半导体器件的主要部分的平面图；
图36是根据第三实施例的半导体器件的主要部分的平面图；
图37是修改示例7中的半导体器件的主要部分的平面图；
图38是根据第四实施例的半导体器件的平面透视图；
图39是根据第四实施例的半导体器件的主要部分的平面图；
图40是沿着图39的G-G'线得到的截面图；
图41是根据第五实施例的半导体器件的平面透视图；
图42是根据第五实施例的半导体器件的主要部分的平面图；
图43是沿着图42的线I-I'得到的截面图；
图44是沿着图42的J-J'线得到的截面图；
图45是根据第六实施例的半导体器件的外部外观的平面图；以及
图46是示出根据第六实施例的半导体器件的内部结构的透视放大平面图。
具体实施方式
在下面描述的实施例中，为方便起见，当需要时，将在多个部分或实施例中描述本发明。然而，除非另有说明，否则这些部分或实施例彼此不相关，并且一个部分或实施例涉及另一部分或实施例的全部或一部分作为其修改示例、细节或补充说明。此外，在下面描述的实施例中，当提及元件的数目(包括件数、值、数量、范围等)时，除非另有说明或者除了其中数目原则上明显限于特定数目的情况之外，元件的数目不限于特定数目，并且大于或小于特定数目的数目也是适用的。此外，在下面描述的实施例中，不言而喻，除非另有说明或者除了组件(包括元件步骤)原则上显然必不可少的情况之外，组件并不总是必不可少的。类似地，在下面描述的实施例中，当提及组件的形状、其位置关系等时，除非另有说明或者除了可以想到它们原则上显然被排除在外的情况之外，包括基本上近似和类似的形状等。对于上述数值和范围也是如此。
在下文中，将参考附图详细描述本发明的实施例。注意，在用于描述实施例的所有附图中，具有相同功能的组件在原则上由相同的附图标记表示，并且省略其重复描述。另外，除非在以下实施例中特别需要，否则原则上不重复相同或相似部分的描述。
此外，在以下实施例中使用的一些附图中，即使在截面图中也省略了阴影以使附图易于看到。另外，即使在平面图中也使用阴影线以便使附图容易看到。
此外，在以下实施例中，晶体取向<100>包括在结晶学上等同于晶体取向<100>的晶体取向[100]、[010]等。
(第一实施例)
<半导体器件的结构>
将参考附图描述根据第一实施例的半导体器件(半导体芯片)CP1。
图1是根据第一实施例的半导体器件CP1的平面透视图。图1示出了形成在半导体衬底SS的主表面上的发射电极(金属布线)EE、栅极布线(金属布线)GL、场板(金属布线)FP0、FP1和FP2、以及保护环(金属布线)GR。
如图1所示，半导体衬底SS的主表面例如是矩形，并且具有两个长侧CPL1和CPL2以及两个短侧CPS1和CPS2。注意，半导体衬底SS的主表面可以是方形的。发射电极EE设置在半导体衬底SS的主表面的中央部分处，并且环形栅极布线GL提供为围绕发射电极EE。然后，环形场板FP0、FP1和FP2封闭以围绕发射电极EE，并且栅极布线GL顺序被提供，并且进一步地，环形保护环GR被提供为封闭以围绕场板FP2。场板FP0、FP1和FP2每个包括：沿着长侧CPL1和CPL2以及短侧CPS1和CPS2延伸的四个线性部分；以及位于半导体衬底SS的角部部分处的四个弧形部分。场板FP1和FP2是电浮置的，并且场板FP0连接到发射电极EE。图1示出了浮置电位的场板FP1和FP2的数目为2的示例。然而，数目不限于此，并且可以是一个或三个或更多。
发射电极EE、栅极布线GL、场板FP0、FP1和FP2以及保护环GR覆盖有绝缘膜(保护绝缘膜)PA(未示出)。栅极焊盘GP被提供在从被提供在绝缘膜PA中的开口PAg暴露的栅极布线GL的一部分上，并且发射极焊盘EP被提供在从被提供在绝缘膜PA中的开口PAe暴露的发射电极EE的一部分上。
尽管稍后将描述细节，但是场板FP1和FP2电连接到形成在半导体衬底SS中的封闭环形p型阱区域P1和P2(对应于上述场限制环)。p型阱区域P1和P2由p型半导体区域构成，并且分别被提供在场板FP1和FP2的正下方。然后，与场板FP1和FP2一样，p型阱区域P1和P2中的每个也由四个线性部分和四个弧形部分构成。
此外，半导体衬底SS是通过浮置区域(FZ)方法或磁场施加Czochralski(MCZ)方法形成的单晶硅衬底，并且其主表面是(100)平面。稍后描述的元件形成在(100)平面上。然后，如图1所示，场板FP1和FP2的线性部分在沿着晶体取向<001>或晶体取向<010>的方向上延伸。在下文中，该方向将简称为<001>方向或<010>方向。例如，沿着长侧CPL1和CPL2的场板FP0、FP1和FP2的线性部分在作为X方向的<010>方向上延伸，并且沿着短侧CPS1和CPS2的场板FP0、FP1和FP2的线性部分在作为Y方向的<001>方向上延伸。类似地，p型阱区域P1和P2的线性部分也在<010>方向或<001>方向上延伸。注意，可以使短侧在<010>方向上延伸，并且可以使长侧在<001>方向上延伸。
<检查示例及其问题>
首先，将描述由本申请的发明人检查的检查示例和在该检查中发现的问题。图2是根据检查示例的半导体器件的主要部分的平面图。图3是沿着图2的B-B'线得到的截面图，并且图4是示出检查示例的问题的图。
图2示出了图1的部分A(半导体器件CP1的角部部分)中的场板FP1和p型阱区域P1的结构。场板FP1和p型阱区域P1中的每个具有在X方向上延伸的线性部分和在Y方向上延伸的线性部分，并且两个线性部分通过弧形部分彼此耦合。此外，弧形部分的曲率半径例如等于或大于50μm。p型阱区域P1的弧形部分有意地形成为具有大曲率半径的弧形形状以防止击穿电压的降低。
如图3所示，在检查示例的结构中，场绝缘膜FI嵌入半导体衬底SS中。场绝缘膜FI具有开口OPf，并且p型阱区域P1形成在与开口OPf相对应的位置处。然后，形成在层间绝缘膜(绝缘膜)IL上的场板FP1通过接触沟槽CT连接到p型阱区域P1。如图2所示，开口OPf位于p型阱区域P1中，并且具有线性部分和弧形部分，如场板FP1和p型阱区域P1的平面形状，并且弧形部分的曲率半径例如等于或大于50μm。
根据本申请的发明人的检查，确认在场绝缘膜FI的侧壁与弧形部分中的半导体衬底SS之间的界面处发生晶体缺陷，并且该晶体缺陷导致p型阱区域P1与n型漂移区域ND之间的PN结的短路，如图2和图3所示。图4示出了在被提供在场绝缘膜FI中的开口OPf的弧形部分中发生的晶体缺陷的状态。注意，图4示出了三重开口OPf。如图4所示，确认相对于<011>方向在θ1＝±15°的范围内发生了被称为大位错环DL1的相对大的晶体缺陷，并且在它们周围发生了被称为小位错环DL2的相对小的晶体缺陷。如图3所示，大位错环DL1中的每个是穿透p型阱区域P1并且到达n型漂移区域ND的相对大的晶体缺陷。相反，小位错环DL2中的每个是保留在p型阱区域P1内的相对小的晶体缺陷。当与场绝缘膜FI的侧壁接触的半导体衬底SS的晶面是晶面(011)或其附近时，发生大位错环DL1。由于晶面(011)具有表面密度低于晶面(010)或晶面(001)的结构(稀疏结构)，因此当发生应力时，位错环很可能沿着作为滑动表面的晶面(111)发生。应力是由半导体衬底SS与场绝缘膜FI之间的热膨胀系数的差异引起的，因为半导体器件在制造过程中的热处理和半导体器件的操作期间被加热。
接着，说明书将返回到用于防止出现大位错环DL1的根据第一实施例的半导体器件的结构的描述。
对于上述问题，在第一实施例中，在半导体器件CP1的角部区域R3中，沿着长侧CPL1延伸的开口OPf和沿着短侧CPS1延伸的开口OPf彼此分开。
图5是根据第一实施例的半导体器件的主要部分的平面图。图5特别示出了场板FP1的整体形状，并且省略了场板FP0和FP2。图6是图1的部分A的放大平面图。图7是沿着图6的C-C'线得到的截面图。即，图7是线性区域R2中的截面图。图8是沿着图6的D-D'线得到的截面图。即，图8是角部区域R3的截面图。图7和图8示出了外围区域PCR中的场板FP1和FP2以及保护环GR；然而，图6省略了外围区域PCR中的场板FP2和保护环GR。
如图5所示，单元区域(元件形成区域)CLR被提供在半导体衬底SS的中央，并且场板FP1和p型阱区域P1中的每个被构成为具有预定宽度的封闭环形形状，并且围绕单元区域CLR的整个外围。场板FP1和p型阱区域P1中的每个包括：平行于长侧CPL1和CPL2延伸的线性区域R1；平行于短侧CPS1和CPS2延伸的线性区域R2；以及位于线性区域R1和R2之间的角部区域(连接区域)R3。在每个线性区域R1中，场板FP1和p型阱区域P1在例如<010>方向上延伸。而且，在每个线性区域R2中，场板FP1和p型阱区域P1在例如<001>方向上延伸。在角部区域R3中，场板FP1和p型阱区域P1具有预定宽度的弧形形状，其一端连接到被提供在线性区域R1中的场板FP1和p型阱区域P1并且其另一端连接到被提供在线性区域R2中的场板FP1和p型阱区域P1。场板FP1在其整个外围具有与p型阱区域P1重叠的区域。此外，在线性区域R1和R2中，被提供在场绝缘膜FI中的开口OPf被设置为与场板FP1和p型阱区域P1重叠；然而，在角部区域R3中没有提供开口OPf。即，被提供在线性区域R1中的开口OPf和被提供在线性区域R2中的开口OPf在角部区域R3中彼此分开。通过采用这种结构，可以防止出现大位错环DL1，因为场绝缘膜FI的侧壁不与半导体衬底SS的晶面(011)接触。此外，类似地，被提供在线性区域R1中的插头电极PG或接触沟槽CT和被提供在线性区域R2中的插头电极PG或接触沟槽CT在角部区域R3中彼此分开。
注意，如从图4中很清楚的，从<011>方向开始的θ1＝±15°的范围足以作为用于分开的区域，并且因此具有弧形形状的开口OPf可以从线性区域R1或R2延伸到角部区域R3。
而且，如图5所示，场绝缘膜FI具有暴露单元区域CLR的开口OPc。在单元区域CLR中，场绝缘膜FI的开口OPc的内部是用于单元形成的有源区域。在单元区域CLR内，在单元区域CLR的端部部分处提供有封闭环形形状的p型阱区域P0。注意，靠近p型阱区域P1的p型阱区域P0的端部部分与单元区域CLR的端部部分重合。
此外，场绝缘膜FI具有暴露半导体衬底SS的主表面Sa的开口OPg，主表面Sa包括长侧CPL1和CPL2以及短侧CPS1和CPS2。稍后描述的n型半导体区域NGR被形成在暴露在开口OPg中的半导体衬底SS的主表面Sa中。场绝缘膜FI的开口OPg的内部是用于形成保护环的有源区域。注意，尽管在图5中未示出，但是场板FP2和p型阱区域P2具有与场板FP1和p型阱区域P1类似的结构。此外，被提供在场板FP2与p型阱区域P2之间的开口OPf也具有与被提供在场板FP1与p型阱区域P1之间的开口OPf的形状类似的形状。
接着，将参考图5至图8描述单元区域CLR和外围区域(终止区域)PCR的结构。
如图7所示，单元区域CLR包括发射电极EE、栅极布线GL和场板FP0，并且外围区域PCR包括场板FP1和FP2以及保护环GR。外围区域PCR中的半导体衬底SS的主表面Sa基本上被场绝缘膜FI覆盖。然而，开口OPf和OPg被提供在与p型阱区域P1和P2以及n型半导体区域NGR相对应的区域中。场绝缘膜FI嵌入半导体衬底SS的内部。场绝缘膜FI具有在其厚度方向上彼此相对的上表面FIa和底表面FIb，上表面FIa与半导体衬底SS的主表面Sa基本上齐平，并且底表面FIb以距主表面Sa的场绝缘膜FI的膜厚度位于靠近半导体衬底SS的背表面Sb的位置。而且，换言之，底表面FIb位于半导体衬底SS的内部，并且上表面FIa从半导体衬底SS的主表面Sa暴露。
单元区域CLR基本上从场绝缘膜FI暴露，并且未被场绝缘膜FI覆盖。如图5所示，单元区域CLR形成在由场绝缘膜FI的开口OPc限定的用于单元形成的有源区域中。即，单元区域CLR的外围被封闭场绝缘膜FI围绕。然而，由于单元区域CLR限定为在靠近p型阱区域P1的一侧包括p型阱区域P0的端部部分，所以单元区域CLR的一部分与场绝缘膜FI重叠，如图5和7所示。换言之，在靠近p型阱区域P1的一侧的p型阱区域P0的端部部分终止于场绝缘膜FI的底表面Fib上。此外，单元区域CLR包括栅极布线GL。
如图6和图7所示，在单元区域CLR中，多个绝缘栅双极晶体管(IGBT)布置成矩阵。而且，多个IGBT的外围被封闭环形p型阱区域P0围绕。此外，多个IGBT的外围被封闭场绝缘膜FI围绕(参见图5)。p型阱区域P0包括电连接到场板FP0的p型阱区域P0和电连接到发射电极EE的p型阱区域P0，并且连接到栅极布线GL的栅电极GE被提供在它们之间。注意，如图1所示，场板FP0连接到发射电极EE。
IGBT形成在半导体衬底SS上，并且每个IGBT具有发射电极EE、栅电极GE和背电极(集电极)BE。半导体衬底SS由n型单晶硅衬底构成，n型单晶硅衬底通过FZ方法或MCZ方法形成，并且n型单晶硅衬底中被引入有诸如磷(P)等n型杂质。半导体衬底SS具有作为一个表面的主表面Sa和作为与主表面Sa相对的表面的背表面Sb，并且主表面Sa是(100)平面。
在靠近半导体衬底SS的背表面Sb的一侧上，形成有具有预定厚度的p型集电极层(p型半导体区域)PC。另外，在半导体衬底SS的背表面Sb上，背电极(集电极)BE被形成为与p型集电极层PC接触。
此外，在p型集电极层PC的、与形成有背电极BE的表面相对的表面上，形成有n型场阻止层(n型半导体区域)NS以与p型集电极层PC接触。
背电极BE可以由例如从半导体衬底SS的背表面Sb依次包括铝(Al)层、钛(Ti)层、镍(Ni)层和金(Au)层的堆叠膜形成。
如图7所示，n型漂移区域(n型半导体区域)ND形成在n型场阻止层NS上。
在半导体衬底SS中，形成有在半导体衬底SS的深度方向(厚度方向)上从主表面Sa延伸并且到达n型漂移区域ND的多个沟槽TR1，并且栅电极GE嵌入每个沟槽TR1中，栅极绝缘膜GI插入在每个沟槽TR1之间。每个栅电极GE由诸如掺杂多晶硅膜的导体膜(例如，其中引入有磷等的掺杂多晶硅膜)构成。如图6所示，沟槽TR1和嵌入其中的栅电极GE在Y方向(<001>方向)上延伸。多个栅电极GE在其端部部分处彼此耦合，并且经由插头电极PG电连接到栅极布线GL。
如图7所示，“有源单元区域”和“无源单元区域”交替地布置在相邻的栅电极GE之间。此外，在每个有源单元区域中，n型发射极区域(n型半导体区域)NE、p型体区域(p型半导体区域)PB和n型空穴势垒区域(n型半导体区域)HB从主表面Sa依次被提供在半导体衬底SS中。此外，n型空穴势垒区域(n型半导体区域)HB与n型漂移区域ND接触。另外，在无源单元区域中，p型体区域PB和p型浮置区域(p型半导体区域)PF从主表面Sa依次被提供在半导体衬底SS中。此外，被提供在有源单元区域中的p型体区域PB用作IGBT的沟道形成区域，并且电流流过有源单元区域。
n型漂移区域ND的杂质浓度低于n型场阻止层NS、n型发射极区域NE和n型空穴势垒区域HB中的每个的杂质浓度。n型漂移区域ND具有延伸从半导体衬底SS的主表面Sa延伸的耗尽层并且确保击穿电压的功能。n型场阻止层NS的杂质浓度高于n型漂移区域ND的杂质浓度，并且具有防止从半导体衬底SS的主表面Sa延伸的耗尽层到达p型集电极层PC的功能。
在半导体衬底SS的主表面Sa上形成有由例如氧化硅膜构成的层间绝缘膜IL，并且栅电极GE被层间绝缘膜IL覆盖。在层间绝缘膜IL上形成有由包含例如铝(Al)作为主要成分的金属膜构成的发射电极EE。在层间绝缘膜IL上，形成有作为表面保护膜的绝缘膜(保护绝缘膜)PA以覆盖发射电极EE。绝缘膜PA由例如聚酰亚胺基有机绝缘膜(树脂膜)构成。
接触沟槽CT穿透层间绝缘膜IL，并且进一步到达半导体衬底SS的内部。例如，接触沟槽CT的底表面到达n型发射极区域NE与p型体区域PB之间的界面。而且，插头电极PG嵌入接触沟槽CT中。插头电极PG可以由构成发射电极EE的金属膜构成，或者可以由堆叠结构构成，堆叠结构包括例如由钛钨(TiW)或氮化钛(TiN)制成的势垒金属膜和由钨等制成的主导体膜。
如图5至图8所示，外围区域PCR被布置为围绕单元区域CLR的整个外围。外围区域PCR包括p型阱区域P1和P2、n型半导体区域NGR、场板FP1和FP2以及保护环GR。p型阱区域P1和P2是封闭环形p型半导体区域，p型阱区域P1围绕单元区域CLR，并且p型阱区域P2围绕p型阱区域P1。n型半导体区域NGR是封闭环形n型半导体区域，并且围绕p型阱区域P2。p型阱区域P0、P1和P2具有相等的深度Da，并且p型阱区域P1与p型阱区域P2之间的间隔L1基本上等于p型阱域P0与p型阱区域P1之间的间隔L0，或者间隔L1略大于间隔L0。如图7和图8所示，p型阱区域P0、P1和P2在线性区域R1和R2以及角部区域R3中具有相等的深度Da。这一点将在后面描述。
嵌入半导体衬底SS中的场绝缘膜FI在与p型阱区域P1和P2重叠的位置处具有开口OPf。开口OPf的宽度窄于p型阱区域P1或p型阱区域P2的宽度，并且p型阱区域P1和P2的端部部分终止于场绝缘膜FI的底表面Fib上。p型阱区域P0、P1和P2的端部部分终止于场绝缘膜FI的底表面上，由此可以增强在p型阱区域P0、P1或P2与n型漂移区域ND之间的PN结击穿电压。
场板FP1和FP2以及保护环GR是被提供在层间绝缘膜IL上的封闭环形金属膜，并且分别通过插头电极PG连接到p型阱区域P1和P2以及n型半导体区域NGR。注意，保护环GR通过n型半导体区域NGR连接到n型漂移区域ND。这里，被提供在层间绝缘膜IL中的接触沟槽CT和插头电极PG位于被提供在场绝缘膜FI中的开口OPf或OPg中。通过采用这样的配置，可以在同一步骤中在单元区域CLR和外围区域PCR中形成接触沟槽CT。例如，当p型阱区域P1和P2的整个区域被场绝缘膜FI覆盖时，单元区域CLR中的接触沟槽CT必须在与用于外围区域PCR中的接触沟槽CT的步骤不同的步骤中形成，并且存在制造步骤增加的缺点。
在第一实施例中，如图5、图6和图8所示，在场绝缘膜FI中在半导体衬底SS的角部区域R3中没有提供开口OPf。即，如图8所示，在角部区域R3中，p型阱区域P1和P2的整个区域被场绝缘膜FI覆盖。此外，在角部区域R3中，没有提供将p型阱区域P1或P2与场板FP1或FP2彼此连接的插头电极PG和接触沟槽CT。
如参考图5所述，角部区域R3中不存在开口OPf，因此，场绝缘膜FI的侧壁不与半导体衬底SS的晶面(011)接触，并且可以防止发生大位错环DL1。
注意，尽管已经参考图5和图6描述了p型阱区域P1与场板FP1之间的开口OPf，但是这同样适用于p型阱区域P2与场板FP2之间的开口OPf。此外，尽管已经描述了半导体衬底SS的一个角部区域R3作为示例，但是这同样适用于其他三个角部部分。
<半导体器件的制造方法>
接着，将参考图9至图23描述根据第一实施例的半导体器件的制造方法。图9至图16是根据第一实施例的半导体器件在其制造过程期间的截面图，并且对应于图7的截面图。但是，图12对应于图8的截面图。图17至图20是示出根据第一实施例的场绝缘膜的制造过程的截面图，图21是示出离子注入步骤中的杂质分布的图，图22是示出比较示例1中的p型阱区域的制造方法的截面图，并且图23是示出根据第一实施例的p型阱区域的制造方法的截面图。
首先，如图9所示，制备具有主表面Sa和背表面Sb的半导体衬底SS。半导体衬底SS通过FZ方法或MCZ方法形成，并且其主表面是(100)平面。此外，将n型杂质引入半导体衬底SS中，并且可以将其杂质浓度设置为例如约2×1014cm-3。此外，半导体衬底SS具有形成有诸如IGBT的元件的单元区域CLR和被设置为围绕单元区域CLR的外围的外围区域PCR。
接着，如图10所示，在外围区域PCR中形成场绝缘膜FI。场绝缘膜FI由例如氧化硅膜构成，并且膜厚度约为1μm。此外，场绝缘膜FI具有上表面FIa和底表面FIb。当以半导体衬底SS的背表面Sb为基准时，上表面FIa的高度基本上等于半导体衬底SS的主表面Sa的高度。尽管在制造过程中发生制造变化，但是当以主表面Sa作为参考时，上表面FIa的高度变化保持在场绝缘膜FI的膜厚度的约20％以内。即，上述“相等高度”是指包括上述变化的范围。此外，如上所述，场绝缘膜FI具有暴露单元区域CLR的开口OPc、暴露p型阱区域P1和P2的形成区域的两个开口OPf、以及暴露n型半导体区域NGR的形成区域的开口OPg。
这里，将参考图17至图20描述场绝缘膜FI的制造方法。首先，如图17所示，在半导体衬底SS的主表面Sa上依次形成由氧化硅膜构成的绝缘膜Z1和由氮化硅膜构成的绝缘膜Z2。接着，如图18所示，在从光致抗蚀剂膜PR暴露的区域中，依次对绝缘膜Z2和Z1以及半导体衬底SS进行蚀刻处理，从而在半导体衬底SS中形成沟槽TR2。接着，如图19所示，通过例如热氧化方法在沟槽TR2中形成由氧化硅膜构成的绝缘膜Z3。这里，由于除沟槽TR2之外的区域被由氮化硅膜构成的绝缘膜Z2覆盖，所以可以在沟槽TR2中选择性地形成绝缘膜Z3。接着，如图20所示，依次去除绝缘膜Z2和Z1，并且完成场绝缘膜FI。注意，由于在去除绝缘膜Z2和Z1的步骤中也蚀刻绝缘膜Z3，所以场绝缘膜FI的上表面FIa的高度和半导体衬底SS的主表面Sa的高度可以变为基本上彼此相等。
注意，尽管使用图19中的热氧化方法形成绝缘膜Z3，但是绝缘膜Z3也可以使用化学机械抛光(CMP)方法形成。即，在去除图18所示的光致抗蚀剂膜PR并且通过化学气相沉积(CVD)方法在沟槽TR2和绝缘膜Z2上沉积氧化硅膜之后，通过CMP方法去除绝缘膜Z2上的氧化硅膜并且选择性地留下沟槽TR2中的氧化硅膜，从而可以形成绝缘膜Z3。
接着，如图11所示，引入n型杂质(例如，磷(P))以在半导体衬底SS中形成n型空穴势垒区域HB。此外，使用光致抗蚀剂膜PR作为掩模来将p型杂质(例如，硼(B))引入半导体衬底SS中，从而在单元区域CLR中提供p型浮置区域PF和p型阱区域P0，并且在提供有开口OPf的外围区域PCR的区域中形成p型阱区域P1和P2。在这种情况下，硼(B)以约2MeV的高能量被离子注入，并且在约1000℃下进行快速热退火(RTA)，由此形成深度约为3μm的p型浮置区域PF以及p型阱区域P0、P1和P2。这里，图12示出了对应于图8的角部区域R3的横截面中的p型阱区域P0、P1和P2的形成步骤。p型阱区域P1和P2的形成区域的表面被场绝缘膜FI覆盖，但是通过场绝缘膜FI注入硼离子，使得形成p型阱区域P1和P2。p型阱区域P1和P2形成在图11中提供有开口OPf的区域中，并且p型阱区域P1和P2形成在图12中的覆盖有场绝缘膜FI的区域中，但是，p型阱区域P1和P2可以形成为在图11所示的线性区域R2和图12所示的角部区域R3中具有相等的深度。这一点将在后面描述。
接着，如图13所示，形成栅电极GE。首先，从半导体衬底SS的主表面Sa朝向背表面Sb形成沟槽TR1。沟槽TR1的深度约为3μm，其基本上等于p型浮置区域PF的深度。接着，在沟槽TR1中形成每个由氧化硅膜构成的栅极绝缘膜GI和每个由掺杂的多晶硅膜构成的栅电极GE。在单元区域CLR中，栅电极GE形成在n型空穴势垒区域HB与p型浮置区域PF之间以及在p型阱区域P0的中央部分中。
接着，如图14所示，在单元区域CLR中，在栅电极GE之间引入p型杂质，由此形成p型体区域PB。p型体区域PB形成在n型空穴势垒区域HB、p型浮置区域PF和p型阱区域P0上。然而，p型体区域PB没有形成在连接到上述场板FP0的p型阱区域P0上。接着，在单元区域CLR中，在栅电极GE之间引入n型杂质，由此形成n型发射极区域NE。n型发射极区域NE形成在被形成在n型空穴势垒区域HB上的p型体区域PB中。而且，在外围区域PCR中，n型半导体区域NGR形成在通过场绝缘膜FI的开口OPg而被暴露的主表面Sa中。
接着，如图15所示，在主表面Sa上形成层间绝缘膜(绝缘膜)IL以覆盖栅电极GE和场绝缘膜FI。层间绝缘膜IL例如由诸如氧化硅膜的绝缘膜构成，并且可以使用CVD方法等形成。此外，在沉积绝缘膜之后，可以使用CMP方法使其表面平坦化。
接着，如图16所示，在层间绝缘膜IL中形成接触沟槽CT。这里，例如，接触沟槽CT穿透n型发射极区域NE并且到达p型体区域PB。接着，通过接触沟槽CT将p型杂质离子注入到暴露在接触沟槽CT的底部的半导体衬底SS中，由此形成p型体接触区域PBC。接着，在接触沟槽CT中和在层间绝缘膜IL上，形成具有诸如钛钨(TiW)膜的势垒金属膜和诸如铝基金属膜的主导体膜的堆叠膜。该铝基金属膜含有铝(Al)作为主要成分。例如，将几个原子百分比的硅(Si)添加到铝基金属膜中，并且其余部分由铝(Al)制成。接着，通过使用光刻技术对堆叠膜进行图案化，在接触沟槽CT中形成插头电极PG，并且在层间绝缘膜IL上形成发射电极EE、栅极布线GL、场板FP0、FP1和FP2以及保护环GR。这里，插头电极PG和发射电极EE由包括铝基金属膜的堆叠膜构成；然而，插头电极PG可以由与发射电极EE不同的金属膜形成。例如，在接触沟槽CT中和在层间绝缘膜IL上沉积具有诸如氮化钛(TiN)膜的势垒金属膜和诸如钨膜的主导体膜的堆叠膜之后，使用CMP方法仅在接触沟槽CT中选择性地形成插头电极PG。然后，可以在插头电极PG上形成由铝基金属膜构成的发射电极EE等。
接着，如图16所示，形成绝缘膜PA以覆盖发射电极EE、栅极布线GL、场板FP0、FP1和FP2以及保护环GR。绝缘膜PA由包含例如聚酰亚胺作为主要成分的有机绝缘膜构成。
接着，对半导体衬底SS的背表面Sb进行背研磨处理，并且然后，如图7所示，在其上形成n型场阻止层NS、p型集电极层PC和背电极BE。通过例如离子注入将n型杂质从背表面Sb引入半导体衬底SS中，由此形成n型场阻止层NS。接着，通过例如离子注入将p型杂质从背表面Sb引入半导体衬底SS中，由此形成p型集电极层PC。接着，通过例如溅射法在半导体衬底SS的背表面Sb上形成背电极BE。n型场阻止层NS与n型漂移区域ND接触，并且具有比n型漂移区域ND的杂质浓度更高的杂质浓度。p型集电极层PC位于n型场阻止层NS与背电极BE之间。
将给出参考图11和图12描述的p型阱区域P0、P1和P2的制造过程的补充说明。在第一实施例中，如图7和图8所示，p型阱区域P0、P1和P2在线性区域R1和R2以及角部区域R3中具有相等的深度Da，并且将描述其原因。图21示出了在注入能量为300KeV并且剂量为1×1013cm-2的条件下在硼(B)被离子注入时深度与杂质浓度之间的关系。(a)指示将硼(B)离子注入硅层中的情况，并且(b)指示将硼(B)离子注入氧化硅层中的情况。就特性而言，深度与杂质浓度之间的关系在(a)和(b)中彼此基本上相等。
图22示出了比较示例1中的p型阱区域的制造方法，并且在半导体衬底SS的主表面Sa上提供有由氧化硅膜构成的场绝缘膜FI的情况下将硼(B)离子注入到半导体衬底SS中。可以看出，在这种情况下，硼(B)的注入深度根据场绝缘膜FI的存在而变化。图23示出了第一实施例中的p型阱区域的制造方法，并且由氧化硅膜构成的场绝缘膜FI嵌入半导体衬底SS中。在这种情况下，硼(B)的注入深度可以均衡，而不依赖于场绝缘膜FI的存在。这是由参考图21描述的特性产生的。
在第一实施例中，如图7和8所示，场绝缘膜FI嵌入半导体衬底SS中，并且因此p型阱区域P0、P1和P2的深度在线性区域R1和R2以及角部区域R3中可以均衡。
图24是比较示例1中的角部区域的截面图。如图24所示，由于场绝缘膜FI位于半导体衬底SS上，所以在角部区域R3中，p型阱区域P1和P2的深度变为比p型阱区域P0的深度浅。同时，在线性区域R1和R2中，开口OPf被提供在场绝缘膜FI中，并且因此p型阱区域P1和P2的深度变为等于p型阱区域P0的深度。当如在比较示例1中那样在p型阱区域P1和P2中的每个中混合深区域和浅区域时，浅区域中的击穿电压变为主导。因此，必须缩短p型阱区域P1和P2之间的间隔L2。因此，需要增加p型阱区域的数目以确保期望的击穿电压，并且存在外围区域PCR的尺寸增大的问题。
在第一实施例中，在角部区域R3中，p型阱区域P1和P2的深度可以与线性区域R1和R2中的p型阱区域P1和P2的深度均衡。因此，可以使半导体器件小型化。
<修改示例1>
图25至图28是修改示例1中的半导体器件在其制造过程期间的截面图。尽管图25至图28示出了p型阱区域P1和P2的制造方法的修改示例，但是将给出p型阱区域P1的制造方法的描述。
如图28所示，p型阱区域P1由例如堆叠在三级上的三个p型半导体区域Pa、Pb和Pc构成。中间级上的p型半导体区域Pb的宽度大于下级上的p型半导体区域Pa的宽度，并且堆叠在p型半导体区域Pa上。上级上的p型半导体区域Pc的宽度大于中间级上的p型半导体区域Pb的宽度，并且堆叠在p型半导体区域Pb上。由于p型阱区域P1形成为具有这种堆叠结构，因此可以增加形成在p型阱区域P1与n型漂移区域ND之间的PN结的曲率半径xj，从而可以增强p型阱区域P1与n型漂移区域ND之间的击穿电压。注意，上述宽度是指沿着与半导体衬底SS的主表面Sa平行的表面的宽度。
接着，将参考图25至图27描述制造方法。如图25所示，例如，通过在半导体衬底SS的主表面Sa的法线方向上执行第一离子注入来形成p型半导体区域Pa。接着，如图26所示，通过相对于主表面Sa的法线方向以倾斜角θ2执行第二离子注入来形成p型半导体区域Pb。接着，如图27所示，通过相对于主表面Sa的法线方向以倾斜角θ3执行第三离子注入来形成p型半导体区域Pc。这里，倾斜角θ3大于倾斜角θ2。此外，第二离子注入和第三离子注入通过旋转注入方法来实现，在该方法中，在设置倾斜角之后，在将晶片围绕其表面中心旋转的同时将离子注入晶片中。旋转注入方法包括：在将离子注入其中的同时连续旋转晶片的方法；并且，在注入时重复停止旋转的循环的步进旋转注入，然后晶片以预定角度旋转，并且再次执行注入。备选地，可以在第一离子注入中设置倾斜角，并且在这种情况下，第二离子注入的倾斜角θ2大于第一离子注入的倾斜角，并且第三离子注入的倾斜角θ3大于第二离子注入的倾斜角θ2。
<修改示例2>
图29是修改示例2中的半导体器件的主要部分的平面图。如图29所示，在角部区域R3中，多个虚设开口OPd设置在场绝缘膜FI中在p型阱区域P1与场板FP1之间。在平面图中，在线性区域R1中，被提供在场绝缘膜FI中的狭缝形开口OPf被设置为与p型阱区域P1和场板FP1重叠，并且该开口OPf在作为<010>方向的X方向上延伸。此外，狭缝形接触沟槽CT和插头电极PG被提供在开口OPf中，并且将p型阱区域P1电连接到场板FP1。另外，在平面图中，在线性区域R2中，被提供在场绝缘膜FI中的狭缝状开口OPf被设置为与p型阱区域P1和场板FP1重叠，并且该开口OPf在作为<001>方向的Y方向上延伸。此外，狭缝形接触沟槽CT和插头电极PG被提供在开口OPf中，并且将p型阱区域P1电连接到场板FP1。在平面图中，在角部区域R3中，多个虚设开口OPd沿着p型阱区域P1和场板FP1的弧形部分设置在p型阱区域P1和场板FP1中。在角部区域R3中，在多个虚设开口OPd中没有提供这种接触沟槽CT和插头电极PG。
在平面图中，每个虚设开口OPd的整个区域与p型阱区域P1和场板FP1重叠。每个虚设开口OPd具有正方形或矩形平面形状。虚设开口OPd的四个侧中的两个侧在作为<010>方向的X方向上延伸，并且另外两个侧在作为<001>方向的Y方向上延伸。即，对应于虚设开口OPd的四个侧的场绝缘膜FI的侧壁被设置为不是半导体衬底SS的(011)面。
此外，由于多个虚设开口OPd被提供在角部区域R3中，因此可以防止场绝缘膜FI的上表面FIa的凹陷。如参考图19所述，当通过CMP方法在宽区域中形成场绝缘膜FI时，发生被称为凹陷的现象，并且在场绝缘膜FI的上表面FIa上发生凹陷。在修改示例2中，由于提供虚设开口OPd以减小宽区域中的场绝缘膜FI的占用，因此可以防止凹陷。
此外，在半导体器件的制造过程中，虚设开口OPd的角部部分具有曲率半径例如约为5μm的弧形形状；然而，该曲率半径与p型阱区域P1和场板FP1的等于或大于50μm的曲率半径相比足够小。因此，即使虚设开口OPd的角部部分与<011>方向重叠，也可以防止出现上述大位错环DL1。
注意，接触沟槽CT和插头电极PG可以被提供在角部区域R3中的虚设开口OPd中，并且p型阱区域P1可以电连接到场板FP1。
此外，虽然已经描述了p型阱区域P1、场板FP1、开口OPf和虚设开口OPd之间的关系，但是这同样适用于p型阱区域P2、场板FP2、开口OPf和虚设开口OPd之间的关系。
<修改示例3>
图30是修改示例3中的半导体器件的主要部分的平面图。修改示例3是相对于第一实施例或已修改示例2中的修改示例，并且与第一实施例或修改示例2的不同之处在于线性区域R1和R2中的开口OPf的形状。在线性区域R1中，具有正方形或矩形平面形状的多个开口OPf设置在作为<010>方向的X方向上。此外，接触沟槽CT和插头电极PG被提供在个体开口OPf中，并且将p型阱区域P1电连接到场板FP1。在线性区域R2中，具有正方形或矩形平面形状的多个开口OPf设置在作为<001>方向的Y方向上。此外，接触沟槽CT和插头电极PG被提供在个体开口OPf中，并且将p型阱区域P1电连接到场板FP1。
在线性区域R1和R2中，被提供在场绝缘膜FI中的开口OPf被分成多个正方形或矩形开口OPf，使得可以抑制在使用CMP方法形成场绝缘膜FI时发生的凹陷。此外，由于接触沟槽CT和插头电极PG也类似地分成多个部分，因此可以抑制在使用CMP方法形成插头电极PG时发生的凹陷。
<修改示例4>
图31和图32是修改示例4中的半导体器件的主要部分的平面图和透视图。修改示例4是上述第一实施例的修改示例。在修改示例4的角部区域R3中，设置在线性区域R1中的开口OPf和设置在线性区域R2中的开口OPf通过开口OPa、OPs1、OPs2和OPb彼此连续地连接。
如图31所示，在角部区域R3中，开口由线性区域SLR和设置在线性区域SLR两侧的弧形区域ACR构成。在线性区域SLR中，设置有相对于晶体取向<011>线对称设置的两个开口OPs1和OPs2，并且开口OPs1和OPs2在与晶体取向<010>、晶体取向<001>和晶体取向<011>不同的方向上线性延伸。此外，开口OPs1和OPs2在彼此不同的方向上延伸。如上所述，线性区域SLR由在与晶体取向<010>、晶体取向<001>和晶体取向<011>不同的方向上延伸的两个开口OPs1和OPs2构成，由此可以防止晶面(011)出现在线性区域SLR中的开口OPs1和OPs2的侧壁上。因此，可以防止在线性区域SLR中形成上述大位错环DL1。
在弧形区域ACR中，设置具有弧形形状的开口OPa和OPb。在线性区域SLR中，开口OPs1的一端和开口OPs2的一端在晶体取向<011>的轴线上彼此连接，开口OPs1的另一端连接到弧形区域ACR的开口OPa的一端，并且开口OPa的另一端连接到线性区域R1的开口OPf。此外，开口OPs2的另一端连接到开口OPb的一端，并且开口OPb的另一端连接到线性区域R2的开口OPf。
此外，线性区域SLR的范围限定为围绕晶体取向<011>的±θ4(18°≤θ4≤27°)的范围。这里，当θ4小于18°(θ4<18°)时，线性区域SLR的形状近似于检查示例的弧形，并且因此θ4优选地等于或大于18°(θ4≥18)°。顺便提及，当θ4等于18°(θ4＝18°)时，图32所示的开口OPs1的侧壁是晶面(021)，并且开口OPs2的侧壁是晶面(012)。另外，当θ4等于27°(θ4＝27°)时，图32所示的开口OPs1的侧壁是晶面(031)，并且开口OPs2的侧壁是晶面(013)。
注意，尽管弧形区域ACR的开口OPa在平面图中形成为弧形形状，但是该部分的形状也可以变为线性形状。
(第二实施例)
图33是根据第二实施例的半导体器件的主要部分的平面图，并且是图6的部分E的放大平面图。如参考图5所述，单元形成区域的有源区域由场绝缘膜FI的开口OPc限定。在第二实施例中，通过设计角部区域R3中的开口OPc的形状来防止出现穿透p型阱区域P0的大位错环DL1。
如图33所示，开口OPc具有在线性区域R1中在作为晶体取向<010>的X方向上延伸的侧SD1以及在线性区域R2中在作为晶体取向<001>的Y方向上延伸的侧SD2，并且侧SD1和侧SD2在角部区域R3中彼此垂直。另外，作为单元区域CLR与外围区域PCR之间的边界的p型阱区域P0的端部部分在角部区域R3中具有曲率半径等于或大于50μm的弧形形状。作为比较示例，当角部区域R3中的平面图中的开口OPc的形状被设置为曲率半径与p型阱区域P0的端部部分的曲率半径基本上相等的弧形形状时，场绝缘膜FI的侧壁与半导体衬底SS的晶面(011)接触，从而增加了发生大位错环DL1的风险。
在该第二实施例中，使开口OPc的角部部分(图33中的部分F)的角度在角部区域R3中垂直，由此可以抑制大位错环DL1的出现。这是因为，当在设计阶段使角部部分的角度垂直时，制造之后的角部部分的曲率半径例如约为5μm，并且该曲率半径明显小于p型阱区域P0的弧形部分的曲率半径。
<修改示例5>
图34是修改示例5中的半导体器件的主要部分的平面图。修改示例5是第二实施例的修改示例，并且修改示例4的思想适用于第二实施例。如图34所示，开口OPc具有在线性区域R1中在作为晶体取向<010>的X方向上延伸的侧SD5以及在线性区域R2中在作为晶体取向<001>的Y方向上延伸的侧SD6。另外，开口OPc在角部区域R3中具有侧SD3和SD4以及弧形部分AC1和AC2。侧SD3和SD4对应于修改示例4中的开口OPs1和OP2，并且弧形部分AC1和AC2对应于修改示例4中的开口OPa和OPb。
具体地，侧SD3和SD4相对于晶体取向<011>线对称地设置，并且侧SD3和SD4在与晶体取向<010>、晶体取向<001>和晶体取向<011>不同的方向上线性地延伸。此外，侧SD3和SD4在彼此不同的方向上延伸。侧SD3和SD4的范围限定为围绕晶体取向<011>的±θ4(18°≤θ4≤27°)的范围。顺便提及，当θ4等于18°(θ4＝18°)时，对应于侧SD3的半导体衬底SS的侧壁是晶面(021)，并且对应于侧SD4的半导体衬底SS的侧壁是晶面(012)。此外，当θ4等于27°(θ4＝27°)时，对应于侧SD3的半导体衬底SS的侧壁是晶面(031)，并且对应于侧SD4的半导体衬底SS的侧壁是晶面(013)。
注意，弧形部分AC1和AC2也可以在平面图中变为线性部分。
在角部区域R3中，对应于侧SD3和SD4的半导体衬底SS的侧壁不成为晶面(011)，并且因此可以抑制大位错环DL1的发生。
此外，由于与第二实施例相比，场绝缘膜FI和p型阱区域P0彼此重叠的区域可以在X方向和Y方向上减小，所以可以扩展单元区域CLR中布置有栅电极GE等的区域。
<修改示例6>
图35是修改示例6中的半导体器件的主要部分的平面图。修改示例6是第二实施例的修改示例，并且开口OPf的角部部分形成为阶梯形状。
如图35所示，开口OPc具有在线性区域R1中在作为晶体取向<010>的X方向上延伸的侧SD7、在线性区域R2中在作为晶体取向<001>的Y方向上延伸的侧SD12、以及在角部区域R3中的侧SD8至SD11。侧SD9和SD11在X方向上延伸，并且侧SD8和SD10在Y方向上延伸。相邻的侧SD7和SD8彼此垂直，相邻的侧SD8和SD9彼此垂直，相邻的侧SD9和SD10彼此垂直，相邻的侧SD10和SD11彼此垂直，并且相邻的侧SD11和SD12彼此垂直。
由于角部区域R3的开口OPc形成为阶梯形状，所以对应于角部区域R3中的侧SD8至SD11的半导体衬底SS的侧壁不会成为晶面(011)，并且因此可以抑制大位错环DL1的发生。
此外，由于角部区域R3的开口OPc形成为阶梯形状，所以可以减小场绝缘膜FI和p型阱区域P0彼此重叠的区域，并且因此可以扩展单元区域CLR中布置有栅电极GE等的区域。
这里，开口OPc的角部部分形成为具有三个阶梯的阶梯形状；然而，阶梯数可以是两个或四个或更多。
(第三实施例)
图36是根据第三实施例的半导体器件的主要部分的平面图。用于形成保护环的有源区域由场绝缘膜FI的开口OPg限定。第三实施例在该构思方面与第二实施例相同，并且大位错环DL1的发生通过设计角部区域R3中的开口OPg的形状来防止。与图5不同，图36示出了p型阱区域P2和场板FP2。开口OPg具有在线性区域R1中在作为晶体取向<010>的X方向上延伸的侧SD21以及在线性区域R2中在作为晶体取向<001>的Y方向上延伸的侧SD22，并且侧SD21和侧SD22在角部区域R3中彼此垂直。开口OPg的形状在其他三个角部区域中也是相同的。由于开口OPg的角部部分的角度在角部区域R3中垂直，因此可以抑制大位错环DL1的发生。
在用于形成保护环的有源区域中发生大位错环DL1的情况下，当在保护环GR的方向上从p型阱区域P2延伸的耗尽层到达该大位错环DL1时，出现漏电流增加的问题，即使大位错环DL1没有到达p型阱区域P2。
<修改示例7>
图37是修改示例7中的半导体器件的主要部分的平面图。图37示出了线性区域R1和R2以及角部区域R3。修改示例7是第三实施例的修改示例，其对应于修改示例5。如图37所示，开口OPg具有在线性区域R1中在作为晶体取向<010>的X方向上延伸的侧SD25以及在线性区域R2中在作为晶体取向<001>的Y方向上延伸的侧SD28。此外，开口OPg在角部区域R3中具有侧SD26和SD27以及弧形部分AC3和AC4。侧SD26和SD27对应于修改示例5中的侧SD3和SD4，并且弧形部分AC3和AC4对应于修改示例5中的弧形部分AC1和AC2。
即，侧SD26和SD27相对于晶体取向<011>线对称地设置，并且侧SD26和SD27在不同于晶体取向<010>、晶体取向<001>和晶体取向<011>的方向上线性地延伸。此外，侧SD26和SD27在彼此不同的方向上延伸。侧SD26和SD27的范围限定为围绕晶体取向<011>的±θ4(18°≤θ4≤27°)范围。顺便提及，当θ4等于18°(θ4＝18°)时，对应于侧SD26的半导体衬底SS的侧壁是晶面(021)，并且对应于侧SD27的半导体衬底SS的侧壁是晶面(012)。此外，当θ4等于27°(θ4＝27°)时，对应于侧SD26的半导体衬底SS的侧壁是晶面(031)，并且对应于侧SD27的半导体衬底SS的侧壁是晶面(013)。
注意，弧形部分AC3和AC4也可以在平面图中变为线性部分。
在角部区域R3中，对应于侧SD26和SD27的半导体衬底SS的侧壁不成为晶面(011)，并且因此可以抑制大位错环DL1的发生。
(第四实施例)
图38是根据第四实施例的半导体器件CP2的平面透视图，图39是根据第四实施例的半导体器件CP2的主要部分的平面图，并且图40是沿着图39的G-G'线得到的截面图。第四实施例是第一实施例的修改示例，并且在外围区域PCR的结构方面不同。第四实施例中的单元区域CLR的结构类似于第一实施例中的结构，并且因此将省略其描述。
如图38至图40所示，在半导体器件CP2的外围区域PCR中没有提供场板FP1和FP2以及p型阱区域P1和P2。如图40所示，嵌入半导体衬底SS中的场绝缘膜FI被提供在外围区域PCR中，并且场绝缘膜FI具有限定用于形成单元的有源区域的开口OPc和限定用于形成保护环的有源区域的开口OPg。在这一点上，第四实施例类似于第一实施例。然而，根据第四实施例的半导体器件CP2没有提供场板FP1和FP2以及被提供在p型阱区域P1和P2之间的开口OPf。此外，在外围区域PCR中，作为p型半导体区域的RESURF层RSF被提供在场绝缘膜FI下方以便与p型阱区域P0接触。即，在第四实施例中，提供有RESURF层RSF来代替第一实施例中的外围区域PCR以及p型阱区域P1和P2中的场板FP1和FP2。
在根据第四实施例的具有外围区域PCR的半导体器件CP2中，第二实施例以及修改示例5和6适用于场绝缘膜FI的开口OPc。此外，在根据第四实施例的具有外围区域PCR的半导体器件CP2中，第三实施例和修改示例7适用于场绝缘膜FI的开口OPg。
(第五实施例)
图41是根据第五实施例的半导体器件CP3的平面透视图，图42是根据第五实施例的半导体器件CP3的主要部分的平面图，图43是沿着图42的I-I'线得到的截面图，并且图44是沿着图44的J-J'线得到的截面图。注意，图44还用作沿着图44的H-H'线得到的截面图。第五实施例是第一实施例的修改示例，并且二极管元件形成在由外围区域PCR围绕的二极管区域(元件形成区域)DR中。
图41示出了形成在半导体衬底SS的主表面上的阳极AE、场板FP0、FP1和FP2以及保护环GR。阳极AE和场板FP0彼此集成在一起。阳极电极AE设置在半导体衬底SS的主表面的中央部分，封闭环形场板FP1和FP2顺序地被提供以便围绕阳极电极AE的周边，并且进一步地，封闭环形保护环GR被提供为围绕场板FP2的周边。阳极电极AE、场板FP0、FP1和FP2以及保护环GR被绝缘膜(保护绝缘膜)PA(未示出)覆盖。阳极焊盘AP被提供在从被提供在绝缘膜PA中的开口PAa暴露的阳极电极AE的一部分上。
图42对应于第一实施例的图6。p型阱区域P1和场板FP1被提供为围绕二极管区域DR。p型阱区域P1、场板FP1、开口OPf等的结构类似于图6的结构。
如图43所示，二极管元件形成在半导体衬底SS上，并且具有阳极电极AE和阴极电极CE。半导体衬底SS由n型单晶硅衬底构成，n型单晶硅衬底通过FZ方法或MCZ方法形成并且n型单晶硅衬底中被引入有诸如磷(P)的n型杂质。半导体衬底SS具有作为一个表面的主表面Sa和作为与主表面Sa相对的表面的背表面Sb，并且主表面Sa是(100)平面。
在靠近半导体衬底SS的背表面Sb的一侧，形成有具有预定厚度的n型半导体区域N。另外，在半导体衬底SS的背表面Sb上，阴极电极CE被形成以便与n型半导体区域N接触。
如图43所示，在n型半导体区域N上形成有n型半导体区域N，并且在n型半导体区域N-上形成p型半导体区域P-。此外，p型半导体区域P-用作阳极，并且n型半导体区域N-和n型半导体区域N用作阴极。p型阱区域P0被设置为与p型半导体区域P-接触并且围绕其周边。此外，阳极电极AE电连接到p型半导体区域P-和p型阱区域P0。
此外，嵌入半导体衬底SS的场绝缘膜FI的开口OPc限定用于形成二极管元件的有源区域。然而，二极管区域DR被限定为向上延伸到p型阱区域P0的端部部分。而且，围绕二极管区域DR的外围区域PCR类似于第一实施例的外围区域PCR。
根据第五实施例，可以防止在角部区域R3中出现大位错环DL1，并且可以加强半导体器件CP3的击穿电压。
上述第一实施例至第四实施例及其修改示例1至7适用于第五实施例。
(第六实施例)
图45是示出根据第六实施例的半导体器件1的外部外观的平面图，并且图46是示出根据第六实施例的半导体器件1的内部结构的透视放大平面图。
如图45所示，半导体器件1是包括由树脂制成的密封体2和多个引线3的半导体封装件，引线3是从密封体2暴露的多个外部端子。密封体2由例如浸渍有硅树脂填料的环氧树脂制成，并且引线3由例如铜(Cu)或铁镍(Fe-Ni)合金制成。
如图46所示，在密封体2内部，半导体器件1包括半导体芯片(晶体管芯片)4、半导体芯片(二极管芯片)5、其上安装有半导体芯片4的金属板6、以及其上安装有半导体芯片5的金属板7。金属板6和金属板7彼此分开。这里，半导体芯片4是上述半导体器件CP1和CP2，并且半导体芯片5是上述半导体器件CP3。
半导体芯片4和5分别经由导电管芯键合材料(导电粘合材料)8连接到金属板6和7。半导体芯片4的发射极焊盘EP和栅极焊盘GP分别经由导线9连接到引线3-4和3-5。半导体芯片4的背电极(集电极)经由导电管芯接合材料8和金属板6连接到引线3-3。此外，半导体芯片5的阳极焊盘经由导线9连接到引线3-3，并且阴极电极经由金属板7连接到引线3-2。
由于半导体器件1由在上述实施例中描述的半导体芯片4或5构成，所以可以提高半导体器件1的击穿电压。
在上文中，基于实施例具体描述了由本发明的发明人做出的发明。然而，不用说，本发明不限于前述实施例，并且可以在本发明的范围内进行各种修改。例如，在第一实施例中，已经描述了在单元区域中形成有IGBT的示例；然而，IGBT可以由具有沟槽栅极的功率MISFET代替。
此外，下面将描述在上述实施例中描述的内容的一部分。
[附录1]
一种半导体器件，包括：
(a)半导体衬底，由硅制成并且具有由晶面(100)构成的主表面、与主表面相对的背表面和第一导电类型的第一半导体区域；
(b)被提供在主表面中的元件形成区域；
(c)被提供在主表面中并且围绕元件形成区域的周边的外围区域；
(d)具有上表面和底表面的场绝缘膜，底表面位于半导体衬底内，并且上表面从半导体衬底的主表面暴露；以及
(e)第二导电类型的阱区域，被提供在第一半导体区域中并且在平面图中具有封闭环形形状以围绕元件形成区域，
其中在平面图中，阱区域的靠近外围区域的一侧的端部部分包括在<010>方向上延伸的第一部分、在<001>方向上延伸的第二部分、以及将第一部分和第二部分彼此耦合并且在平面图中具有弧形形状的第三部分，
其中场绝缘膜覆盖外围区域并且包括暴露元件形成区域的开口，以及
其中开口包括在<010>方向上延伸的第一侧和在<001>方向上延伸的第二侧，并且第一侧和第二侧彼此垂直并且构成元件形成区域的角部部分。
[附录2]
根据附录1的半导体器件，
其中具有弧形形状的第三部分的曲率半径等于或大于50μm。
[附录3]
根据附录1的半导体器件，
其中角部部分的曲率半径等于或小于5μm。
[附录4]
根据附录1的半导体器件，还包括：
被提供在外围区域中在场绝缘膜下方的第二导电类型的第二半导体区域，
其中第二半导体区域与阱区域接触。
[附录5]
根据附录1的半导体器件，
其中开口还包括在<010>方向上延伸的第三侧和在<001>方向上延伸的第四侧，以及
其中第三侧连接到第二侧，并且第四侧连接到第一侧。
[附录6]
一种半导体器件，包括：
(a)半导体衬底，由硅制成并且具有由晶面(100)构成的主表面、与主表面相对的背表面和第一导电类型的第一半导体区域；
(b)被提供在主表面中的元件形成区域；
(c)被提供在主表面中并且围绕元件形成区域的周边的外围区域；
(d)具有上表面和底表面的场绝缘膜，底表面位于半导体衬底内，并且上表面从半导体衬底的主表面暴露；以及
(e)第二导电类型的阱区域，被提供在第一半导体区域中并且在平面图中具有封闭环形形状以便围绕元件形成区域，
其中在平面图中，阱区域的靠近外围区域的一侧上的端部部分包括在<010>方向上延伸的第一部分、在<001>方向上延伸的第二部分、以及将第一部分和第二部分彼此耦合并且在平面图中具有弧形形状的第三部分，
其中场绝缘膜覆盖外围区域并且包括暴露元件形成区域的开口，
其中开口包括在<010>方向上延伸的第一侧、在<001>方向上延伸的第二侧、以及将第一侧和第二侧彼此连接的连接部分，
其中连接部分包括相对于作为对称轴的<011>方向对称设置的第三侧和第四侧，以及
其中第三侧和第四侧在彼此不同的方向上延伸，并且在不同于<010>方向、<001>方向和<011>方向的方向上线性地延伸。
[附录7]
根据附录6的半导体器件，
其中第三侧经由具有弧形形状的第一弧形部分连接到第一侧，以及
其中第四侧经由具有弧形形状的第二弧形部分连接到第二侧。
[附录8]
一种半导体器件，包括：
(a)半导体衬底，由硅制成并且具有由晶面(100)构成的主表面、与主表面相对的背表面和第一导电类型的第一半导体区域；
(b)被提供在主表面中的元件形成区域；
(c)被提供在主表面中并且围绕元件形成区域的周边的外围区域；
(d)位于元件形成区域的相对侧的保护环区域，保护环区域是外围区域的一部分；以及
(e)具有上表面和底表面的场绝缘膜，底表面位于半导体衬底内，并且上表面从半导体衬底的主表面暴露，
其中在保护环区域中，在第一半导体区域中形成有第二导电类型的第二半导体区域，
其中场绝缘膜覆盖外围区域并且包括暴露元件形成区域的第一开口和暴露保护环区域的第二开口，以及
其中第二开口包括在<010>方向上延伸的第一侧和在<001>方向上延伸的第二侧，并且第一侧和第二侧彼此垂直并且构成场绝缘膜的角部部分。
[附录9]
一种半导体器件，包括：
(a)半导体衬底，由硅制成并且具有由晶面(100)构成的主表面、与主表面相对的背表面和第一导电类型的第一半导体区域；
(b)被提供在主表面中的元件形成区域；
(c)被提供在主表面中并且围绕元件形成区域的周边的外围区域；
(d)位于元件形成区域的相对侧的保护环区域，保护环区域是外围区域的一部分；以及
(e)具有上表面和底表面的场绝缘膜，底表面位于半导体衬底内，并且上表面从半导体衬底的主表面暴露，
其中在保护环区域中，在第一半导体区域中形成有第二导电类型的第二半导体区域，
其中场绝缘膜覆盖外围区域并且包括暴露元件形成区域的第一开口和暴露保护环区域的第二开口，
其中第二开口包括在<010>方向上延伸的第一侧、在<001>方向上延伸的第二侧、以及将第一侧和第二侧彼此连接的连接部分，
其中连接部分包括相对于作为对称轴的<011>方向对称设置的第三侧和第四侧，以及
其中在平面图中，第三侧和第四侧在彼此不同的方向上延伸，并且在不同于<010>方向、<001>方向和<011>方向的方向上线性地延伸。
[附录10]
根据附录9的半导体器件，
其中第三侧经由具有弧形形状的第一弧形部分连接到第一侧，以及
其中第四侧经由具有弧形形状的第二弧形部分连接到第二侧。
[附录11]
一种用于制造半导体器件的方法，半导体器件包括元件形成区域和阱区域，阱区域包括在<010>方向上延伸的第一阱区域、在<001>方向上延伸的第二阱区域、以及将第一阱区域和第二阱区域彼此连接的第三阱区域，阱区域围绕元件形成区域的周边，该方法包括：
(a)制备半导体衬底的步骤，半导体衬底由硅制成并且在由晶面(100)构成的主表面中具有第一区域、第二区域和第三区域；
(b)在半导体衬底内形成第一场绝缘膜、第二场绝缘膜和第三场绝缘膜的步骤，第一场绝缘膜具有暴露第一区域的一部分的第一开口，第二场绝缘膜具有暴露第二区域的一部分的第二开口区域，第三场绝缘膜覆盖第三区域并且不暴露第三区域；以及
(c)在半导体衬底中、在第一区域中的第一开口和第一场绝缘膜下面形成第一阱区域，在半导体衬底中、在第二区域中的第二开口和第二场绝缘膜下面形成第二阱区域，并且在半导体衬底中在第三区域中的第三场绝缘膜下方形成第三阱区域的步骤，
其中当以半导体衬底的主表面为基准时，第一阱区域、第二阱区域和第三阱区域的深度彼此相等。
[附录12]
根据附录11的用于制造半导体器件的方法，
其中形成第一阱区域、第二阱区域和第三阱区域的步骤包括：
(c-1)第一离子注入步骤，将第一导电类型的第一杂质引入半导体衬底的第一深度；以及
(c-2)第二离子注入步骤，将第一导电类型的第二杂质引入半导体衬底的第二深度，以及
其中第一深度大于第二深度。
[附录13]
根据附录12的用于制造半导体器件的方法，
其中在(c-1)步骤中，相对于主表面的法线以第一离子注入角度引入第一杂质，
其中在(c-2)步骤中，相对于主表面的法线以第二离子注入角度引入第二杂质，以及
其中第二离子注入角度大于第一离子注入角度。

Claims (15)

1.一种半导体器件，包括：
(a)由硅制成的半导体衬底，所述半导体衬底包括主表面和第一导电类型的第一半导体区域，所述主表面具有元件形成区域和围绕所述元件形成区域的外围区域，所述第一半导体区域位于与所述主表面相对的背表面和所述主表面之间；
(b)绝缘栅双极晶体管(IGBT)元件，被形成在所述元件形成区域中的所述半导体衬底中；
(c)阱区域，在平面图中具有封闭环形形状以便围绕所述元件形成区域的第二导电类型，所述阱区域被形成在所述外围区域中的所述第一半导体区域中；
(d)多个场绝缘膜，被形成在多个第一沟槽中，所述多个第一沟槽被形成在所述外围区域中的所述第一半导体区域中；以及
(e)开口，位于被形成在彼此相邻的所述第一沟槽中的所述场绝缘膜之间，
其中所述IGBT元件包括：
形成在第二沟槽中的栅极绝缘膜和栅电极，所述第二沟槽在所述第一半导体区域中、从所述半导体衬底的所述主表面朝向所述半导体衬底的所述背表面延伸；
所述第一导电类型的第二半导体区域，与所述沟槽的侧壁上的所述栅极绝缘膜接触，所述第二半导体区域被形成为与所述第一半导体区域中的所述半导体衬底的所述主表面接触；
所述第二导电类型的第三半导体区域，与所述沟槽的所述侧壁上的所述栅极绝缘膜接触，所述第三半导体区域被提供在所述第二半导体区域下方；以及
所述第二导电类型的第四半导体区域，被提供在所述第一半导体区域与所述背表面之间，
其中所述半导体衬底在平面图中具有矩形形状，
其中，在平面图中，所述阱区域包括第一区域和第二区域，所述第一区域沿着所述半导体衬底的两个相对侧延伸，所述第二区域具有弧形形状、并且在所述半导体衬底的角部部分中将所述第一区域彼此连接，以及
其中所述开口在所述第一区域中沿着所述半导体衬底的两个相对侧延伸，并且所述开口在所述第二区域中被分开。
2.根据权利要求1所述的半导体器件，
其中所述场绝缘膜中的每个场绝缘膜具有底表面，以及
其中所述阱区域的端部部分位于所述场绝缘膜的底表面上。
3.根据权利要求1所述的半导体器件，
其中所述阱区域的第二区域被所述场绝缘膜覆盖。
4.根据权利要求1所述的半导体器件，
其中所述第二区域中的所述阱区域的深度等于所述第一区域中的所述阱区域的深度。
5.根据权利要求1所述的半导体器件，
其中所述第二区域中的所述阱区域的所述弧形形状具有的曲率半径等于或大于50μm。
6.根据权利要求1所述的半导体器件，还包括：
绝缘膜，覆盖所述阱区域和所述场绝缘膜；
金属布线，被提供在所述绝缘膜上以便在平面图中与所述阱区域重叠，并且具有围绕所述元件形成区域的封闭环形形状；以及
导体层，将所述金属布线和所述阱区域彼此电连接，
其中所述绝缘膜包括暴露所述第一区域中的所述阱区域的接触沟槽，以及
其中所述导体层被嵌入所述接触沟槽中、并且与所述阱区域接触。
7.根据权利要求6所述的半导体器件，
其中，在平面图中，所述接触沟槽位于所述开口中。
8.根据权利要求1所述的半导体器件，
其中二极管元件被提供在所述元件形成区域中，以及
其中所述二极管元件包括所述第一导电类型的第五半导体区域，所述第五半导体区域被提供在所述第一半导体区域中的所述半导体衬底的所述主表面中。
9.根据权利要求1所述的半导体器件，
其中所述阱区域包括：
被提供在所述第一半导体区域中的所述第二导电类型的第六半导体区域；
被提供在比所述第六半导体区域靠近所述主表面的一侧的所述第二导电类型的第七半导体区域；以及
被提供在比所述第七半导体区域靠近所述主表面的一侧的所述第二导电类型的第八半导体区域，以及
其中，在平面图中，所述第七半导体区域的宽度大于所述第六半导体区域的宽度，并且所述第八半导体区域的宽度大于所述第七半导体区域的宽度。
10.根据权利要求1所述的半导体器件，
其中，在平面图中，所述第一区域在<010>方向或<001>方向上延伸，
其中所述开口包括在所述<001>方向上延伸的第一开口、在所述<001>方向上延伸的第二开口、以及被提供在所述第二区域中的方形或矩形虚设开口，以及
其中构成所述虚设开口的四个侧在所述<010>方向或所述<001>方向上延伸。
11.根据权利要求10所述的半导体器件，
其中所述开口由多个方形或矩形的子开口构成。
12.一种半导体器件，包括：
(a)半导体衬底，由硅制成，并且包括由晶面(100)构成的主表面、与所述主表面相对的背表面、以及第一导电类型的第一半导体区域；
(b)被提供在所述主表面上的元件形成区域；
(c)具有上表面和底表面的场绝缘膜，所述底表面位于所述半导体衬底内，并且所述上表面从所述半导体衬底的所述主表面被暴露；以及
(d)第二导电类型的阱区域，在平面图中具有封闭环形形状以便围绕所述元件形成区域，所述阱区域被提供在所述第一半导体区域中，使得所述阱区域的端部部分被终止于所述场绝缘膜的所述底表面上，
其中，在平面图中，所述阱区域包括在<010>方向上延伸的第一区域、在<001>方向上延伸的第二区域、以及将所述第一区域和所述第二区域彼此连接并且在平面图中具有弧形形状的第三区域，
其中在平面图中，所述场绝缘膜具有被提供在所述阱区域中、并且沿着所述阱区域延伸的开口，
其中所述开口包括第一开口和第二开口，所述第一开口和所述第二开口在所述第三区域中相对于作为对称轴的<011>方向对称地被布置，以及
其中，在平面图中，所述第一开口和所述第二开口在彼此不同的方向上延伸，并且在与所述<010>方向、所述<001>方向和所述<011>方向不同的方向上线性地延伸。
13.根据权利要求12所述的半导体器件，
其中所述第一开口相对于所述<011>方向在18°至27°的范围内延伸，以及
其中所述第二开口相对于所述<011>方向在-18°至-27°的范围内延伸。
14.根据权利要求12所述的半导体器件，
其中所述第一开口在<021>方向上延伸，以及
其中所述第二开口在<012>方向上延伸。
15.根据权利要求12所述的半导体器件，
其中所述第一开口在<031>方向上延伸，以及
其中所述第二开口在<013>方向上延伸。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7222758B2 (ja) * 2019-03-11 2023-02-15 株式会社東芝 半導体装置
JP7459292B2 (ja) * 2020-11-06 2024-04-01 三菱電機株式会社 半導体装置および電力変換装置

Citations (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0645612A (ja) * 1992-07-21 1994-02-18 Mitsubishi Electric Corp 半導体装置及びその製造方法
EP1094514A2 (en) * 1999-10-18 2001-04-25 Nec Corporation Shallow trench isolation structure for a bipolar transistor
US20040033666A1 (en) * 2002-08-14 2004-02-19 Williams Richard K. Isolated complementary MOS devices in epi-less substrate
JP2007266134A (ja) * 2006-03-27 2007-10-11 Toyota Central Res & Dev Lab Inc 半導体装置
US20080079079A1 (en) * 2006-09-28 2008-04-03 Sanyo Electric Co., Ltd. Insulated-gate semiconductor device
JP2009099863A (ja) * 2007-10-18 2009-05-07 Toshiba Corp 半導体装置、及び半導体装置の製造方法
US20110127602A1 (en) * 2009-12-02 2011-06-02 Alpha And Omega Semiconductor Incorporated Dual Channel Trench LDMOS Transistors and BCD Process with Deep Trench Isolation
US20110227151A1 (en) * 2010-03-16 2011-09-22 Vishay General Semiconductor Llc Trench dmos device with improved termination structure for high voltage applications
CN103247682A (zh) * 2012-02-09 2013-08-14 瑞萨电子株式会社 半导体器件
CN104205334A (zh) * 2012-03-05 2014-12-10 三菱电机株式会社 半导体装置
CN104637990A (zh) * 2013-11-21 2015-05-20 成都芯源系统有限公司 场效应晶体管、边缘结构及相关制造方法
CN104737297A (zh) * 2012-11-29 2015-06-24 住友电气工业株式会社 碳化硅半导体器件及其制造方法
CN105723518A (zh) * 2013-11-12 2016-06-29 日立汽车系统株式会社 半导体器件
US20160365433A1 (en) * 2015-06-10 2016-12-15 Renesas Electronics Corporation Semiconductor device and method for manufacturing the same
JP2016219460A (ja) * 2015-05-14 2016-12-22 三菱電機株式会社 電力半導体装置
CN106356399A (zh) * 2015-07-14 2017-01-25 瑞萨电子株式会社 半导体器件
US20170025522A1 (en) * 2015-05-15 2017-01-26 Fuji Electric Co., Ltd. Semiconductor device
CN107068732A (zh) * 2012-10-22 2017-08-18 住友电气工业株式会社 碳化硅半导体器件
CN107180864A (zh) * 2016-03-09 2017-09-19 丰田自动车株式会社 开关元件
WO2018008529A1 (ja) * 2016-07-05 2018-01-11 株式会社デンソー 炭化珪素半導体装置およびその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5171703A (en) * 1991-08-23 1992-12-15 Intel Corporation Device and substrate orientation for defect reduction and transistor length and width increase
JP4860102B2 (ja) 2003-06-26 2012-01-25 ルネサスエレクトロニクス株式会社 半導体装置
JP5979993B2 (ja) * 2012-06-11 2016-08-31 ルネサスエレクトロニクス株式会社 狭アクティブセルｉｅ型トレンチゲートｉｇｂｔの製造方法
JP6181594B2 (ja) * 2014-04-22 2017-08-16 株式会社豊田中央研究所 半導体装置
JP6274154B2 (ja) * 2015-05-27 2018-02-07 トヨタ自動車株式会社 逆導通ｉｇｂｔ
JP2016167632A (ja) * 2016-05-17 2016-09-15 住友電気工業株式会社 炭化珪素半導体装置

Patent Citations (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0645612A (ja) * 1992-07-21 1994-02-18 Mitsubishi Electric Corp 半導体装置及びその製造方法
EP1094514A2 (en) * 1999-10-18 2001-04-25 Nec Corporation Shallow trench isolation structure for a bipolar transistor
US20040033666A1 (en) * 2002-08-14 2004-02-19 Williams Richard K. Isolated complementary MOS devices in epi-less substrate
JP2007266134A (ja) * 2006-03-27 2007-10-11 Toyota Central Res & Dev Lab Inc 半導体装置
US20080079079A1 (en) * 2006-09-28 2008-04-03 Sanyo Electric Co., Ltd. Insulated-gate semiconductor device
JP2009099863A (ja) * 2007-10-18 2009-05-07 Toshiba Corp 半導体装置、及び半導体装置の製造方法
US20110127602A1 (en) * 2009-12-02 2011-06-02 Alpha And Omega Semiconductor Incorporated Dual Channel Trench LDMOS Transistors and BCD Process with Deep Trench Isolation
US20110227151A1 (en) * 2010-03-16 2011-09-22 Vishay General Semiconductor Llc Trench dmos device with improved termination structure for high voltage applications
CN103247682A (zh) * 2012-02-09 2013-08-14 瑞萨电子株式会社 半导体器件
CN104205334A (zh) * 2012-03-05 2014-12-10 三菱电机株式会社 半导体装置
CN107068732A (zh) * 2012-10-22 2017-08-18 住友电气工业株式会社 碳化硅半导体器件
CN104737297A (zh) * 2012-11-29 2015-06-24 住友电气工业株式会社 碳化硅半导体器件及其制造方法
CN105723518A (zh) * 2013-11-12 2016-06-29 日立汽车系统株式会社 半导体器件
CN104637990A (zh) * 2013-11-21 2015-05-20 成都芯源系统有限公司 场效应晶体管、边缘结构及相关制造方法
JP2016219460A (ja) * 2015-05-14 2016-12-22 三菱電機株式会社 電力半導体装置
US20170025522A1 (en) * 2015-05-15 2017-01-26 Fuji Electric Co., Ltd. Semiconductor device
US20160365433A1 (en) * 2015-06-10 2016-12-15 Renesas Electronics Corporation Semiconductor device and method for manufacturing the same
CN106356399A (zh) * 2015-07-14 2017-01-25 瑞萨电子株式会社 半导体器件
CN107180864A (zh) * 2016-03-09 2017-09-19 丰田自动车株式会社 开关元件
WO2018008529A1 (ja) * 2016-07-05 2018-01-11 株式会社デンソー 炭化珪素半導体装置およびその製造方法

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