CN109997419A - 多层布线板的制造方法 - Google Patents

多层布线板的制造方法 Download PDF

Info

Publication number
CN109997419A
CN109997419A CN201780073261.8A CN201780073261A CN109997419A CN 109997419 A CN109997419 A CN 109997419A CN 201780073261 A CN201780073261 A CN 201780073261A CN 109997419 A CN109997419 A CN 109997419A
Authority
CN
China
Prior art keywords
layer
reinforcing sheet
laminate
adhesive layer
soluble
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201780073261.8A
Other languages
English (en)
Inventor
松浦宜范
佐藤哲朗
柳井威范
中村利美
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsui Mining and Smelting Co Ltd
Original Assignee
Mitsui Mining and Smelting Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsui Mining and Smelting Co Ltd filed Critical Mitsui Mining and Smelting Co Ltd
Priority to CN202310741588.5A priority Critical patent/CN116709672A/zh
Publication of CN109997419A publication Critical patent/CN109997419A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/022—Processes for manufacturing precursors of printed circuits, i.e. copper-clad substrates
    • H05K3/025—Processes for manufacturing precursors of printed circuits, i.e. copper-clad substrates by transfer of thin metal foil formed on a temporary carrier, e.g. peel-apart copper
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation

Abstract

提供多层布线板的制造方法，其包括如下工序：交替形成布线层及绝缘层，从而制作多层层叠体的工序；在多层层叠体的一个面夹着可溶性粘合层层叠具有开口部的增强片的工序；借助开口部使能够将可溶性粘合层溶解的液体接触或渗透至可溶性粘合层，由此使可溶性粘合层溶解或软化的工序；及在可溶性粘合层的位置将增强片从多层层叠体剥离，从而得到多层布线板的工序。根据该方法，能够不使多层布线层局部大幅弯曲地增强多层布线层，由此能够提高多层布线层的连接可靠性和多层布线层表面的平坦性(共面性)。另外，也能够一边将施加至多层层叠体的应力最小化一边以极短时间进行发挥了作用的增强片的剥离。

Description

多层布线板的制造方法
技术领域
本发明涉及多层布线板的制造方法。
背景技术
近年来，为了提高印刷电路板的安装密度、进行小型化，开始广泛进行印刷电路板的多层化。这样的多层印刷电路板在大多便携式电子设备中出于轻量化、小型化的目的而被利用。而且，对该多层印刷电路板要求层间绝缘层的厚度的进一步减小、及作为布线板的进一步的轻量化。
作为满足这种要求的技术，采用了使用无芯积层法的多层印刷电路板的制造方法。无芯积层法是指：在所谓芯(芯材)上通过被称为积层法的方法交替层叠(积层)绝缘层和布线层而进行多层化后，去除芯(芯材)，仅通过积层层形成布线板的方法。对于无芯积层法，为了能够容易地进行支撑体与多层印刷电路板的剥离，提出了使用带载体的铜箔的方案。例如，专利文献1(日本特开2005-101137号公报)中公开了如下半导体元件安装用封装基板的制造方法，其包括：在带载体的铜箔的载体面贴附绝缘树脂层而制成支撑体，通过光致抗蚀层加工、图案电解镀铜、抗蚀层去除等工序在带载体的铜箔的极薄铜层侧形成第一布线导体，然后形成积层布线层，剥离带载体的支撑基板，从而去除极薄铜层。
尤其是随着电子器件的进一步的小型化及省电化，对半导体芯片及印刷电路板的高集成化及薄型化的要求增高。作为满足所述要求的新一代封装技术，近年来研究了采用FO-WLP(扇出型晶圆级封装，Fan-Out Wafer Level Packaging)、PLP(面板级封装，PanelLevel Packaging)。而且，在FO-WLP、FO-PLP中还研究了采用无芯积层法。作为这样的方法之一，有如下被称为RDL-First(Redistribution Layer-First)法的方法：在无芯支撑体表面形成布线层及根据需要的积层布线层，进而根据需要剥离支撑体后进行芯片的安装。
例如，专利文献2(日本特开2015-35551号公报)中公开了如下的半导体装置的制造方法，其包括：在由玻璃或硅晶圆形成的支撑体的主面上形成金属剥离层、在其上形成绝缘树脂层、在其上形成包含积层层的再布线层(Redistribution Layer)、在其上安装半导体集成电路并进行封装、基于支撑体的去除而露出剥离层、基于剥离层的去除而露出2次安装焊盘、以及在2次安装焊盘的表面上形成焊锡凸块、以及2次安装。专利文献3(日本特开2008-251702号公报)中公开了如下的半导体装置的制造方法，其包括：在无芯支撑体上形成作为第1电极焊盘的埋入布线层、在其上形成作为第2电极焊盘的埋入布线层、无芯支撑体的剥离、及其后从埋入布线层的背面安装芯片。专利文献4(日本特开2015-170767号公报)中公开了如下的电路基板的制造方法，其包括：在无芯支撑体上形成剥离层、在其上形成埋入布线层及积层层、在积层层的表面上安装布线基板、载体的剥离、及半导体芯片的安装。该剥离层包含由于紫外线的照射而生成气体的组合物，由此可以容易并且简单地进行支撑基板的剥离及剥离层的去除而不对布线层带来损伤。
另外，专利文献5(日本特开2015-76477号公报)中公开了如下的电子装置的制造方法，其包括：在支撑体上形成第1剥离层、形成覆盖第1剥离层的第2剥离层、在第2剥离层上形成含布线的树脂层、树脂层向基板的连接、基于第1剥离层及第2剥离层的去除的支撑体的剥离、电子部件向树脂层上的连接，公开了第1剥离层由碱可溶的无机绝缘材料形成，第2剥离层由碱不溶的无机材料形成。
现有技术文献
专利文献
专利文献1：日本特开2005-101137号公报
专利文献2：日本特开2015-35551号公报
专利文献3：日本特开2008-251702号公报
专利文献4：日本特开2015-170767号公报
专利文献5：日本特开2015-76477号公报
发明内容
鉴于对采用如上所述的FO-WLP、PLP进行研究的近年的技术动向，要求积层层的薄型化。但是，积层层薄的情况下，有时从使用无芯积层法制作的带积层层的基材上将基材剥离时，积层层会局部大幅弯曲。所述积层层的大幅弯曲会引起积层层内部的布线层的断线、剥离，其结果，可使布线层的连接可靠性降低。为了应对所述问题，考虑夹着粘合剥离层将增强片层叠于多层层叠体。由此，能够不使多层布线层局部大幅弯曲地增强多层布线层，从而能够提高多层布线层的连接可靠性和多层布线层表面的平坦性(共面性)。但是，如何在不对多层层叠体施加过度的应力的条件下效率良好地通过粘合剥离层剥离密合于多层层叠体的增强片成为接下来的问题。
本发明人等此次得到了如下见解：在多层布线板的制造中，通过将增强片层叠于多层层叠体，能够不使多层布线层局部大幅弯曲地增强多层布线层，由此能够提高多层布线层的连接可靠性和多层布线层表面的平坦性(共面性)。在此基础上，还得到了如下见解：在增强片上设置开口部、并且在增强片向多层层叠体的层叠中使用可溶性粘合层，从而通过溶解剥离或依据其的手法，可以一边将施加至多层层叠体的应力最小化、一边以极短时间进行发挥了作用的增强片的剥离。
因此，本发明的第一目的在于提供能够不使多层布线层局部大幅弯曲地增强多层布线层、由此能够提高多层布线层的连接可靠性和多层布线层表面的平坦性(共面性)的多层布线板的制造方法。另外，本发明的第二目的在于提供能够将施加至多层层叠体的应力最小化并且能以极短时间进行发挥了作用的增强片的剥离的多层布线板的制造方法。
根据本发明的一个方式，提供多层布线板的制造方法，其包括如下工序：
交替形成布线层及绝缘层，从而制作多层层叠体的工序；
在前述多层层叠体的一个面夹着可溶性粘合层层叠具有开口部的增强片的工序；
借助前述开口部使能够将前述可溶性粘合层溶解的液体接触或渗透至前述可溶性粘合层，由此使前述可溶性粘合层溶解或软化的工序；及
在前述可溶性粘合层的位置将前述增强片从前述多层层叠体剥离，从而得到多层布线板的工序。
附图说明
图1为示出本发明的制造方法中从层叠片的准备到增强片的层叠为止的工序的工序流程图。
图2为示出本发明的制造方法中从基材的剥离到电子元件的安装为止的工序的工序流程图。
图3为示出本发明的制造方法中从增强片的剥离到多层布线板的完成为止的工序的工序流程图。
图4为示出具有增强区域和通液性区域的增强板的一个方式的俯视示意图。
图5为示出设置于通液性区域的开口部的一个方式的放大示意图。
图6为示出设置于通液性区域的开口部的另一个方式的放大示意图。
具体实施方式
多层布线板的制造方法
本发明的多层布线板的制造方法包括如下各工序：(1)根据期望使用的层叠片的准备、(2)多层层叠体的制作、(3)增强片的层叠、(4)根据期望进行的基材的剥离、(5)根据期望进行的金属层的蚀刻去除、(6)根据期望进行的第1布线层的表面处理、(7)根据期望进行的电子元件的安装、(8)可溶性粘合层的溶解或软化、及(9)增强片的剥离。
以下，参照附图对工序(1)～(9)分别进行说明。
(1)层叠片的准备(任意工序)
根据期望，如图1的(a)所示，准备作为用于形成多层布线板的基础的层叠片10。层叠片10依次具备基材12、剥离层14及金属层16。层叠片10可以为所谓带载体的铜箔的形态。关于层叠片10的本发明的优选的方式在后面进行叙述。
(2)多层层叠体的制作
如图1的(b)及(c)所示，交替形成布线层18及绝缘层20，从而制作多层层叠体26。图1的(b)及(c)所示的由布线层18及绝缘层20构成的逐次层叠结构通常被称为积层层和/或积层布线层，但在本发明的制造方法中，不仅可以采用仅包含在通常的印刷电路板中采用的公知的积层布线层的构成的多层层叠体的形成方法，还可以采用夹着绝缘性粘接剂将预先形成的作为带凸块的多层层叠体的一部分的层叠体层叠的方法等，没有特别限定。
作为用于形成多层布线板的基础的基底构件没有特别限定。作为这样的基底构件，使用上述层叠片10的情况下，优选在层叠片10的金属层16的表面制作多层层叠体26。以下，对使用层叠片10的情况下的多层层叠体26的优选制造方法进行说明。
该情况下，首先，如图1的(b)所示，在金属层16的表面形成第1布线层18。典型而言，第1布线层18的形成是按照公知的手法经过光致抗蚀层的形成、电镀铜层的形成、光致抗蚀层的剥离、及根据期望的铜闪蚀而进行的。例如，如下所示。首先，在金属层16的表面以规定的图案形成光致抗蚀层。光致抗蚀层优选为感光性薄膜，例如为感光性干膜。对于光致抗蚀层，通过曝光及显影赋予规定的布线图案即可。在金属层16的露出表面(即未被光致抗蚀层掩蔽的部分)形成电镀铜层。对于电镀铜，只要通过公知的手法进行即可，没有特别限定。接着，将光致抗蚀层剥离。其结果，电镀铜层以布线图案状残留而形成第1布线层18，未形成布线图案的部分的金属层16露出。
金属层16不仅包含供电层、还包含防反射层的情况下，可以通过闪蚀将金属层16的相当于供电层的部分去除而使防反射层露出。通过如此操作，从而容易进行后述的第1布线层18的图像检查。防反射层优选由选自Cr、W、Ta、Ti、Ni及Mo中的至少1种金属构成。这些金属具有相对于铜闪蚀液不溶解的性质，因此能够对铜闪蚀液呈现出优异的耐化学试剂性。
如图1的(c)所示，在层叠片10的形成有第1布线层18的面交替形成绝缘层20及第n布线层18(n为2以上的整数)，得到以埋入布线层的形式嵌入有第1布线层18的多层层叠体26。即，布线层18为2层以上，可以称为第1布线层、第2布线层、……、第n布线层。绝缘层20为1层以上即可。即，本发明中的多层布线板40同时具有至少2层的布线层18(即，至少第1布线层18及第2布线层18)和至少1层的绝缘层20。
另外，可以在积层布线层的最表面的布线层上根据需要形成阻焊层和/或表面金属处理层(例如，OSP(有机可焊性保护层Organic Solderbility Preservative)处理层、镀Au层、镀Ni-Au层等)。
(3)增强片的层叠
如图1的(d)所示，在多层层叠体26的一个面(例如多层层叠体26的与层叠片10相反侧的表面)夹着可溶性粘合层28层叠增强片30。由此，多层层叠体26能够被增强片30增强而不会局部大幅弯曲。即，会有效地防止和/或抑制剥离时的弯曲。这样，能够避免有时因弯曲而引起的积层布线层内部的布线层的断线、剥离，从而提高多层布线层的连接可靠性。另外，通过有效地防止和/或抑制弯曲，能够提高多层布线层表面的平坦性(共面性)。
增强片30具有开口部30a。开口部30a在之后的工序中允许能够溶解可溶性粘合层28的液体(以下，称为溶解液)对可溶性粘合层28的接触或渗透，其结果，使利用溶解剥离或依据其的手法的增强片30的剥离容易。即，能够一边将施加至多层层叠体26的应力最小化一边以极短时间进行发挥了作用的增强片30的剥离。对于开口部30a的形状及尺寸，只要呈现液体透过性，就没有特别限定。优选开口部30a为贯通孔。作为贯通孔的形状的典型的例子，可以为圆形(例如参照图5)、多边形(三边形以上、例如图6所示的四边形)等各种几何学形状、进而由各种二维网络形状(例如泰森多边形状网络结构(Voronoi networkstructure)、三角网状网络结构(Delaunay network structure)、规则网络结构、不规则网络结构等)所带来的形状。这些例子可以说均是二维开口部和/或贯通孔。需要说明的是，如图6所示，多边形等各种几何学形状、各种二次元网络形状的角部可以带有圆角。或者开口部30a可以为呈现液体透过性的三维多孔结构、例如包含多个开孔的多孔结构、或三维网络结构。
如图4所示，增强片30优选具有增强区域30b和通液性区域30c。增强区域30b为不存在开口部30a的区域，其沿着增强片30的至少外周设置。通过不具有开口部30a来防止具有开口部30a的增强片30变脆弱，从而能够更有效地确保作为增强片30的功能。通液性区域30c如图5及6例示那样为包含开口部30a的区域，其被增强区域30b包围。通过使通液性区域30c包含开口部30a，从而允许溶解液的接触或渗透，由此使增强片30的剥离容易。通液性区域30c可以具有多个开口部30a，该情况下，将位于最外侧(典型而言为位于四个角)的开口部30a的外缘连接而成的区域划分通液性区域30c。因此，通液性区域30c典型而言为矩形形状。
增强片30的孔隙率优选为3～90％、更优选为20～70％、进一步优选为30～60％。需要说明的是，孔隙率为通液性区域30c中的总孔隙体积相对于增强片30的外形体积的比例、即通过((通液性区域30c的总孔隙体积)/(增强片30的外形体积))×100算出的值。其中，增强片30的外形体积是指：假设增强片30没有孔(即开口部30a完全被堵住)时，对于增强片30的形状算出的假想的体积。为上述范围内时，能够一边确保增强片30的充分的强度从而更有效地增强多层层叠体26，一边有效地促进溶解液对增强片30的接触或渗透，能够更容易地进行增强片30的剥离。
根据本发明的优选方式，增强片30(优选通液性区域30c)如图5及6所示那样，规定形状的多个开口部30a彼此按照规则图案排列。通过这样，能够没有不均地使溶解液均匀地接触和/或渗透至增强片30(尤其是通液性区域30c)，能够使增强片30更容易的剥离成为可能。
在遵照上述规则图案的方式中，如图5和图6所示的、彼此最接近的开口部30a彼此的间隔a(以下，称为一次接近距离a)优选为0.025～50mm、更优选为0.1～10mm、进一步优选为0.2～4.0mm。另外，增强片30的一次接近距离a(mm)相对于厚度T(mm)的比(a/T)优选为0.025～1000、更优选为0.1～500、进一步优选为0.2～300。通过设为上述适当的范围内，能够促进保持增强片30的强度、能够促进溶解液对增强片30的接触或渗透。
在遵照上述规则图案的方式中，如图5和图6所示的开口部30a的内接圆的直径r优选为0.05～500mm、更优选为0.5～50mm、进一步优选为1.0～10mm。另外，上述直径r相对于增强片30的厚度T(mm)的比(r/T)优选为0.05～500、更优选为0.1～300、进一步优选为1.0～100。通过设为上述适当的范围内，能够促进溶解液对增强片30的接触或渗透。
在使用层叠片10的方式中，增强片30优选维氏硬度比基材12低。由此，在层叠或剥离增强片30时，增强片30自身弯曲，从而能够顺利地将层叠或剥离时可产生的应力散逸，其结果，能够有效地防止和/或抑制包含基材12的多层层叠体26的弯曲。增强片30的维氏硬度优选为基材12的维氏硬度的2～99％、更优选为6～90％、进一步优选为10～85％。优选增强片30的维氏硬度为50～700HV、并且基材12的维氏硬度为500～3000HV，更优选增强片30的维氏硬度为150～550HV、并且基材12的维氏硬度为550～2500HV，进一步优选增强片30的维氏硬度为200～500HV、并且基材12的维氏硬度为600～2000HV。需要说明的是，本说明书中维氏硬度是依据JIS Z 2244-2009中记载的“维氏硬度试验”测定的值。
为了参考，以下例示出可作为候选的各种材料的维氏硬度HV：蓝宝石玻璃(2300HV)、超硬合金(1700HV)、金属陶瓷(1650HV)、石英(水晶)(1103HV)、SKH56(高速工具钢钢材、high-speed steel)(722HV)、强化玻璃(640HV)、SUS440C(不锈钢)(615HV)、SUS630(不锈钢)(375HV)、钛合金60种(64合金)(280HV左右)、因科镍合金(耐热镍合金)(150～280HV)、S45C(机械结构用碳钢)(201～269HV)、哈斯特洛伊合金(耐腐蚀镍合金)(100～230HV)、SUS304(不锈钢)(187HV)、SUS430(不锈钢)(183HV)、铸铁(160～180HV)、钛合金(110～150HV)、黄铜(80～150HV)、及青铜(50～100HV)。
对于增强片30，依据JIS H 3130-2012的反复弯曲试验测定的弹簧临界值Kb0.1优选为100～1500N/mm2、更优选为150～1200N/mm2、进一步优选为200～1000N/mm2。为这样的范围内时，将增强片30层叠或剥离时，增强片30自身弯曲，从而能够顺利地将层叠或剥离时可产生的应力散逸，其结果，能够更有效地防止和/或抑制多层层叠体26的弯曲。另外，在层叠或剥离时弯曲的增强片30能够利用其弹性而瞬时恢复到本来的平板形状，因此能够更有效地维持多层层叠体26的平坦性。而且，通过利用增强片30的弯曲及弹性，能够使被施加剥离力的增强片30趋向剥离方向(即远离多层层叠体26的方向)，其结果，能实现更顺利的剥离。
为了参考，将可作为候选的各种材料的弹簧临界值Kb0.1例示于以下的表1及2。
[表1]
表1
[表2]
表2
增强片30的材质没有特别限定，优选树脂、金属、玻璃、或它们的组合。作为树脂的例子，可列举出环氧树脂、聚酰亚胺树脂、聚乙烯树脂、及酚醛树脂，也可以为由这样的树脂和纤维增强材料形成的预浸料。作为金属的例子，从上述维氏硬度、弹簧临界值Kb0.1的观点出发，可列举出不锈钢、铜合金(例如青铜、磷青铜、铜镍合金、铜钛合金)，从耐化学试剂性的观点出发，特别优选不锈钢。对于增强片30的形态，只要能够防止和/或抑制多层层叠体26的弯曲，就不限定于片状，可以为薄膜、板、及箔的其他形态，优选为片或板的形态。增强片30也可以为所述片、薄膜、板、及箔等层叠而成者。作为增强片30的典型例，可列举出金属片、树脂片(特别是硬质树脂片)、玻璃片。对于增强片30的厚度，从增强片30的强度保持及增强片30的处理容易性的观点出发，优选为10μm～1mm、更优选为50～800μm、进一步优选为100～600μm。增强片30为金属片(例如不锈钢片)的情况下，金属片的形成有可溶性粘合层28的一侧的表面的微观不平度十点高度Rz-jis(依据JIS B0601-2001测定)优选为0.05～500μm、更优选为0.5～400μm、进一步优选为1～300μm。认为若为这样的表面粗糙度，则通过起因于表面的凹凸的锚固效果，与可溶性粘合层28的密合性提高，可溶性粘合层28的剥离强度提高。
可溶性粘合层28只要为能够将增强片30以期望的密合性贴合于多层层叠体26并且通过与以后使用的溶解液的接触能够溶解或软化的层，就对其构成没有特别限定。可溶性粘合层28例如可以为被称为粘合剂层、粘合剥离层、剥离层等这样的公知的层。典型的是，可溶性粘合层28具有粘合性，因此可以说粘合剂层或粘合剥离层是典型的。当然，可溶性粘合层28也可以为不具有粘合性的剥离层。需要说明的是，可溶性粘合层28的形成区域可以在不损害本发明的效果的范围内适宜调整。例如，如图1的(d)所示，可以以覆盖多层层叠体26的表面的整个区域的方式来形成，或者也可以仅在多层层叠体26的与增强片30相对的区域中的一部分区域(未图示)形成。
可溶性粘合层28优选包含溶液可溶型树脂，更优选包含酸可溶型树脂或碱可溶型树脂。该溶液可溶型树脂(例如酸可溶型或碱可溶型树脂)能够通过与溶解液(例如酸溶液或碱溶液)的接触有效地溶解或软化，因此能更有效地进行之后的工序中的增强片30的剥离。需要说明的是，增强片30的剥离强度的控制可以通过化学试剂可溶成分的含量控制、树脂层的厚度控制来进行。作为酸可溶型树脂的例子，可列举出以60wt％以上的高浓度填充有属于在酸中可溶的填料的二氧化硅、碳酸钙、硫酸钡等的树脂组合物。作为构成该树脂组合物的树脂的例子，可列举出环氧树脂、丙烯酸类树脂、甲基丙烯酸类树脂、三聚氰胺树脂、聚酯树脂、苯乙烯丁二烯共聚物、丙烯腈树脂、聚酰亚胺树脂等。作为碱可溶型树脂的例子，可列举出甲基丙烯酸聚合物及丙烯酸聚合物。作为甲基丙烯酸聚合物的例子，可列举出具有碳数1～18的烷基的甲基丙烯酸烷基酯等。另外，作为丙烯酸聚合物的例子，可列举出具有碳数1～18的烷基的丙烯酸烷基酯。此时，为了提高树脂的强度，可以使树脂组合物含有苯乙烯单体、苯乙烯低聚物等。另外，可以使树脂组合物中含有可与这些树脂热固化的环氧树脂。进而，为了提高与环氧树脂的热固化性，可以使树脂组合物中含有胺系固化剂、酚系固化剂、含异氰酸酯基的固化剂等。
在使用层叠片10的方式中，可溶性粘合层28优选为带来比剥离层14高的剥离强度的层。需要说明的是，作为比较可溶性粘合层28与剥离层14的剥离强度的大小关系的方法，也有后述的比较各个剥离强度绝对值的方法，但基于与多层布线板制造工序中剥离的方式相符的测定的比较也是有效的。具体而言，比较将剥离层14的剥离强度设为将基材12从积层布线层剥离时产生的耐力、将可溶性粘合层28的剥离强度设为将增强片30从多层层叠体26剥离时产生的耐力而测定的值也是有效的。
可溶性粘合层28的剥离强度优选为剥离层14的剥离强度的1.02～300倍、更优选为1.05～100倍、进一步优选为3.0～50倍、特别优选为5.0～30倍。例如，可溶性粘合层28的剥离强度优选为30～300gf/cm、更优选为40～250gf/cm、进一步优选为50～175gf/cm、特别优选为70～150gf/cm。通过设为这样的范围，能够更有效地防止通过剥离层14剥离基材12时向多层布线层的应力集中，其结果，能够更有效地预防多层布线层内的断线。另外，能够更有效地防止通过剥离层14剥离时可溶性粘合层28的异常剥离(连锁的剥离)，因此能够更确实地将通过剥离层14剥离后的第1布线层18的表面保持平坦。可溶性粘合层28的剥离强度可以与上述剥离层14的剥离强度的测定方法基本同样地操作来测定，但应该留意的是，其是指在与溶解液的接触前测定的剥离强度。具体而言，如下地来测定可溶性粘合层28的剥离强度。首先，在增强片30上形成可溶性粘合层28，在其上层叠形成厚度18μm的铜箔，从而形成覆铜层叠板。其后，依据JIS C 6481-1996，测定剥离铜箔时的剥离强度(gf/cm)。
(4)基材的剥离(任意工序)
使用层叠片10的情况下，如图2的(e)所示，优选在层叠增强片30后且剥离增强片30之前通过剥离层14将基材12从金属层16剥离。即，基材12、密合金属层(密合金属层存在的情况下)、剥离辅助层(剥离辅助层存在的情况下)、及剥离层14被剥离去除。该剥离去除优选通过物理剥离来进行。物理分离法为通过用手、夹具、机械等将基材12等从积层布线层剥离来进行分离的手法。此时，夹着可溶性粘合层28而密合的增强片30将多层层叠体26增强，由此能够防止多层层叠体26局部大幅弯曲。即，增强片30在基材12被剥离期间为了对抗剥离力而将多层层叠体26增强，能够更有效地防止和/或抑制弯曲。这样，能够避免有时因弯曲而引起的积层布线层内部的布线层的断线、剥离，从而提高多层布线层的连接可靠性。另外，通过有效地防止和/或抑制弯曲，能够提高多层布线层表面的平坦性(共面性)。
特别是，在可溶性粘合层28比剥离层14剥离强度高的情况下，在剥离基材12时，会更有效地避免可溶性粘合层28处的剥离，并且用剥离层14的剥离变得更容易。因此，夹着可溶性粘合层28密合于多层层叠体26的增强片30在基材12的剥离时也能够更稳定地保持密合状态。
(5)金属层的蚀刻去除(任意工序)
根据期望，如图2的(f)所示，在剥离增强片30之前通过蚀刻将金属层16去除。金属层16的蚀刻基于闪蚀等公知的手法进行即可。
特别是，如前所述，在这样形成积层布线层后进行芯片的安装的工艺为被称为RDL-First法的手法。根据该方法，能够在进行芯片的安装前进行多层布线层18的外观检查、电气检查，因此能够避免各布线层的不良部分，而将芯片仅安装在品质良好的部分。其结果，RDL-First法在能够避免芯片的使用浪费方面，与作为在芯片的表面逐次层叠布线层的方法的Chip-First法等相比，经济上是有利的。这样，在印刷电路板的制造工艺(特别是RDL-First法)中进行对芯片安装前的布线层的外观检查、电气检查，由此能够提高制品成品率。
(6)第1布线层的表面处理(任意工序)
上述工序后，根据需要，可以在第1布线层18的表面形成有阻焊层、表面金属处理层(例如，OSP(有机可焊性保护层，Organic Solderbility Preservative)处理层、镀Au层、镀Ni-Au层等)、电子元件安装用的金属支柱、和/或焊锡凸块等。
(7)电子元件的安装(任意工序)
根据期望，如图2的(g)所示，在层叠增强片30之后(或金属层16的去除或其后的电气检查后)且剥离增强片30之前，将电子元件32安装于多层层叠体26的与增强片30相反侧的表面。本发明的制造方法中，通过采用可溶性粘合层28及增强片30，从而多层层叠体26的表面(例如包含第1布线层18作为埋入电极的积层布线层的表面)能够实现对电子元件32的安装有利的优异的表面平坦性(共面性)。即，即使在安装电子元件32时，多层层叠体26也不会因增强片30而局部大幅弯曲。其结果，能够提高电子元件安装的连接成品率。
作为电子元件32的例子，可列举出半导体元件、芯片电容器、电阻体等。作为电子元件安装的方式的例子，可列举出倒装芯片安装方式、芯片接合方式等。倒装芯片安装方式为进行电子元件32的安装焊盘与第1布线层18的接合的方式。在该安装焊盘上，如图2的(g)所示，可以形成柱状电极(支柱)、焊锡凸块34等，也可以在安装前在包含第1布线层18的表面贴附作为封装树脂膜36的NCF(非导电膜，Non-Conductive Film)等。接合优选使用焊锡等低熔点金属来进行，但也可以使用各向异性导电性薄膜等。芯片接合粘接方式为对第1布线层18粘接电子元件32的与安装焊盘面相反侧的一面的方式。该粘接中优选使用作为包含热固性树脂和导热性无机填料的树脂组合物的糊剂、薄膜。无论是以哪种方式进行，电子元件32都如图2的(g)所示那样从能够进一步提高多层层叠体26与电子元件32的层叠体整体的刚性的方面而优选被封装材料38封装。
(8)可溶性粘合层的溶解或软化
借助开口部30a使溶解液接触或渗透至可溶性粘合层28，由此使可溶性粘合层28溶解或软化。如前所述，由于溶解液使用能够将可溶性粘合层28溶解的液体，因此可溶性粘合层28通过与溶解液接触而至少部分溶解，由此溶解液可渗透至可溶性粘合层28。而且，与所述溶解液的接触或渗透会带来可溶性粘合层28的溶解或软化，将多层层叠体26与增强片30的密合力减弱或无力化。这样，使用溶解剥离或依据其的手法，能够极容易地进行接下来的工序中的增强片30的剥离。即，能够将施加至多层层叠体26的应力最小化并且以极短时间进行发挥了作用的增强片30的剥离。
溶解液只要为能够将可溶性粘合层28溶解的液体，就没有特别限定，可以使用各种组成和/或酸碱性的化学溶液。例如，在可溶性粘合层28包含酸可溶型树脂的情况下，溶解液使用酸溶液即可。作为这样的酸溶液的例子，可列举出盐酸、硝酸、硫酸、及氢氟酸等。另外，在可溶性粘合层28包含碱可溶型树脂的情况下，溶解液使用碱溶液即可。作为这样的碱溶液的例子，可列举出羧酸乙酯(乙酸乙酯等)、NaHCO3水溶液、Na2CO3水溶液、NaOH水溶液等。
(9)增强片的剥离
如图3的(h)及(i)所示，在可溶性粘合层28的位置将增强片30从多层层叠体26剥离，从而得到多层布线板40。对于增强片30，起因于可溶性粘合层28的溶解或软化而呈极容易剥离的状态(或根据情况局部自然剥离)，因此，能够通过用手、夹具、机械等将增强片30从多层层叠体26轻轻剥离来极容易地进行分离。因此，能够将施加至多层层叠体26的应力最小化，并且以极短时间进行增强片30的剥离。这样施加至多层层叠体26的应力被最小化，由此能够有效地避免多层布线板40中布线的断线、安装部的断线。另外，即使为了减小上述应力而想到了使用可溶性粘合层28，仅仅这样溶剂剥离依然需要很多时间，然而根据本发明的方法，通过利用开口部30a促进与溶解液的接触或渗透，能够实现剥离增强片30所需的时间飞跃性地缩短。
特别是在使用层叠片10的方式中，在可溶性粘合层28本来具有比剥离层14高的剥离强度的情况下，可溶性粘合层28可以说只要不进行特殊的处置，就比剥离层14还难以剥离。但是，在本发明的方法中，通过与溶解液的接触或渗透，可溶性粘合层28溶解或软化，从而多层层叠体26与增强片30的密合力减弱或或无力化，结果能够容易地进行增强片30的剥离。
(10)其他
优选基材12和/或增强片30的至少一边从积层布线层的端部延伸出。通过如此操作，有将基材和/或增强片剥离时，能把持端部、能够使剥离容易的优点。
层叠片
如前所述，本发明的方法中，根据期望使用的层叠片10依次具备基材12、剥离层14及金属层16。层叠片10可以为所谓的带载体的铜箔的形态。
基材12的材质没有特别限定，可以为玻璃、陶瓷、树脂及金属中的任意者。另外，基材12的形态也没有特别限定，可以为片、薄膜、板及箔中的任意者。另外，基材12也可以为这些片、薄膜、板、及箔等层叠而成者。例如，基材12可以为玻璃板、陶瓷板、金属板等可作为具有刚性的支撑体而起作用的形态，也可以为金属箔、树脂薄膜等不具有刚性的形态。作为基材12的优选的例子，可列举出金属片、玻璃片、陶瓷板(板)、金属片及预浸料的层叠体、涂布有粘接剂的金属片、树脂片(特别是硬质树脂片)。作为基材12的金属的优选的例子，可列举出铜、钛、镍、不锈钢、铝等。作为陶瓷的优选的例子，可列举出氧化铝、氧化锆、氮化硅、氮化铝(精细陶瓷)等。作为树脂的优选的例子，可列举出环氧树脂、芳纶树脂、聚酰亚胺树脂、尼龙树脂、液晶聚合物、PEEK树脂、聚酰亚胺树脂、聚酰胺酰亚胺树脂、聚醚砜树脂、聚亚苯基硫醚树脂、PTFE树脂、ETFE树脂等。从防止无芯支撑体随着安装电子元件时的加热而翘曲的观点出发，更优选为热膨胀系数(CTE)不足25ppm/K(优选1.0～23ppm/K、更优选1.0～15ppm/K、进一步优选1.0～10ppm/K)的材料，作为这样的材料的例子，可列举出如上所述的各种树脂(特别是聚酰亚胺树脂、液晶聚合物等低热膨胀树脂)、如上所述的各种树脂与玻璃纤维形成的预浸料、玻璃及陶瓷等。另外，从处理性、确保芯片安装时的平坦性的观点出发，基材12的维氏硬度优选为500～3000HV、更优选为550～2500HV、进一步优选为600～2000HV。
作为满足上述特性的材料，基材12优选由树脂薄膜、玻璃或陶瓷构成，更优选由玻璃或陶瓷构成，特别优选由玻璃构成。例如为玻璃片。使用玻璃作为基材12的情况下，由于轻量、热膨胀系数低、绝缘性高、刚性且表面平坦，因此具有能够使金属层16的表面极度平滑等优点。另外，在基材12为玻璃的情况下，有如下优点：在电子元件安装时具有有利的表面平坦性(共面性)；在印刷电路板制造工序中的除钻污、各种镀覆工序中具有耐化学试剂性；等。作为构成基材12的玻璃的优选的例子，可列举出石英玻璃、硼硅酸玻璃、无碱玻璃、钠钙玻璃、铝硅酸盐玻璃、及它们的组合，特别优选为无碱玻璃。无碱玻璃为以二氧化硅、氧化铝、氧化硼、及氧化钙、氧化钡等碱土金属氧化物为主成分、进而含有硼酸的实质上不含碱金属的玻璃。该无碱玻璃在0℃～350℃这样宽的温度范围中热膨胀系数为3～5ppm/K的范围，低且稳定，因此有安装半导体芯片作为电子元件时能够使玻璃的翘曲为最小限的优点。
基材12的厚度优选为100～2000μm、更优选为300～1800μm、进一步优选为400～1100μm。若为这样的范围内的厚度，则能够确保不给处理带来障碍的适当的强度，并实现印刷电路板的薄型化、以及在电子部件安装时产生的翘曲的减少。
基材12的剥离层14侧(密合金属层存在的情况下为密合金属层侧)的表面优选具有依据JIS B 0601-2001测定的0.1～70nm的算数平均粗糙度Ra、更优选为0.5～60nm、进一步优选为1.0～50nm、特别优选为1.5～40nm、最优选为2.0～30nm。这样算数平均粗糙度越小，金属层16的与剥离层14相反侧的表面(金属层16的外侧表面)越能够具有理想的低的算数平均粗糙度Ra，由此，适于在使用层叠片10制造的印刷电路板中形成高度地微细化至线/间隔(L/S)为13μm以下/13μm以下(例如12μm/12μm～1μm/1μm)的程度的布线图案。
根据期望，层叠片10可以在基材12的剥离层14侧的表面具有密合金属层和/或剥离辅助层，优选依次具有密合金属层及剥离辅助层。
对于根据期望设置的密合金属层，从确保与基材12的密合性的方面出发，优选为由选自由Ti、Cr及Ni组成的组中的至少1种金属构成的层，可以为纯金属，也可以为合金。构成密合金属层的金属可以包含源自原料成分、成膜工序等的不可避免的杂质。另外，虽然没有特别限制，但在密合金属层成膜后暴露于大气的情况下，允许存在起因于大气而混入的氧。密合金属层优选为通过溅射等气相法形成的层。在能够提高膜厚分布的均匀性的方面，密合金属层为通过使用了金属靶的磁控溅射法形成的层是特别优选的。密合金属层的厚度优选为5～500nm、更优选为10～300nm、进一步优选为18～200nm、特别优选为20～150nm。该厚度采用通过用透射型电子显微镜的能量色散型X射线光谱分析器(TEM-EDX)对层截面进行分析而测定的值。
对于根据期望设置的剥离辅助层，从将与剥离层14的剥离强度控制为期望的值的方面出发，优选为由铜构成的层。构成剥离辅助层的铜可以包含源自原料成分、成膜工序等的不可避免的杂质。另外，在剥离辅助层成膜前后暴露于大气的情况下，允许存在起因于大气而混入的氧。虽然原本没有特别限制，但理想的是密合金属层和剥离辅助层在不进行大气开放下连续地制膜。剥离辅助层优选为通过溅射等气相法形成的层。从能够提高膜厚分布的均匀性的方面出发，剥离辅助层为通过使用铜靶的磁控溅射法形成的层是特别优选的。剥离辅助层的厚度优选为5～500nm、更优选为10～400nm、进一步优选为15～300nm、特别优选为20～200nm。该厚度采用通过用透射型电子显微镜的能量色散型X射线光谱分析器(TEM-EDX)对层截面进行分析而测定的值。
剥离层14只要为能够实现基材12的剥离的层，就对材质没有特别限定。例如，剥离层14可以由用作带载体的铜箔的剥离层的公知的材料构成。剥离层14可以为有机剥离层及无机剥离层中的任意者。作为有机剥离层中所用的有机成分的例子，可列举出含氮有机化合物、含硫有机化合物、羧酸等。作为含氮有机化合物的例子，可列举出三唑化合物、咪唑化合物等。另一方面，作为无机剥离层中所用的无机成分的例子，可列举出Ni、Mo、Co、Cr、Fe、Ti、W、P、Zn中的至少一种以上的金属氧化物、金属与非金属的混合物、碳层等。这些当中，特别是从剥离容易性、膜形成性的方面等出发，剥离层14优选为主要含碳而成的层、更优选为主要由碳或烃形成的层、进一步优选由作为硬质碳膜的非晶碳或碳-氮混合物形成。该情况下，对于剥离层14(即碳层)，通过XPS测定的碳浓度优选为60原子％以上、更优选为70原子％以上、进一步优选为80原子％以上、特别优选为85原子％以上。碳浓度的上限值没有特别限定，可以为100原子％，但现实中为98原子％以下。剥离层14(特别是碳层)可以包含不可避免的杂质(例如源自气氛等周围环境的氧、碳、氢等)。另外，起因于金属层16的成膜手法，金属原子可混入至剥离层14(特别是碳层)中。碳与基材12的相互扩散性及反应性小，即使经受超过300℃的温度下的压制加工等，也会防止金属层16(例如铜箔层)与接合界面之间的由高温加热导致的金属键的形成，从而能够维持基材12的剥离去除容易的状态。从抑制非晶碳中的过度的杂质的方面、与前述的密合金属层和/或剥离辅助层的成膜的连续生产性的方面等出发，优选该剥离层14也为通过溅射等气相法形成的层。剥离层14的厚度优选为1～20nm、更优选为1～10nm。该厚度采用通过用透射型电子显微镜的能量色散型X射线光谱分析器(TEM-EDX)对层截面进行分析而测定的值。
从极力减小剥离剥离层14时向第1布线层18的应力集中、使剥离工序容易的方面出发，剥离层14的剥离强度优选为1～30gf/cm、更优选为3～20gf/cm、进一步优选为4～15gf/cm。剥离层14的剥离强度通过如下方式测定。首先，在基材12上形成剥离层14并在其上形成作为金属层16的铜层的层叠片，在该层叠片上形成厚度18μm的电镀铜层，从而形成覆铜层叠板。其后，依据JIS C6481-1996，测定将与金属层16成为一体的电镀铜层剥离时的剥离强度(gf/cm)。
剥离层14的剥离强度可以通过控制剥离层14的厚度、选择剥离层14的组成等来进行控制。
金属层16为由金属构成的层，优选包含可向后述的第1布线层18供电的供电层。金属层16和/或供电层可以通过任意方法来制造，例如，可以为通过化学镀铜法及电解镀铜法等湿式成膜法、溅射及真空蒸镀等物理气相成膜法、化学气相成膜、或它们的组合而形成的铜箔。构成供电层的优选的金属为铜，由此，优选的供电层可以为极薄铜层。从容易应对由极薄化导致的细间距化的观点出发，特别优选的供电层为通过溅射法、真空蒸镀等气相法形成的铜层，最优选为通过溅射法制造的铜层。另外，极薄铜层优选为无粗糙化的铜层，但只要不给印刷电路板制造时的布线图案形成带来障碍，也可以为通过预备的粗糙化、软蚀刻处理、清洗处理、氧化还原处理而产生了二次的粗糙化的铜层。构成金属层16的供电层(例如极薄铜层)的厚度没有特别限定，为了应对如上所述的细间距化，优选为50～3000nm、更优选为70～2500nm、进一步优选为80～2000nm、特别优选为90～1500nm、特别更优选为120～1000nm、最优选为150～500nm。从成膜厚度的面内均匀性、片状、卷状下的生产率的观点出发，这样的范围内的厚度的供电层(例如极薄铜层)优选通过溅射法来制造。
金属层16的与剥离层14相反侧的表面(金属层16的外侧表面)优选具有依据JIS B0601-2001测定的1.0～100nm的算术平均粗糙度Ra，更优选为2.0～40nm、进一步优选为3.0～35nm、特别优选为4.0～30nm、最优选为5.0～15nm。这样算术平均粗糙度越小，越适于在使用层叠片10制造的印刷电路板中形成高度微细化至线/间隔(L/S)为以13μm以下/13μm以下(例如12μm/12μm～1μm/1μm)的程度的布线图案。需要说明的是，这样平滑的表面的情况下，算术平均粗糙度Ra的测定中优选采用非接触式表面粗糙度测定法。
金属层16可以具有2层以上的层构成。例如，金属层16在上述供电层的基础上，可以在供电层的剥离层14侧的面具有防反射层。即，金属层16可以包含供电层及防反射层。防反射层优选由选自由Cr、W、Ta、Ti、Ni及Mo组成的组中的至少1种金属构成。防反射层优选至少供电层侧的表面为金属颗粒的集合体。防反射层可以为整体由金属颗粒的集合体构成的层结构，也可以为包含由金属颗粒的集合体形成的层和位于其下部的非颗粒状的层的多层的结构。构成防反射层的供电层侧的表面的金属颗粒的集合体起因于其金属质的材质及粒状形态而呈理想的暗色，该暗色带来与由铜构成的布线层之间的理想的视觉对比度，其结果，提高图像检查(例如自动图像检查(AOI))的辨识性。即，防反射层的表面由于金属颗粒的凸形状而光发生漫反射，从而被辨识为黑色。而且，防反射层与剥离层14的适度的密合性和剥离性、与供电层的密合性也优异、光致抗蚀层形成时对显影液的耐剥离性也优异。从这样的对比度及辨识性提高的观点出发，防反射层的供电层侧的表面的光泽度Gs(60°)优选为500以下，更优选为450以下，进一步优选为400以下，特别优选为350以下，最优选为300以下。光泽度Gs(60°)的下限值越低越好，因此没有特别限定，但防反射层的供电层侧的表面的光泽度Gs(60°)实际上为100以上、更实际上为150以上。需要说明的是，基于粗糙化颗粒的图像解析的镜面光泽度Gs(60°)可以依据JIS Z 8741-1997(镜面光泽度-测定方法)使用市售的光泽度计来测定。
另外，从提高对比度及辨识性、以及提高闪蚀的均匀性的观点出发，防反射层的供电层侧的表面优选由通过SEM图像解析确定的投影面积圆当量直径为10～100nm的金属颗粒的集合体构成、更优选为25～100nm、进一步优选为65～95nm。对于这种投影面积圆当量直径的测定，可以利用扫描型电子显微镜以规定的倍率(例如50000倍)对防反射层的表面进行拍摄，通过所得SEM图像的图像解析来进行。具体而言，采用使用市售的图像解析式粒度分布软件(例如，Mountech Co.，Ltd.制、Mac-VIEW)测定的投影面积圆当量直径的加和平均值。
防反射层由选自Cr、W、Ta、Ti、Ni及Mo中的至少1种金属构成，优选由选自Ta、Ti、Ni及Mo中的至少1种金属、更优选由选自Ti、Ni及Mo中的至少1种金属、最优选由Ti构成。这些金属可以为纯金属，也可以为合金。无论怎样，这些金属本质上未被氧化(本质上不为金属氧化物)时，会呈现出提高与Cu的视觉对比度的理想的暗色，因此优选。具体而言，防反射层的氧含量优选为0～15原子％、更优选为0～13原子％、进一步优选为1～10原子％。无论怎样，上述金属具有在铜闪蚀液中不会溶解的性质，其结果，能够对铜闪蚀液呈现出优异的耐化学试剂性。防反射层的厚度优选为1～500nm、更优选为10～300nm、进一步优选为20～200nm、特别优选为30～150nm。

Claims (9)

1.一种多层布线板的制造方法，其包括如下工序：
交替形成布线层及绝缘层，从而制作多层层叠体的工序；
在所述多层层叠体的一个面夹着可溶性粘合层层叠具有开口部的增强片的工序；
借助所述开口部使能够将所述可溶性粘合层溶解的液体接触或渗透至所述可溶性粘合层，由此使所述可溶性粘合层溶解或软化的工序；及
在所述可溶性粘合层的位置将所述增强片从所述多层层叠体剥离，从而得到多层布线板的工序。
2.根据权利要求1所述的方法，其中，所述增强片具有：
增强区域，其沿着所述增强片的至少外周设置，且不存在所述开口部；和
通液性区域，其被所述增强区域包围，且包含所述开口部。
3.根据权利要求2所述的方法，其中，所述增强片具有3～90％的孔隙率，所述孔隙率为所述通液性区域中的总孔隙体积相对于所述增强片的外形体积的比例。
4.根据权利要求1～3中任一项所述的方法，其中，所述可溶性粘合层包含溶液可溶型树脂。
5.根据权利要求1～4中任一项所述的方法，其中，所述可溶性粘合层包含酸可溶型树脂或碱可溶型树脂。
6.根据权利要求1～5中任一项所述的方法，其还包括如下工序：在层叠所述增强片之后且剥离所述增强片之前，将电子元件安装于所述多层层叠体的与增强片相反侧的表面。
7.根据权利要求1～6中任一项所述的方法，其中，在依次具备基材、剥离层及金属层的层叠片的所述金属层的表面制作所述多层层叠体。
8.根据权利要求7所述的方法，其还包括如下工序：在层叠所述增强片之后且剥离所述增强片之前，通过所述剥离层将所述基材从所述金属层剥离。
9.根据权利要求7或8所述的方法，其还包括如下工序：在剥离所述增强片之前，通过蚀刻将所述金属层去除。
CN201780073261.8A 2016-11-28 2017-11-24 多层布线板的制造方法 Pending CN109997419A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310741588.5A CN116709672A (zh) 2016-11-28 2017-11-24 多层布线板的制造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016230539 2016-11-28
JP2016-230539 2016-11-28
PCT/JP2017/042288 WO2018097264A1 (ja) 2016-11-28 2017-11-24 多層配線板の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202310741588.5A Division CN116709672A (zh) 2016-11-28 2017-11-24 多层布线板的制造方法

Publications (1)

Publication Number Publication Date
CN109997419A true CN109997419A (zh) 2019-07-09

Family

ID=62195095

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202310741588.5A Pending CN116709672A (zh) 2016-11-28 2017-11-24 多层布线板的制造方法
CN201780073261.8A Pending CN109997419A (zh) 2016-11-28 2017-11-24 多层布线板的制造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202310741588.5A Pending CN116709672A (zh) 2016-11-28 2017-11-24 多层布线板的制造方法

Country Status (6)

Country Link
US (1) US11527415B2 (zh)
JP (1) JP7112962B2 (zh)
KR (1) KR20190088465A (zh)
CN (2) CN116709672A (zh)
TW (1) TW201828788A (zh)
WO (1) WO2018097264A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102163059B1 (ko) * 2018-09-07 2020-10-08 삼성전기주식회사 연결구조체 내장기판
US11876070B2 (en) * 2018-11-21 2024-01-16 Mitsui Mining & Smelting Co., Ltd. Semiconductor package manufacturing method
WO2020105482A1 (ja) * 2018-11-21 2020-05-28 三井金属鉱業株式会社 半導体パッケージの製造方法及びそれに用いられる粘着シート
JP7253946B2 (ja) * 2019-03-20 2023-04-07 新光電気工業株式会社 配線基板及びその製造方法、半導体パッケージ
CN110400756B (zh) * 2019-04-29 2020-10-13 深超光电（深圳）有限公司 重布线路结构的制备方法
JP7362378B2 (ja) * 2019-09-12 2023-10-17 株式会社東芝 キャリア及び半導体装置の製造方法
US11923285B2 (en) 2021-01-05 2024-03-05 Advanced Semiconductor Engineering, Inc. Electronic device package and method of manufacturing the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101904003A (zh) * 2007-12-27 2010-12-01 飞思卡尔半导体公司 电子组件制造方法
CN103098561A (zh) * 2010-09-13 2013-05-08 株式会社钟化 加强板一体式挠性印刷基板、及加强板一体式挠性印刷基板的制造方法
US20150257253A1 (en) * 2014-03-07 2015-09-10 Azotek Co., Ltd. Metal substrate and method of manufacturing the same
JP2016167487A (ja) * 2015-03-09 2016-09-15 富士通株式会社 配線基板の製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3861669B2 (ja) * 2001-11-22 2006-12-20 ソニー株式会社 マルチチップ回路モジュールの製造方法
JP4273895B2 (ja) 2003-09-24 2009-06-03 日立化成工業株式会社 半導体素子搭載用パッケージ基板の製造方法
JP2005191550A (ja) 2003-12-01 2005-07-14 Tokyo Ohka Kogyo Co Ltd 基板の貼り付け方法
JP4835124B2 (ja) 2005-11-29 2011-12-14 Ｔｄｋ株式会社 半導体ｉｃ内蔵基板及びその製造方法
US8188375B2 (en) * 2005-11-29 2012-05-29 Tok Corporation Multilayer circuit board and method for manufacturing the same
JP5324051B2 (ja) 2007-03-29 2013-10-23 新光電気工業株式会社 配線基板の製造方法及び半導体装置の製造方法及び配線基板
JP5864180B2 (ja) 2011-09-21 2016-02-17 新光電気工業株式会社 半導体パッケージ及びその製造方法
JP5225451B2 (ja) * 2011-11-04 2013-07-03 新光電気工業株式会社 配線基板の製造方法及び半導体パッケージの製造方法
JP5913914B2 (ja) * 2011-11-08 2016-04-27 東京応化工業株式会社 基板処理装置及び基板処理方法
JP2015035551A (ja) 2013-08-09 2015-02-19 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6201610B2 (ja) 2013-10-08 2017-09-27 富士通株式会社 電子装置の製造方法及び回路基板
JP6299290B2 (ja) 2014-03-07 2018-03-28 富士通株式会社 回路基板の製造方法
WO2016067422A1 (ja) 2014-10-30 2016-05-06 三井金属鉱業株式会社 キャリア付銅箔及びそれを用いたプリント配線板の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101904003A (zh) * 2007-12-27 2010-12-01 飞思卡尔半导体公司 电子组件制造方法
CN103098561A (zh) * 2010-09-13 2013-05-08 株式会社钟化 加强板一体式挠性印刷基板、及加强板一体式挠性印刷基板的制造方法
US20150257253A1 (en) * 2014-03-07 2015-09-10 Azotek Co., Ltd. Metal substrate and method of manufacturing the same
JP2016167487A (ja) * 2015-03-09 2016-09-15 富士通株式会社 配線基板の製造方法

Also Published As

Publication number Publication date
KR20190088465A (ko) 2019-07-26
TW201828788A (zh) 2018-08-01
JP7112962B2 (ja) 2022-08-04
US20190378727A1 (en) 2019-12-12
WO2018097264A1 (ja) 2018-05-31
US11527415B2 (en) 2022-12-13
CN116709672A (zh) 2023-09-05
JPWO2018097264A1 (ja) 2019-10-17

Similar Documents

Publication Publication Date Title
CN109997419A (zh) 多层布线板的制造方法
CN109997418A (zh) 多层布线板的制造方法
TWI373996B (zh)
TWI291221B (en) Printed circuit board, flip chip ball grid array board and method of fabricating the same
CN110024496A (zh) 多层电路板的制造方法
KR102179806B1 (ko) 다층 배선판의 제조 방법
KR102179799B1 (ko) 다층 배선판의 제조 방법
JP2012134396A (ja) 配線基板及び半導体パッケージ
TW201032685A (en) Rolled copper foil or electrolytic copper foil for electronic circuit, and method for forming electronic circuit using same
TW201247053A (en) Printed circuit board and method for manufacturing the same
JP2018157051A (ja) バンプ付き配線基板の製造方法
TW200538000A (en) Method for forming printed circuit board
JP2017069524A (ja) 配線基板及びその製造方法
TW319945B (zh)
JP2018010931A (ja) 配線基板及びその製造方法
JP2016207841A (ja) 配線基板及びその製造方法
CN110447313A (zh) 布线板的制造方法
KR102657408B1 (ko) 다층 배선판의 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20190709

RJ01 Rejection of invention patent application after publication