CN108886037A - 具有混合扩散间断隔离沟槽的金属氧化物半导体单元器件架构 - Google Patents

具有混合扩散间断隔离沟槽的金属氧化物半导体单元器件架构 Download PDF

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Abstract

一种标准单元IC包括MOS器件的pMOS区(316)中的pMOS晶体管和该MOS器件的nMOS区(318)中的nMOS晶体管。该pMOS区和该nMOS区在第一单元边缘(304a)和第二单元边缘(304b)之间延伸。该标准单元IC进一步包括位于第一单元边缘与第二单元边缘之间的内部区域中的至少一个单扩散间断(312)，其跨该pMOS区和该nMOS区延伸以将该pMOS区分隔成pMOS子区以及将该nMOS区分隔成nMOS子区。该标准单元IC包括第一单元边缘(304a)处的第一双扩散间断部分(314')和第二单元边缘(304b)处的第二双扩散间断部分(314)。

Description

具有混合扩散间断隔离沟槽的金属氧化物半导体单元器件 架构
相关申请的交叉引用
本申请要求于2016年3月31日提交的题为“A METAL OXIDE SEMICONDUCTOR CELLDEVICE ARCHITECTURE WITH MIXED DIFFUSION BREAK ISOLATION TRENCHES(具有混合扩散间断隔离沟槽的金属氧化物半导体单元器件架构)”的美国临时申请S/N.62/316,403、以及于2016年9月13日提交的题为“A METAL OXIDE SEMICONDUCTOR CELL DEVICEARCHITECTURE WITH MIXED DIFFUSION BREAK ISOLATION TRENCHES(具有混合扩散间断隔离沟槽的金属氧化物半导体单元器件架构)”的美国专利申请No.15/264,560的权益，这些申请的全部内容通过援引明确纳入于此。
背景
领域
本公开一般涉及标准单元架构，尤其涉及具有混合扩散间断隔离沟槽的金属氧化物半导体(MOS)单元器件架构。
背景技术
标准单元器件是实现数字逻辑的集成电路(IC)。专用IC(ASIC)(诸如片上系统(SoC)器件)可包含数千至数百万的标准单元器件。典型的IC包括顺序地形成的层的堆叠。每一层可堆叠或覆盖在先前层上并被图案化，以形成限定晶体管(例如，场效应晶体管(FET)和/或鳍式FET(FinFET))的形状并将这些晶体管连接至电路。
扩散间断是可被用来将标准单元器件内的各晶体管区域电隔离和/或将毗邻标准单元器件彼此电隔离的工艺技术的特征。例如，扩散间断可包括形成在硅基板中的沟槽，其将标准单元器件内的各晶体管区域隔离或将毗邻的标准单元器件隔离。然而，包括扩散间断的常规标准单元器件架构常常遭受面积惩罚和/或标准单元器件输出惩罚。
相应地，对于扩散间断配置而言，存在尚未满足的既提供对面积的高效使用、又具有改善的标准单元器件输出的需求。
概述
在本公开的一方面，一种标准单元器件包括该标准单元器件的p型MOS(pMOS)区中的多个pMOS晶体管。该pMOS区在第一单元边缘和与第一单元边缘相对的第二单元边缘之间延伸。该标准单元器件进一步包括该标准单元器件的n型MOS(nMOS)区中的多个nMOS晶体管。该nMOS区在第一单元边缘和第二单元边缘之间延伸。该标准单元器件进一步包括至少一个单扩散间断，其位于第一单元边缘与第二单元边缘之间的内部区域中且跨该pMOS区和该nMOS区延伸以将该pMOS区分隔成pMOS子区以及将该nMOS区分隔成nMOS子区。该标准单元器件进一步包括在第一单元边缘处延伸的第一双扩散间断部分。该标准单元器件进一步包括在第二单元边缘处延伸的第二双扩散间断部分。
附图简述
图1是解说包括单扩散间断隔离沟槽的标准单元器件架构的平面视图的示图。
图2是解说包括双扩散间断隔离沟槽的标准单元器件架构的平面视图的示图。
图3A是解说包括混合扩散间断隔离沟槽的示例性标准单元器件架构的平面视图的示图。
图3B是解说图3A中所解说的包括混合扩散间断隔离沟槽的示例性标准单元器件架构的横截面视图的示图。
图4是解说各自包括缓冲器功能性的连通标准单元的示图。
图5是解说标准单元集成电路的操作方法的示图。
详细描述
以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文所描述的概念的仅有配置。本详细描述包括具体细节以提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以便避免淡化此类概念。装置和方法将在以下详细描述中进行描述并可以在附图中由各种框、模块、组件、电路、步骤、过程、算法、元件等来解说。
扩散间断是可被用来将标准单元器件内的各晶体管区域电隔离和/或将毗邻的各标准单元器件电隔离的工艺技术的特征。例如，扩散间断可包括形成在硅基板中的沟槽，其将标准单元器件内的各晶体管区域、或毗邻的标准单元器件隔离。然而，包括扩散间断的常规标准单元器件架构常常遭受面积惩罚和/或标准单元器件输出惩罚。
可以在本公开的标准单元架构中使用的一种类型的扩散间断是单扩散间断。单扩散间断可包括形成在硅基板中的隔离沟槽以将标准单元器件内的各晶体管电隔离。另外，单扩散间断可包括形成在两个标准单元器件之间的边界处的隔离沟槽以将毗邻标准单元器件电隔离。形成在两个标准单元之间的边界处的单扩散间断可位于虚设栅极互连之下或虚设栅极互连将位于该边界的位置处。单扩散间断有以下益处：具有深度相对较浅且宽度较窄的沟槽，其提供对标准单元器件架构内的面积的高效使用。然而，由于沟槽的深度相对较浅且宽度较窄，因此该晶体管可能具有较差性能或较大变动。
可以在本公开的标准单元架构中使用的另一类型的扩散间断是双扩散间断(例如，扩散边缘上多晶硅(PODE))。双扩散间断可包括形成在位于标准单元器件内的虚设栅极互连之间的隔离沟槽。另外，双扩散间断可包括形成在两个标准单元器件之间的边界处的隔离沟槽。在这一情形中，双扩散间断的一半在第一标准单元中，其位于第一标准单元中的第一虚设栅极互连与第一标准单元的边缘之间，而双扩散间断剩余一半在第二标准单元中，其位于第二标准单元中的第二虚设栅极互连与第二标准单元的边缘之间。形成在两个标准单元之间的边界处的双扩散间断可位于这两个标准单元的虚设栅极互连之间。双扩散间断有以下益处：具有比单扩散间断的沟槽更深且更宽的沟槽。双扩散间断提供高效的电隔离和增大的标准单元器件输出。由于对于一些半导体制造工艺节点毗邻的标准单元器件之间所需的间隔，将双扩散间断包括在单元边缘处仅引入了最小面积惩罚(例如，双扩散间断的宽度仅略微宽于毗邻标准单元器件之间所需的间隔)。然而，在标准单元器件内使用双扩散间断以分隔各晶体管可导致因标准单元器件内的晶体管间隔越来越小的大小而引起的面积惩罚。例如，在单元内使用双扩散间断可导致该标准单元比在标准单元内使用单扩散间断的标准单元更大。
图1是解说根据本公开的一方面的包括单扩散间断隔离沟槽的标准单元器件架构100的平面视图的示图。图1的标准单元器件架构100解说了用于形成基板上的器件的几个设计层。并未解说所有层。这些设计层可被用来创建用于形成器件的掩模。图1中所解说的标准单元器件架构100包括在硅基板102上彼此毗邻地形成的多个标准单元器件(例如，单元1和单元2)。这些标准单元(单元1和单元2)中的每一者可实现一个或多个特定逻辑功能，诸如AND、反相器、缓冲器、NAND、OR、NOR等功能性。单元边缘104位于这些标准单元器件中的每一者之间的边界处。尽管出于简化而在图1中仅解说了两个单元(例如，单元1和单元2)，但应理解，可以在同一硅基板102上形成多得多的标准单元器件而不会脱离本公开的范围。例如，可在单元1的左侧形成标准单元器件，并且可在单元2的右侧形成标准单元器件。另外，可在单元1和单元2中的每一者之上和之下形成标准单元器件。
在图1中所解说的示例实施例中，每个标准单元器件包括由栅极互连106和源极/漏极区108构成的晶体管。源极/漏极区108可被称为扩散(或有源)区。扩散区108可用于平面晶体管或用于finFET晶体管。栅极互连106毗邻于源极/漏极区108的部分形成晶体管的栅极。为了将每个标准单元器件内的某些晶体管电隔离，单扩散间断112可沿虚设栅极互连110被形成(第一过程，参见下文)或在虚设栅极互连110被指示的地方被形成(第二过程，参见下文)。另外，为了将单元1和单元2电隔离，单扩散间断112可沿位于单元1和单元2之间的单元边缘104处的虚设栅极互连110被形成(第一过程，参见下文)或在虚设栅极互连110被指示的地方被形成(第二过程，参见下文)。存在至少两种用于形成单扩散间断112的过程。在第一过程中，单扩散间断112在虚设栅极互连110形成之前被形成。在这一过程中，虚设栅极互连110保持在单扩散间断112之上。在第二过程中，单扩散间断112在形成虚设栅极互连110之后被形成。在这一过程中，虚设栅极互连110被蚀刻掉以形成单扩散间断112，并因此不位于单扩散间断112之上。
例如，单扩散间断112可包括形成在硅基板102中的隔离沟槽，并且可沿虚设栅极互连110定位(第一过程)或沿虚设栅极互连110在标准单元器件(例如，单元1和单元2)内所处的地方定位(第二过程)和/或位于标准单元器件的单元边缘104处。在第二过程中，在形成隔离沟槽之后，虚设栅极互连110的一部分可留存在标准单元器件的外缘处。
通过使用单扩散间断112，图1中所解说的标准单元器件架构100有以下益处：具有深度相对较浅且宽度较窄的隔离沟槽，其提供对标准单元器件内的面积的高效使用。具体而言，单扩散间断112防止与单扩散间断112邻接的两个源极/漏极区114a、114b之间的电连接(例如，基本上防止电流在这两个源极/漏极区之间流动)。然而，由于沟槽的深度相对较浅且宽度较窄，因此形成该沟槽的任一侧上的源极或漏极的硅不具有与该单元的其它源极和漏极相同的应变程度(即，较差的应变特性)并且由此毗邻该沟槽的源极/漏极对于一些工艺节点具有较弱的驱动强度。这可导致减小的标准单元器件输出(与源极/漏极不毗邻单扩散间断的晶体管相比，针对给定栅极电压的输出电流较小)。
图2是解说根据本公开的一方面的包括双扩散间断隔离沟槽的标准单元器件架构200的平面视图的示图。例如，图2中所解说的标准单元器件架构200包括在硅基板202上彼此毗邻地形成的多个标准单元器件(例如，单元3和单元4)。单元边缘204位于这些标准单元器件中的每一者之间的边界处。尽管出于简化而仅在图2中解说了两个单元(例如，单元3和单元4)，但应理解，可以在同一硅基板202上形成多得多的标准单元器件而不会脱离本公开的范围。例如，可在单元3的左侧形成标准单元器件，并且可在单元4的右侧形成标准单元器件。另外，可在单元3和单元4中的每一者之上和之下形成标准单元器件。
在图2中所解说的示例实施例中，每个标准单元器件包括由栅极互连206和源极/漏极区208构成的晶体管。例如，栅极互连206毗邻于源极/漏极区208的部分形成晶体管的栅极。为了将每个标准单元器件内的某些晶体管电隔离，双扩散间断214在毗邻的晶体管的虚设栅极互连210之间被形成。具体而言，双扩散间断214防止与双扩散间断214的任一侧上的虚设栅极互连210邻接的两个源极/漏极区216a、216b之间的电连接(例如，基本上防止电流在这两个源极/漏极区之间流动)。在一方面，虚设栅极互连210可由与栅极互连206相同的材料形成，可处于与栅极互连206相同的标高，可具有与栅极互连206相同的节距，可通过与栅极互连206相同的工艺来形成，等等。
另外，为了将单元3和单元4电隔离，双扩散间断214可在单元3与单元4之间的单元边缘204的任一侧上的虚设栅极互连210之间被形成。双扩散间断214包括双扩散间断214'在单元3中的第一半部分和双扩散间断214'在单元4中的第二半部分。附加双扩散间断部分214”被解说为在单元3的左边缘和单元4的右边缘。双扩散间断部分214”将单元3与毗邻于单元3的左边缘的单元隔离开，并且将单元4与毗邻于单元4的右边缘的单元隔离开。
双扩散间断214可包括形成在硅基板202中的隔离沟槽，并且位于标准单元器件(例如，单元3和单元4)内的虚设栅极互连210之间和/或标准单元器件的单元边缘204处。
图2中所解说的双扩散间断214有以下益处：具有比图1中所解说的单扩散间断112的沟槽更深且更宽的沟槽。双扩散间断214可以提供比通过使用单扩散间断更高效的电隔离和/或标准单元器件输出。另外，由于双扩散间断214的隔离沟槽的深度和宽度，形成该沟槽任一侧上的源极/漏极区216a、216b的硅具有比邻接图1中所解说的单扩散间断112的源极/漏极区114a、114b更佳的应变特性。由此，与毗邻于单扩散间断的源极/漏极区(例如，源极/漏极区114a和114b)相比，源极/漏极区216a、216b具有增大的驱动强度。然而，由于双扩散间断沟槽的深度和宽度，通过将双扩散间断214包括在标准单元内，图2中所解说的标准单元器件架构200比图1中所解说的标准单元器件架构100更大，即使标准单元器件架构200实现相同功能。
由此，为了提供一种提供对面积的高效使用以及高效电隔离而不会显著减小标准单元器件输出的标准单元器件架构，本公开描述了一种包括混合扩散间断隔离沟槽的标准单元器件架构，如下文关于图3A和3B讨论的。
图3A是解说根据本公开的一方面的包括混合扩散间断隔离沟槽的示例性标准单元器件架构300的示图。图3A的标准单元器件架构300解说了用于形成基板上的器件的几个设计层。并未解说所有层。这些设计层可被用来创建用于形成器件的掩模。图3A中所解说的标准单元器件架构300包括在硅基板302上彼此毗邻地形成的多个标准单元器件(例如，单元5和单元6)。这些标准单元(单元5和单元6)中的每一者可实现一个或多个特定逻辑功能，诸如AND、反相器、缓冲器、NAND、OR、NOR等功能性。图3A中所解说的标准单元器件架构300包括在硅基板302上彼此毗邻地形成的多个标准单元器件(例如，单元5和单元6)。单元边缘304a、304b、304c位于每个标准单元器件的边界处。尽管出于简化而仅在图3A中解说了两个标准单元器件(例如，单元5和单元6)，但应理解，可以在同一硅基板302上形成多得多的标准单元器件而不会脱离本公开的范围。例如，可在单元5的左侧形成标准单元器件，并且可在单元6的右侧形成标准单元器件。另外，可在单元5和单元6中的每一者之上和之下形成标准单元器件。
在图3A中所解说的示例实施例中，每个标准单元器件可包括包含pMOS晶体管的pMOS区316和包含nMOS晶体管的nMOS区318。单元5的pMOS区316和nMOS区318可从毗邻单元边缘304a延伸至毗邻单元边缘304b，更具体地在单元5的虚设栅极互连310之间。单元6的pMOS区316和nMOS区318可从毗邻单元边缘304b延伸至毗邻单元边缘304c，更具体地在单元6的虚设栅极互连310之间。pMOS晶体管和nMOS晶体管可由栅极互连306(例如，每个栅极互连306沿n个网格390中的一个网格形成)和源极/漏极区308构成。源极/漏极区108可被称为扩散(或有源)区。扩散区108可针对平面晶体管或finFET晶体管。栅极互连306毗邻于源极/漏极区308的部分形成pMOS晶体管和nMOS晶体管的栅极。在图3A中所解说的示例中，每个单元有6个网格390。栅极互连306和/或n个网格390可跨pMOS区316和nMOS区318延伸。在图3A中所解说的示例中，每个栅极互连306相隔节距p且每个标准单元器件具有约n*p的宽度。在一个示例实施例中，每个栅极互连306可具有宽度g。
为了将pMOS区316电隔离成和/或分隔成pMOS子区320a、320b和将nMOS区318电隔离成和/或分隔成nMOS子区322a、322b、以及提供对标准单元器件内的空间的高效使用，单扩散间断312可沿位于每个标准单元器件的内部区域中的这n个网格392之一被形成(例如，虚设栅极互连310(第一过程)或虚设栅极互连310被指示的地方(第二过程))。在一个方面，单扩散间断312可具有约g的宽度。换言之，单扩散间断312的宽度可大致为栅极互连306的宽度。在一个方面，单扩散间断312可包括沿这n个网格392中的一个网格形成在硅基板302中的隔离沟槽。单扩散间断312可位于虚设栅极互连310下方(第一过程)或虚设栅极互连310被指示的地方(第二过程)。
另外，为了将单元5和单元6电隔离以及提供改善的器件输出驱动强度而不招致任何显著的面积惩罚，双扩散间断314'的一半(也被称为双扩散间断部分)可沿单元5与单元6之间的每一单元边缘被形成。双扩散间断314'的两半一起为完整的双扩散间断314。由于毗邻的标准单元器件之间所需的间隔，包括双扩散间断可引入最小和/或不显著的面积惩罚而同时提供改善的标准单元器件输出性能。
再次参照图3A，单元5包括第一双扩散间断部分314'，其包括形成在硅基板302中在第一单元边缘304a与位于离第一单元边缘304a约p/2的第一网格394(例如，虚设栅极互连310的中心)之间沿第一单元边缘304a延伸的隔离沟槽。另外，单元5包括具有形成在硅基板302中在第二单元边缘304b与位于离第二单元边缘304b约p/2的第二网格396(例如，虚设栅极互连310的中心)之间沿第二单元边缘304b延伸的隔离沟槽的第二双扩散间断部分314'。在一示例实施例中，单元6可包括如上文关于单元5描述的相同或相似的双扩散间断。
单扩散间断312的隔离沟槽可比双扩散间断314的隔离沟槽(例如，如在图3B中所解说的)更浅且更窄(例如，具有约g的宽度)，由此提供对每个标准单元器件内的面积的高效使用。相反，双扩散间断314的隔离沟槽可被形成为比单扩散间断312的隔离沟槽更深且更宽(例如，具有约p的宽度)，由此提供高效标准单元器件输出而没有因毗邻的标准单元器件之间的类似间隔要求导致的显著面积惩罚。例如，p可大于g。
通过使用混合扩散间断隔离沟槽，图3A中所解说的标准单元器件架构300作为使用内部单扩散间断的结果而可具有改善的面积利用率(例如，单元边缘304处由双扩散间断314导致的大部分单元面积惩罚可通过利用率改善来补偿)。另外，如果标准单元的输出节点在标准单元的边缘处，则标准单元器件架构300作为标准单元边缘处的双扩散间断的结果而还提供良好的标准单元器件输出驱动强度。
图3B是解说图3A中所解说的包括混合扩散间断隔离沟槽的示例性标准单元器件架构300的横截面视图的示图。出于简化起见，图3B中仅解说了用于单元5的标准单元器件架构。另外，图3B中所解说的细节并未按比例绘制。
在图3B中所解说的示例实施例中，标准单元器件包括由栅极互连306(例如，每个栅极互连沿n个网格390中的一个网格形成)和源极/漏极区308构成的晶体管。源极/漏极区308在图3B中被解说为矩形并且位于硅基板302的表面上(因为源极/漏极区308可以是FinFET的鳍)，但在实践中可以是不规则四边形的横断面或其它形状并且可以嵌入在硅基板302中(诸如用平面晶体管)。在图3B中所解说的示例中，每个栅极互连306相隔节距p且标准单元器件具有约n*p的宽度。在一个方面，栅极互连306可具有宽度g。
为了将标准单元器件内的某些晶体管电隔离和/或分开以及提供对空间的高效使用，单扩散间断312可沿这n个网格392中位于标准单元器件内部区域的一个网格被形成。在一个方面，单扩散间断312可具有约g的宽度。换言之，单扩散间断312的宽度可大致为栅极互连306的宽度。在一个方面，单扩散间断312可包括通过浅沟槽隔离(STI)工艺形成的沟槽(此类沟槽在本文中被称为STI)，其形成至硅基板302中的深度D1。存在至少两种用于形成单扩散间断312的过程。在第一过程中，单扩散间断312在形成虚设栅极互连310之前被形成。在这一过程中，虚设栅极互连310保持在单扩散间断312之上(未在图3B中解说)。在第二过程中，单扩散间断312在形成虚设栅极互连310之后被形成(在图3B中解说)。在这一过程中，虚设栅极互连310被蚀刻掉以形成单扩散间断312，并因此不位于单扩散间断312之上。
为了将单元5与毗邻标准单元器件(例如，单元5与单元6)电隔离以及提供高效标准单元器件输出，双扩散间断部分314'可被形成在单元边缘304a、304b处。例如，单元5包括具有形成至硅基板302中的深度D2的STI的第一双扩散间断部分314'(例如，完整双扩散间断的一半)。替换地，形成至深度D2的沟槽可通过深沟槽隔离(DTI)工艺来形成(此类沟槽在本文中被称为DTI)。第一双扩散间断部分314'在第一单元边缘304a与位于离第一单元边缘304a约p/2的第一网格394(例如，虚设栅极互连310的中心)之间沿第一单元边缘304a延伸。另外，单元5包括具有形成至硅基板302中的深度D2的STI(或替换地，DTI)的第二双扩散间断部分314'。第二双扩散间断部分314'(例如，完整双扩散间断的一半)在第二单元边缘304b与位于离第二单元边缘304b约p/2的第二网格396(例如，虚设栅极互连310的中心)之间沿第二单元边缘304b延伸。
在一示例实施例中，每个完整双扩散间断的宽度可大于单扩散间断312的宽度(例如，p大于g)。另外，每个双扩散间断部分314'的隔离沟槽的深度可大于单扩散间断312的隔离沟槽的深度(例如，D2大于D1)。
单扩散间断312的隔离沟槽可被形成为比完整双扩散间断的隔离沟槽更浅(例如，D1)且更窄(例如，g)，由此提供对每个标准单元器件内的面积的高效使用。相反，完整双扩散间断的隔离沟槽可被形成为比单扩散间断312的隔离沟槽更深(例如，D2)且更宽(例如，p)，由此提供高效标准单元器件输出而没有因毗邻标准单元器件的类似间隔要求导致的显著面积惩罚。
通过使用混合扩散间断隔离沟槽，图3B中所解说的标准单元器件架构300可提供改善的面积利用率(例如，单元边缘304a、304b处由双扩散间断314导致的大部分单元面积惩罚可通过利用率改善来补偿)
图4是解说各自包括缓冲器功能性的连通标准单元410、420的示图400。在先前处理节点(半导体器件制造节点)中，利用单扩散间断来隔离扩散区是足够的并且不会影响足以使与该单扩散间断毗邻地形成的晶体管的输出驱动强度产生较大差异的源极/漏极区应变。在接下来的(具有相对较小的宽度和间隔的)处理节点中，存在因单扩散间断导致的显著应变降级以及由此导致的输出驱动强度降级。因此，双扩散间断被用来保持足够的输出驱动强度。在本公开中，并非使用双扩散间断来隔离每个扩散区，而是单扩散间断312被实现为晶体管的驱动标准单元的内部节点404(例如，反相器404与反相器462之间的内部节点404、或反相器470与反相器472之间的内部节点404)(而不是标准单元的输出节点402；内部节点404往往位于标准单元的内部区域中)的毗邻源极/漏极区，并且双扩散间断314被实现为晶体管的驱动标准单元的输出节点402(例如，连接至将一个单元的输出连接至另一单元的输入的布线的节点；输出节点402往往位于标准单元的外部区域处)的毗邻源极/漏极区。单扩散间断312的降级的性能来交换减小的占用面积或面积使用对于内部节点404而言是可接受的(因为它们驱动较小电容)。针对标准单元的输出节点402，本公开公开了在单元的边缘/外部区域处使用双扩散间断314'、314以确保足够的驱动强度。因为输出节点402将由于金属和通孔的使该单元的输出连接至另一单元的输入的各个部分而具有大得多的电容，所以输出节点402需要比内部节点404更大的驱动强度。作为对比，内部节点404可包括少得多的金属和少得多的通孔，这是因为内部节点404将该单元的晶体管的源极/漏极(例如，邻接单扩散间断的源极/漏极)连接至同一单元中近旁的另一晶体管的栅极。在本公开中，单扩散间断被用于内部节点404，而双扩散间断被用标准单元的边缘/外部区域(输出节点402很可能被定位的地方)处，与仅使用双扩散间断的单元的版本相比，这由此减小了单元的面积。
图5是解说标准单元集成电路的操作方法的示图500。在502，操作该标准单元集成电路(例如，图3A的单元5)的pMOS区316中的多个pMOS晶体管。pMOS区316在第一单元边缘304a和与第一单元边缘304a相对的第二单元边缘304b之间延伸。在504，操作该标准单元集成电路的nMOS区318中的多个nMOS晶体管。nMOS区318在第一单元边缘304a和第二单元边缘304b之间延伸。该标准单元集成电路包括至少一个单扩散间断312，其位于第一单元边缘304a与第二单元边缘304b之间的内部区域且跨pMOS区316和nMOS区318延伸以将pMOS区316分隔成pMOS子区320a、320b以及将nMOS区318分隔成nMOS子区322a、322b。该标准单元集成电路进一步包括在第一单元边缘304a处延伸的第一双扩散间断部分314'。该标准单元集成电路进一步包括在第二单元边缘304b处延伸的第二双扩散间断部分314'。
在一种配置中，标准单元集成电路具有n个网格390(网格390之间的节距为p)和约n*p的宽度。网格390跨pMOS区316和nMOS区318延伸。另外，在这一配置中，该至少一个单扩散间断312中的每一者沿这n个网格390中位于内部区域的一个不同网格(392)延伸。另外，第一双扩散间断部分314'在第一单元边缘304a与位于离第一单元边缘304a约p/2的第一网格394之间沿第一单元边缘314a延伸。此外，第二双扩散间断部分314'在第二单元边缘304b与位于离第二单元边缘304b约p/2的第二网格396之间沿第二单元边缘304b延伸。
在一种配置中，pMOS晶体管和nMOS晶体管的栅极互连306沿这n个网格390的子集延伸。
在一种配置中，栅极互连306具有宽度g，该至少一个单扩散间断312中的每一者具有约为g的宽度，并且第一双扩散间断部分314'和第二双扩散间断部分314'中的每一者具有约为p/2的宽度，其中p大于g。
在一种配置中，该至少一个单扩散间断312中的每一者、第一双扩散间断部分314'、以及第二双扩散间断部分314'包括STI区。在另一配置中，单扩散间断312包括STI区，而双扩散间断314包括DTI区。
在一种配置中，第一双扩散间断部分314'和第二双扩散间断部分314'的每个STI区的深度大于该至少一个单扩散间断312的每个STI区的深度。
在一种配置中，第一双扩散间断部分314'和第二双扩散间断部分314'中的每一者大致为完整双扩散间断314的一半。
在一种配置中，该多个pMOS晶体管包括第一pMOS晶体管子集和第二pMOS晶体管子集，并且该多个nMOS晶体管包括第一nMOS晶体管子集和第二nMOS晶体管子集。第一pMOS晶体管子集和第一nMOS晶体管子集提供第一逻辑功能性(例如，反相器460或反相器470)。第二pMOS晶体管子集和第二nMOS晶体管子集提供第二逻辑功能性(例如，反相器462或反相器472)。第一功能性和第二功能性被内部节点404分开。该至少一个单扩散间断312中的一个单扩散间断在内部节点404处将第一逻辑功能性和第二逻辑功能性的扩散区隔离开。在一种配置中，第一逻辑功能性(例如，反相器460或反相器470)向第二逻辑功能性(例如，反相器462或反相器472)输出。另外，第二逻辑功能性(例如，反相器462或反相器472)具有输出节点402。此外，输出节点402毗邻第一单元边缘304a或第二单元边缘304b中的一者。
在一种配置中，标准单元集成电路包括该标准单元集成电路的pMOS区316中的多个pMOS晶体管。pMOS区316在第一单元边缘304a和与第一单元边缘304a相对的第二单元边缘304b之间延伸。该标准单元集成电路进一步包括该标准单元集成电路的nMOS区318中的多个nMOS晶体管。nMOS区318在第一单元边缘304a和第二单元边缘304b之间延伸。该标准单元集成电路进一步包括用于隔离位于第一单元边缘304a与第二单元边缘304b之间的内部区域中且跨pMOS区316和nMOS区318延伸的扩散区312的第一装置。用于隔离扩散区312的第一装置被配置成将pMOS区316分隔成pMOS子区320a、320b以及将nMOS区318分隔成nMOS子区322a、322b。用于隔离扩散区312的第一装置的宽度约为g。该标准单元集成电路进一步包括用于隔离在第一单元边缘304a处延伸的扩散区314'的第二装置。用于隔离扩散区314'的第二装置的宽度约为p/2，其中p大于g。该标准单元集成电路进一步包括用于隔离在第二单元边缘304b处延伸的扩散区314'的第三装置。用于隔离扩散区314'的第三装置的宽度约为p/2。在一种配置中，用于隔离扩散区312的第一装置是位于第一单元边缘304a与第二单元边缘304b之间的内部区域中且跨pMOS区316和nMOS区318延伸以将pMOS区316分隔成pMOS子区320a、320b以及将nMOS区318分隔成nMOS子区322a、322b的至少一个单扩散间断。另外，用于隔离扩散区314'的第二装置是在第一单元边缘304a处延伸的第一双扩散间断部分。此外，用于隔离扩散区314'的第三装置是在第二单元边缘304b处延伸的第二双扩散间断部分。
在一种配置中，标准单元集成电路包括该标准单元集成电路的pMOS区316中的多个pMOS晶体管。pMOS区316在第一单元边缘304a和与第一单元边缘304a相对的第二单元边缘304b之间延伸。另外，该标准单元集成电路包括该标准单元集成电路的nMOS区318中的多个nMOS晶体管。nMOS区318在第一单元边缘304a和第二单元边缘304b之间延伸。另外，该标准单元集成电路包括用于提供位于第一单元边缘304a与第二单元边缘304b之间的内部区域且跨pMOS区316和nMOS区318延伸以将pMOS区316分隔成pMOS子区320a、320b以及将nMOS区318分隔成nMOS子区322a、322b的至少一个扩散间断312的装置。另外，该标准单元集成电路包括用于提供在第一单元边缘304a处延伸的第一扩散间断部分314'的装置。用于提供第一扩散间断部分314'的装置具有比用于提供该至少一个扩散间断312的装置更大的深度。此外，该标准单元集成电路包括用于提供在第二单元边缘304b处延伸的第二扩散间断部分314'的装置。用于提供第二扩散间断部分314'的装置具有比用于提供该至少一个扩散间断312的装置更大的深度。在一种配置中，用于提供该至少一个扩散间断312的装置包括至少一个单扩散间断，用于提供第一扩散间断部分314'的装置包括第一双扩散间断部分，并且用于提供第二扩散间断部分314'的装置包括第二双扩散间断部分。
应理解，所公开的过程中各步骤的具体次序或层次是示例性办法的解说。应理解，基于设计偏好，可以重新编排这些过程中各步骤的具体次序或层次。此外，一些步骤可被组合或被略去。所附方法权利要求以示例次序呈现各种步骤的要素，且并不意味着被限定于所给出的具体次序或层次。
提供之前的描述是为了使本领域任何技术人员均能够实践本文中所描述的各种方面。对这些方面的各种修改将容易为本领域技术人员所明白，并且在本文中所定义的普适原理可被应用于其他方面。因此，权利要求并非旨在被限定于本文中所示的方面，而是应被授予与语言上的权利要求相一致的全部范围，其中对要素的单数形式的引述除非特别声明，否则并非旨在表示“有且仅有一个”，而是“一个或多个”。本文使用术语“示例性”意指“用作示例、实例或解说”。本文中描述为“示例性”的任何方面不必被解释成优于或胜过其他方面。除非特别另外声明，否则术语“一些”指的是一个或多个。诸如“A、B或C中的至少一者”、“A、B和C中的至少一者”以及“A、B、C或其任何组合”之类的组合包括A、B和/或C的任何组合，并且可包括多个A、多个B或者多个C。具体地，诸如“A、B或C中的至少一者”、“A、B和C中的至少一者”以及“A、B、C或其任何组合”之类的组合可以是仅A、仅B、仅C、A和B、A和C、B和C、或者A和B和C，其中任何此类组合可包含A、B或C中的一个或多个成员。本公开通篇描述的各个方面的要素为本领域普通技术人员当前或今后所知的所有结构上和功能上的等效方案通过引述被明确纳入于此，且旨在被权利要求所涵盖。此外，本文中所公开的任何内容都并非旨在贡献给公众，无论这样的公开是否在权利要求书中被显式地叙述。没有任何权利要求元素应被解释为装置加功能，除非该元素是使用短语“用于……的装置”来明确叙述的。

Claims (30)

1.一种标准单元集成电路，包括：
所述标准单元集成电路的p型金属氧化物半导体(MOS)(pMOS)区中的多个pMOS晶体管，所述pMOS区在第一单元边缘和与所述第一单元边缘相对的第二单元边缘之间延伸；
所述标准单元集成电路的n型MOS(nMOS)区中的多个nMOS晶体管，所述nMOS区在所述第一单元边缘和所述第二单元边缘之间延伸；
至少一个单扩散间断，其位于所述第一单元边缘与所述第二单元边缘之间的内部区域中且跨所述pMOS区和所述nMOS区延伸以将所述pMOS区分隔成pMOS子区以及将所述nMOS区分隔成nMOS子区；
在所述第一单元边缘处延伸的第一双扩散间断部分；以及
在所述第二单元边缘处延伸的第二双扩散间断部分。
2.如权利要求1所述的标准单元集成电路，其特征在于，所述标准单元集成电路具有n个网格和约n*p的宽度，所述网格之间的节距为p，所述网格跨所述pMOS区和所述nMOS区延伸，并且其中：
所述至少一个单扩散间断中的每一者沿所述n个网格之中位于所述内部区域中的一个不同网格延伸，
所述第一双扩散间断部分在所述第一单元边缘与位于离所述第一单元边缘约p/2的第一网格之间沿所述第一单元边缘延伸，并且
所述第二双扩散间断部分在所述第二单元边缘与位于离所述第二单元边缘约p/2的第二网格之间沿所述第二单元边缘延伸。
3.如权利要求2所述的标准单元集成电路，其特征在于，用于所述pMOS晶体管和所述nMOS晶体管的栅极互连沿所述n个网格的子集延伸。
4.如权利要求3所述的标准单元集成电路，其特征在于，所述栅极互连具有宽度g，所述至少一个单扩散间断中的每一者具有约g的宽度，并且所述第一双扩散间断部分和所述第二双扩散间断部分中的每一者具有约p/2的宽度，其中p大于g。
5.如权利要求1所述的标准单元集成电路，其特征在于，所述至少一个单扩散间断中的每一者、所述第一双扩散间断部分、以及所述第二双扩散间断部分包括浅沟槽隔离(STI)区。
6.如权利要求5所述的标准单元集成电路，其特征在于，所述第一双扩散间断部分和所述第二双扩散间断部分的每个STI区的深度大于所述至少一个单扩散间断的每个STI区的深度。
7.如权利要求1所述的标准单元集成电路，其特征在于，所述第一双扩散间断部分和所述第二双扩散间断部分中的每一者大致为完整双扩散间断的一半。
8.如权利要求1所述的标准单元集成电路，其特征在于，所述多个pMOS晶体管包括第一pMOS晶体管子集和第二pMOS晶体管子集，所述多个nMOS晶体管包括第一nMOS晶体管子集和第二nMOS晶体管子集，所述第一pMOS晶体管子集和所述第一nMOS晶体管子集提供第一逻辑功能性，所述第二pMOS晶体管子集和所述第二nMOS晶体管子集提供第二逻辑功能性，所述第一功能性和所述第二功能性被内部节点分隔开，并且所述至少一个单扩散间断中的一个单扩散间断在所述内部节点处将用于所述第一逻辑功能性和所述第二逻辑功能性的扩散区隔离开。
9.如权利要求8所述的标准单元集成电路，其特征在于，所述第一逻辑功能性向所述第二逻辑功能性输出，所述第二逻辑功能性具有输出节点，并且所述输出节点毗邻所述第一单元边缘或所述第二单元边缘中的一者。
10.一种标准单元集成电路，包括：
所述标准单元集成电路的p型金属氧化物半导体(MOS)(pMOS)区中的多个pMOS晶体管，所述pMOS区在第一单元边缘和与所述第一单元边缘相对的第二单元边缘之间延伸；
所述标准单元集成电路的n型MOS(nMOS)区中的多个nMOS晶体管，所述nMOS区在所述第一单元边缘和所述第二单元边缘之间延伸，
用于隔离位于所述第一单元边缘与所述第二单元边缘之间的内部区域中且跨所述pMOS区和所述nMOS区延伸的扩散区的第一装置，用于隔离扩散区的所述第一装置被配置成将所述pMOS区分隔成pMOS子区以及将所述nMOS区分隔成nMOS子区，用于隔离扩散区的所述第一装置的宽度约为g；
用于隔离在所述第一单元边缘处延伸的扩散区的第二装置，用于隔离扩散区的所述第二装置的宽度约为p/2，p大于g；以及
用于隔离在所述第二单元边缘处延伸的扩散区的第三装置，用于隔离扩散区的所述第三装置的宽度约为p/2。
11.如权利要求10所述的标准单元集成电路，其特征在于：
用于隔离扩散区的所述第一装置是位于所述第一单元边缘与所述第二单元边缘之间的内部区域中且跨所述pMOS区和所述nMOS区延伸以将所述pMOS区分隔成所述pMOS子区以及将所述nMOS区分隔成所述nMOS子区的至少一个单扩散间断；
用于隔离扩散区的所述第二装置是在所述第一单元边缘处延伸的第一双扩散间断部分；并且
用于隔离扩散区的所述第三装置是在所述第二单元边缘处延伸的第二双扩散间断部分。
12.如权利要求11所述的标准单元集成电路，其特征在于，所述标准单元集成电路具有n个网格和约n*p的宽度，所述网格之间的节距为p，所述网格跨所述pMOS区和所述nMOS区延伸，并且其中：
所述至少一个单扩散间断中的每一者沿所述n个网格之中位于所述内部区域中的一个不同网格延伸，
所述第一双扩散间断部分在所述第一单元边缘与位于离所述第一单元边缘约p/2的第一网格之间沿所述第一单元边缘延伸，并且
所述第二双扩散间断部分在所述第二单元边缘与位于离所述第二单元边缘约p/2的第二网格之间沿所述第二单元边缘延伸。
13.如权利要求12所述的标准单元集成电路，其特征在于，用于所述pMOS晶体管和所述nMOS晶体管的栅极互连沿所述n个网格的子集延伸。
14.如权利要求13所述的标准单元集成电路，其特征在于，所述栅极互连具有宽度g。
15.如权利要求11所述的标准单元集成电路，其特征在于，所述至少一个单扩散间断中的每一者、所述第一双扩散间断部分、以及所述第二双扩散间断部分包括浅沟槽隔离(STI)区。
16.如权利要求15所述的标准单元集成电路，其特征在于，所述第一双扩散间断部分和所述第二双扩散间断部分的每个STI区的深度大于所述至少一个单扩散间断的每个STI区的深度。
17.如权利要求11所述的标准单元集成电路，其特征在于，所述第一双扩散间断部分和所述第二双扩散间断部分中的每一者大致为完整双扩散间断的一半。
18.如权利要求11所述的标准单元集成电路，其特征在于，所述多个pMOS晶体管包括第一pMOS晶体管子集和第二pMOS晶体管子集，所述多个nMOS晶体管包括第一nMOS晶体管子集和第二nMOS晶体管子集，所述第一pMOS晶体管子集和所述第一nMOS晶体管子集提供第一逻辑功能性，所述第二pMOS晶体管子集和所述第二nMOS晶体管子集提供第二逻辑功能性，所述第一功能性和所述第二功能性被内部节点分隔开，并且所述至少一个单扩散间断中的一个单扩散间断在所述内部节点处将用于所述第一逻辑功能性和所述第二逻辑功能性的扩散区隔离开。
19.如权利要求18所述的标准单元集成电路，其特征在于，所述第一逻辑功能性向所述第二逻辑功能性输出，所述第二逻辑功能性具有输出节点，并且所述输出节点毗邻所述第一单元边缘或所述第二单元边缘中的一者。
20.一种标准单元集成电路，包括：
所述标准单元集成电路的p型金属氧化物半导体(MOS)(pMOS)区中的多个pMOS晶体管，所述pMOS区在第一单元边缘和与所述第一单元边缘相对的第二单元边缘之间延伸；
所述标准单元集成电路的n型MOS(nMOS)区中的多个nMOS晶体管，所述nMOS区在所述第一单元边缘和所述第二单元边缘之间延伸，
其中所述标准单元集成电路包括：
用于提供位于所述第一单元边缘与所述第二单元边缘之间的内部区域中且跨所述pMOS区和所述nMOS区延伸以将所述pMOS区分隔成pMOS子区以及将所述nMOS区分隔成nMOS子区的至少一个扩散间断的装置；
用于提供在所述第一单元边缘处延伸的第一扩散间断部分的装置，用于提供所述第一扩散间断部分的装置具有比用于提供所述至少一个扩散间断的装置更大的深度；以及
用于提供在所述第二单元边缘处延伸的第二扩散间断部分的装置，用于提供所述第二扩散间断部分的装置具有比用于提供所述至少一个扩散间断的装置更大的深度。
21.如权利要求20所述的标准单元集成电路，其特征在于，所述用于提供所述至少一个扩散间断的装置包括至少一个单扩散间断，所述用于提供所述第一扩散间断部分的装置包括第一双扩散间断部分，并且所述用于提供所述第二扩散间断部分的装置包括第二双扩散间断部分。
22.如权利要求21所述的标准单元集成电路，其特征在于，所述标准单元集成电路具有n个网格和约n*p的宽度，所述网格之间的节距为p，所述网格跨所述pMOS区和所述nMOS区延伸，并且其中：
所述至少一个单扩散间断中的每一者沿所述n个网格之中位于所述内部区域中的一个不同网格延伸，
所述第一双扩散间断部分在所述第一单元边缘与位于离所述第一单元边缘约p/2的第一网格之间沿所述第一单元边缘延伸，并且
所述第二双扩散间断部分在所述第二单元边缘与位于离所述第二单元边缘约p/2的第二网格之间沿所述第二单元边缘延伸。
23.如权利要求22所述的标准单元集成电路，其特征在于，用于所述pMOS晶体管和所述nMOS晶体管的栅极互连沿所述n个网格的子集延伸。
24.如权利要求23所述的标准单元集成电路，其特征在于，所述栅极互连具有宽度g，所述至少一个单扩散间断中的每一者具有约g的宽度，并且所述第一双扩散间断部分和所述第二双扩散间断部分中的每一者具有约p/2的宽度，其中p大于g。
25.如权利要求21所述的标准单元集成电路，其特征在于，所述至少一个单扩散间断中的每一者、所述第一双扩散间断部分、以及所述第二双扩散间断部分包括浅沟槽隔离(STI)区。
26.如权利要求25所述的标准单元集成电路，其特征在于，所述第一双扩散间断部分和所述第二双扩散间断部分的每个STI区的深度大于所述至少一个单扩散间断的每个STI区的深度。
27.如权利要求21所述的标准单元集成电路，其特征在于，所述第一双扩散间断部分和所述第二双扩散间断部分中的每一者大致为完整双扩散间断的一半。
28.如权利要求21所述的标准单元集成电路，其特征在于，所述多个pMOS晶体管包括第一pMOS晶体管子集和第二pMOS晶体管子集，所述多个nMOS晶体管包括第一nMOS晶体管子集和第二nMOS晶体管子集，所述第一pMOS晶体管子集和所述第一nMOS晶体管子集提供第一逻辑功能性，所述第二pMOS晶体管子集和所述第二nMOS晶体管子集提供第二逻辑功能性，所述第一功能性和所述第二功能性被内部节点分隔开，并且所述至少一个单扩散间断中的一个单扩散间断在所述内部节点处将用于所述第一逻辑功能性和所述第二逻辑功能性的扩散区隔离开。
29.如权利要求28所述的标准单元集成电路，其特征在于，所述第一逻辑功能性向所述第二逻辑功能性输出，所述第二逻辑功能性具有输出节点，并且所述输出节点毗邻所述第一单元边缘或所述第二单元边缘中的一者。
30.一种标准单元集成电路的操作方法，包括：
操作所述标准单元集成电路的p型金属氧化物半导体(MOS)(pMOS)区中的多个pMOS晶体管，所述pMOS区在第一单元边缘和与所述第一单元边缘相对的第二单元边缘之间延伸；
操作所述标准单元集成电路的n型MOS(nMOS)区中的多个nMOS晶体管，所述nMOS区在所述第一单元边缘和所述第二单元边缘之间延伸，
其中所述标准单元集成电路包括：
至少一个单扩散间断，其位于所述第一单元边缘与所述第二单元边缘之间的内部区域中且跨所述pMOS区和所述nMOS区延伸以将所述pMOS区分隔成pMOS子区以及将所述nMOS区分隔成nMOS子区；
在所述第一单元边缘处延伸的第一双扩散间断部分；以及
在所述第二单元边缘处延伸的第二双扩散间断部分。
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