CN108447766A - 半导体器件的制造方法、衬底处理装置及存储介质 - Google Patents

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Abstract

本发明涉及半导体器件的制造方法、衬底处理装置及存储介质。本发明的课题为在三维结构的FLASH存储器中也可形成良好特性的半导体器件。为了解决上述课题，本发明提供一种技术，该技术包括：在形成有绝缘膜的衬底被载置于处理室内的衬底载置部的状态下，向所述处理室供给处理气体；从等离子体生成部向所述处理室供给第一电力从而进行等离子体生成，并在所述绝缘膜上形成第一氮化硅层；以与所述等离子体生成并行的方式从离子控制部向所述处理室供给第二电力，从而在所述第一氮化硅层上形成比所述第一氮化硅层应力低的第二氮化硅层。

Description

半导体器件的制造方法、衬底处理装置及存储介质
技术领域
本发明涉及半导体器件的制造方法、衬底处理装置及存储介质。
背景技术
近年来，半导体器件有高度集成化的倾向。作为实现高度集成化的方法之一，提出了将电极等进行三维性地排列的三维结构。这样的半导体器件例如已经在专利文献1中公开了。
专利文献1：日本特开2015-50466
发明内容
发明所要解决的课题
在形成FLASH存储器的三维结构的过程中，必须将绝缘膜与牺牲膜交替进行层叠。然而，由于绝缘膜与牺牲膜的热膨胀率不同等的理由，在硅晶片中产生应力，在形成的过程中，存在层叠膜被破坏的现象。这样的现象可能导致半导体器件的特性的下降。
因此，本发明的目的在于提供在三维结构的FLASH存储器中也可形成良好特性的半导体器件的技术。
用于解决课题的手段
为了解决上述课题，本发明提供一种技术，该技术包括：在形成有绝缘膜的衬底被载置于处理室内的衬底载置部的状态下，向所述处理室供给处理气体；从等离子体生成部向所述处理室供给第一电力从而进行等离子体生成，并在所述绝缘膜上形成第一氮化硅层；以与所述等离子体生成并行的方式从离子控制部向所述处理室供给第二电力，从而在所述第一氮化硅层上形成比所述第一氮化硅层应力低的第二氮化硅层。
发明的效果
根据本发明涉及的技术，能够提供在三维结构的FLASH存储器中也可形成良好特性的半导体器件的技术。
附图说明
[图1]为对实施方式涉及的半导体器件的制造流程进行说明的说明图。
[图2]为对实施方式涉及的晶片的处理状态进行说明的说明图。
[图3]为对实施方式涉及的晶片的处理状态进行说明的说明图。
[图4]为对实施方式涉及的晶片的处理状态进行说明的说明图。
[图5]为对实施方式涉及的晶片的处理状态进行说明的说明图。
[图6]为对实施方式涉及的晶片的处理状态进行说明的说明图。
[图7]为对实施方式涉及的晶片的处理状态进行说明的说明图。
[图8]为对实施方式涉及的晶片的处理状态进行说明的说明图。
[图9]为对实施方式涉及的衬底处理装置进行说明的说明图。
[图10]为对实施方式涉及的衬底处理装置进行说明的说明图。
[图11]为对实施方式涉及的衬底处理装置进行说明的说明图。
[图12]为对实施方式涉及的衬底处理装置的动作进行说明的时序图。
[图13]为对实施方式涉及的晶片的处理状态进行说明的说明图。
[图14]为对比较例涉及的晶片的处理状态进行说明的说明图。
[图15]为对比较例涉及的晶片的处理状态进行说明的说明图。
附图标记说明
100 晶片(衬底)
102 绝缘膜
104 牺牲膜
200 衬底处理装置
具体实施方式
(第一实施方式)
以下，对本发明的实施方式进行说明。
使用图1，说明半导体器件的制造工序的一个工序。该工序中，形成三维性地构成电极的三维结构的半导体器件。如图8所示，该半导体器件具有在作为衬底的晶片100上交替地层叠绝缘膜102和电极112的层叠结构。以下，对具体的流程进行说明。
(S102)
关于第一绝缘膜形成工序S102，用图2进行说明。图2是说明在晶片100上形成的绝缘膜102的图。晶片100中形成有公共源极线(CSL，Common Source Line)101。绝缘膜102也称为第一绝缘膜。
此处，在晶片100上形成绝缘膜102。绝缘膜102是由氧化硅(SiO)膜构成的。将晶片100加热至规定温度，同时将以硅成分为主成分的含硅气体和以氧成分为主成分的含氧气体供给到晶片100上，形成绝缘膜102。该处理在由通常的装置构成的氧化膜形成装置中形成。
(S104)
关于牺牲膜形成工序S104，用图3进行说明。此处，在绝缘膜102上形成牺牲膜104。牺牲膜104是在后述的牺牲膜除去工序S114中被除去的膜，是相对于绝缘膜102而言具有蚀刻选择性的膜。具有蚀刻的选择性表示暴露于蚀刻液时，牺牲膜容易被蚀刻、绝缘膜不易被蚀刻的性质。
牺牲膜104例如是由氮化硅(SiN)膜构成的。将晶片100加热至规定温度，同时将以硅成分为主成分的含硅气体和以氮成分为主成分的含氮气体供给到晶片100上，形成牺牲膜104。含硅气体如后述的那样例如含有氯等杂质。详细情况后述。然而，由于形成机制的差异，牺牲膜形成工序S104中的晶片100的加热温度与绝缘膜形成工序S102不同。将本工序中使用的含硅气体和含氮气体统称为牺牲膜形成气体、或者简称为处理气体。
形成牺牲膜104时，以牺牲膜104的膜应力接近绝缘膜102的膜应力的方式进行处理。
以下，关于使膜应力接近的理由，用作为比较例的图15进行说明。图15表示膜应力不接近绝缘膜102的情况的例子，牺牲膜为牺牲膜120。即为不进行本工序的情况下绝缘膜102与牺牲膜120交替层叠而成的情况。绝缘膜102从下侧开始依次构成有绝缘膜102(1)、绝缘膜102(2)、……、绝缘膜102(8)。此外，牺牲膜120从下侧开始依次构成有牺牲膜120(1)、牺牲膜120(2)、……、牺牲膜120(8)。如上述那样，形成绝缘膜102时，是将晶片100加热至规定温度，同时将含硅气体和含氧气体供给至晶片100上而形成的。此外，形成牺牲膜120时，是将晶片100加热至与绝缘膜102不同的规定温度，同时将含硅气体和含氮气体供给到晶片100上而形成的。
然而，通常SiO膜压缩应力高、SiN膜拉伸应力高是已知的。即，关于膜应力，SiO膜和SiN膜具有相反的特性。这些应力的性质在膜被加热后的情况下变得显著。
图15中，反复进行由SiO膜构成的绝缘膜102的形成和由SiN膜构成的牺牲膜120的形成，在一部分膜中，在同时存在有绝缘膜102和牺牲膜120的状态下对晶片100进行加热处理。因此，绝缘膜102与牺牲膜120之间的应力差变得显著，例如在绝缘膜102与牺牲膜120之间产生膜剥离等，该剥离可能导致半导体器件的破坏、成品率的降低、特性的劣化。
形成牺牲膜120(5)时，将晶片100加热至形成SiN膜的温度。此时，设置于比牺牲膜120(5)靠下方的从绝缘膜102(1)至绝缘膜102(5)，压缩应力变高，从牺牲膜120(1)至牺牲膜120(4)，拉伸应力变高。因此，在绝缘膜102与牺牲膜120之间产生应力差。该应力差可能导致半导体器件的破坏等。
为了降低这样的应力差，本工序中以使牺牲膜104的膜应力接近绝缘膜102的膜应力的方式进行处理。该处理方法的详细情况后述。
(S106)
此处，判断从上述的绝缘膜形成工序S102至牺牲膜形成工序S104的组合是否被实施了规定次数。即，判断图4中的绝缘膜102与牺牲膜104的组合是否被层叠了规定数量。本实施方式中，例如为8层，交替地形成8层绝缘膜102(绝缘膜102(1)至绝缘膜102(8))、8层牺牲膜104(牺牲膜104(1)至牺牲膜104(8))。需要说明的是，牺牲膜104从下侧开始依次构成有牺牲膜104(1)、牺牲膜104(2)、……、牺牲膜104(8)。
若判断为未实施规定次数，则选择“否”，并移动至第一绝缘膜形成工序S102。若判断为实施了规定次数，即若判断为形成了规定层数，则选择“是”，并移动至第二绝缘膜形成工序S108。需要说明的是，此处对绝缘膜102和牺牲膜104各形成了8层的例子进行说明，但并不限定于此，也可形成9层以上。
(S108)
接下来，对第二绝缘膜形成工序S108进行说明。此处，形成图4中所示的绝缘膜105。绝缘膜105是利用与绝缘膜102同样的方法形成的，并形成于最上层的牺牲膜104上。
(S110)
接下来，使用图5对孔形成工序S110进行说明。图5的(a)为与图4同样地从侧面进行观察的图，图5的(b)为从上方观察图5(a)的构成的图。需要说明的是，图5的(b)中的α-α’的剖视图相当于图5的(a)。
此处，相对于绝缘膜102、105与牺牲膜104的层叠结构，形成孔106。如图5的(a)所示，以使CSL101露出的方式形成孔106。如图5的(b)所示，在绝缘膜105的面内设置有多个孔106。
(S112)
接下来，用图6对孔填充工序S112进行说明。此处，为用层合膜108等对S110中形成的孔106的内侧进行填充的工序。在孔106内，从外周侧开始依次形成有保护膜107、栅电极间绝缘膜-电荷捕获膜-隧道绝缘膜的层合膜108、沟道多晶硅膜109、填充绝缘膜110。各膜以筒状构成。
例如，保护膜107是由SiO、金属氧化膜构成的，栅电极间绝缘膜-电荷捕获膜-隧道绝缘膜的层合膜108是由SiO-SiN-SiO膜构成。为了避免除去牺牲膜104时在层合膜108中产生损伤，在孔106的内壁表面设置保护膜107进行保护。
(S114)
接下来，用图7对牺牲膜除去工序S114进行说明。牺牲膜除去工序S114中，通过湿法蚀刻将牺牲膜104除去。除去的结果，在曾经形成有牺牲膜104的位置处形成空隙111。此处，从下侧开始依次形成有空隙111(1)、空隙111(2)、……、空隙111(8)。
(S116)
接下来，用图8对导电膜形成工序S116进行说明。导电膜形成工序S116中，在空隙111处形成成为电极的导电膜112。导电膜例如由钨等构成。此处，导电膜112从下侧开始依次构成有导电膜112(1)、导电膜112(2)、……、导电膜112(8)。
接下来，对牺牲膜形成工序S104中使用的衬底处理装置200及形成方法进行说明。关于衬底处理装置200，用图9、图10、图11进行说明。关于形成方法，用图12、图13进行说明。
(衬底处理装置)
(处理容器)
像图例那样，衬底处理装置200具备处理容器(容器)202。容器202是作为例如横截面为圆形的扁平的密闭容器而构成的。此外，容器202是用例如铝(Al)、不锈钢(SUS)等金属材料构成的。容器202内形成有对硅晶片等晶片100进行处理的处理室205和将晶片100向处理室205搬送时供晶片100通过的搬送空间206。容器202由上部容器202a和下部容器202b构成。上部容器202a与下部容器202b之间设置有隔板208。处理室205由后述的分散板234、衬底载置台212等构成。
在下部容器202b的侧面设置有与闸阀203邻接的衬底搬入搬出口204，晶片100经由衬底搬入搬出口204而在下部容器202b与未作图示的搬送室之间移动。下部容器202b的底部设有多个提升销207。
处理室205内配置有对晶片100进行支撑的衬底支承部210。衬底支承部210主要具有载置晶片100的衬底载置面211、在表面具有衬底载置面211的衬底载置台212、设置于衬底载置台212内的作为加热源的加热器213和偏压电极215。衬底载置台212上的与提升销207相对应的位置上各自设有供提升销207贯穿的贯穿孔214。加热器213连接于未图示的加热器控制部，并根据控制器280的指示而被加热至期望的温度。
偏压电极215电连接于作为离子控制部251的构成之一的第一电力供给线251a。第一电力供给线251a上，从上游开始依次设置有低频电源251b、匹配器251c。低频电源251b连接于接地线251d。
此外，偏压电极215电连接于作为等离子体生成部252构成之一的第一电力输出线252e。第一电力输出线252e上设置有高通滤波器(high pass filter，以下称为HPF。)252f。高通滤波器252f连接于接地线252d。
此处，低频表示例如1至400KHz左右，高频表示13.56MHz左右。
衬底载置台212由轴217支撑。轴217贯穿处理容器202的底部，进而在处理容器202的外部连接于升降部218。轴217与处理容器202绝缘。
使升降部218工作，从而使轴217及衬底载置台212升降，由此衬底载置台212可使载置于载置面211上的晶片100升降。需要说明的是，轴217下端部的周围被波纹管219覆盖，由此，处理室205内保持气密。
在搬送晶片100时，衬底载置台212下降至衬底载置面211对着衬底搬入搬出口204的位置，在对晶片100进行处理时，如图9所示，衬底载置台212上升至晶片100成为处理室205内的处理位置。
处理室205的上部(上游侧)设有作为气体分散机构的簇射头230。簇射头230的盖231上设有贯穿孔231a。贯穿孔231a的内周设有绝缘体231c。绝缘体231c中设有气体导入孔231b，气体导入孔231b与共用气体供给管242连通。绝缘体231c与共用气体供给管242和盖231电绝缘。
盖231连接于作为等离子体生成部252的构成之一的第二电力供给线252a。第二电力供给线252a上，从上游开始依次设置有高频电源252b、匹配器252c。高频电源252b连接于接地线252d。
另外，盖231连接于第一电力输出线251e。第一电力输出线251e上设置有作为离子控制部251的一部分的低通滤波器(low pass filter，以下称为LPF。)251f。LPF251f连接于接地线251d。
至少将第一电力供给线251a、匹配器251c、第一电力输出线251e统称为离子控制部251。离子控制部251中可包含作为第一电源的低频电源251b、LPF251f的任意一者，或者它们的组合。
此外，至少将第二电力供给线252a、匹配器252c、第一电力输出线252e统称为等离子体生成部252。等离子体生成部252中可包含作为第二电源的高频电源252b、HPF252f的任意一者，或者它们的组合。
簇射头230具备有作为使气体分散用的分散机构的分散板234。该分散板234的上游侧为缓冲空间232，下游侧为处理室205。分散板234上设有多个贯穿孔234a。分散板234以对着衬底载置面211的方式配置。分散板234例如构成为圆盘状。贯穿孔234a以遍布分散板234整个面的方式设置。
上部容器202a具有凸缘，凸缘上载置、固定有绝缘性的支承块233。支承块233具有凸缘，凸缘上载置、固定有分散板234。进而，盖231固定于支承块233的上表面。通过支承块233，盖231与上部容器202a绝缘。
(气体供给部)
盖231连接于共用气体供给管242，以便于与设置于盖231处的气体导入孔231b连通。如图10所示，共用气体供给管242上连接有第一气体供给管243a、第二气体供给管244a、第三气体供给管245a。
(第一气体供给系统)
第一气体供给管243a上，从上游方向开始依次设有第一气体源243b、作为流量控制器(流量控制部)的质量流量控制器(MFC)243c、及作为开关阀的阀243d。
第一气体源243b为含有第一元素的第一气体(也称为“含第一元素气体”。)源。含第一元素气体为原料气体，即处理气体之一。其中，第一元素为硅(Si)。即，含第一元素气体为含硅气体。具体而言，作为含硅气体，可使用二氯硅烷(SiH2Cl2。也称为DCS)、六氯二硅烷(Si2Cl6。也称为HCDS。)气体。
第一气体供给系统243(也称为含硅气体供给系统)主要由第一气体供给管243a、质量流量控制器243c、阀243d构成。
(第二气体供给系统)
第二气体供给管244a上，从上游方向开始依次设有第二气体源244b、作为流量控制器(流量控制部)的质量流量控制器(MFC)244c、及作为开关阀的阀244d。
第二气体源244b为含有第二元素的第二气体(以下，也称为“含第二元素气体”。)源。含第二元素气体是处理气体之一。需要说明的是，也可考虑将含第二元素气体作为反应气体。
此处，含第二元素气体含有与第一元素不同的第二元素。作为第二元素例如为氮(N)。本实施方式中，含第二元素气体例如为含氮气体。具体而言，作为含氮气体，可使用氨(NH3)气体。
第二气体供给系统244(也称为反应气体供给系统)主要由第二气体供给管244a、质量流量控制器244c、阀244d构成。
作为第二气体供给管244a，在阀244d的下游连接于气体供给管247a。气体供给管247a上，从上游开始设有辅助气体源247b、质量流量控制器247c、阀247d。作为辅助气体，例如，可使用氩(Ar)等、分子尺寸大的气体。将气体供给管247a、质量流量控制器247c、阀247d统称为辅助气体供给部。需要说明的是，辅助气体供给部中可包含辅助气体源247b。此外，第二气体供给部244中可包含辅助气体供给部。
(第三气体供给系统)
第三气体供给管245a上，从上游方向开始依次设有第三气体源245b、作为流量控制器(流量控制部)的质量流量控制器(MFC)245c、及作为开关阀的阀245d。
第三气体源245b为非活性气体源。非活性气体例如为氮(N2)气体。
第三气体供给系统245主要由第三气体供给管245a、质量流量控制器245c、阀245d构成。
衬底处理工序中，从非活性气体源245b供给的非活性气体作为清洗残留于容器202、簇射头230内的气体的清洗气体而发挥作用。
需要说明的是，将第一气体供给系统、第二气体供给系统、第三气体供给系统的任何，或者其组合称为处理气体供给部。
(排气系统)
对将容器202的气氛排出的排气系统进行说明。为了连通于处理室205，容器202连接于排气管262。排气管262上设有作为将处理室205内控制为规定的压力的压力控制器的APC(AutoPressure Controller)266。APC266具有能调节开度的阀芯(未图示)，其对应于来自控制器280的指示来调节排气管262的传导。此外，排气管262中，在APC266的上游侧设有阀267。将排气管262和阀267、APC266统称为排气系统。
另外，设有DP(Dry Pump，干泵)269。DP269经由排气管262将处理室205的气氛排出。
(控制器)
衬底处理装置200具有控制衬底处理装置200的各部动作的控制器280。如图11所示，控制器280至少具有运算部(CPU)280a、临时存储部280b、存储部280c、I/O端口280d。控制器280通过I/O端口280d连接于衬底处理装置200的各个构成部分，对应于上位装置270、使用者的指令从存储部280c调出程序、制程，对应其内容控制离子控制部251、等离子体生成部252等各个构成的动作。信号收发控制是例如运算部280a内的信号收发指示部280e进行的。需要说明的是，控制器280可以作为专用的计算机而构成，也可以作为通用的计算机而构成。例如，准备储存有上述程序的外部存储装置(例如磁带，软盘或硬盘等磁盘，CD或DVD等光盘，MO等光磁盘，USB存储器(USB Flash Drive)或存储卡等半导体存储器)282，通过用外部存储装置282将程序安装到通用的计算机中，能够构成本实施方式涉及的控制器280。此外，用于向计算机供给程序的手段不限于通过外部存储装置282进行供给的情况。例如，可以用因特网或专用线路等通信手段，也可以通过信号接收部283从上位装置280接收信息，而不通过外部存储装置282供给程序。另外，还可以用键盘、触控面板等输入输出装置281对控制器280发出指令。
需要说明的是，将存储部280c、外部存储装置282构成为计算机可读取的记录介质。以下，亦将这些简单地统称作记录介质。此外，在本说明书中使用了记录介质这一表述时，既有仅单独包括存储部280c的情况，也有仅单独包括外部存储装置282的情况，另外，还有包括上述二者的情况。
接下来，对图1中的牺牲膜形成工序S104的详细情况进行说明。
(牺牲膜形成工序S104)
以下，关于用HCDS气体作为第一处理气体，用氨(NH3)气体作为第二处理气体来形成牺牲膜104的例子进行说明。牺牲膜由氮化硅膜(SiN膜)构成。
将形成有绝缘膜102的晶片100搬入容器202内，关闭闸阀203从而将容器202内密闭。然后，通过使衬底载置台212上升，使晶片100载置到设于衬底载置台212的衬底载置面211上。进而使衬底载置台212上升，由此，使晶片100上升到所述的处理室205内的处理位置(衬底处理位置)。
在将晶片100载置到衬底载置台212之上时，进行控制，从而向埋入到衬底载置台212内部的加热器213供电，使晶片100的表面变为规定的温度。晶片100的温度在例如室温以上800℃以下，优选在室温以上700℃以下。此时，控制器280基于由未图示的温度传感器检测到的温度信息提取控制值，由未图示的温度控制部控制向加热器213的通电情况，由此来调节加热器213的温度。
接下来，关于气体供给部、离子控制部251、等离子体生成部252各自的动作的联系，用图12所示的时序图进行说明。进而，用图13对图12中动作时间与衬底的处理状态的关系进行说明。
需要说明的是，图12中，将各部件运转着的状态用阴影部分来表示。例如，第一气体供给系统243中被涂阴影的位置表示：对第一气体供给系统243的质量流量控制器243c等进行控制，向处理室205供给第一气体。第二气体供给系统244中被涂阴影的位置表示：对第二气体供给系统244的质量流量控制器244c等进行控制，向处理室205供给第二气体。第三气体供给系统245中被涂阴影的位置表示：对第三气体供给系统245的质量流量控制器245c等进行控制，向处理室205供给非活性气体。高频电源252b中被涂阴影的位置表示：使高频电源252b运转，向处理室205供给有高频电力的状态。低频电源251b中被涂阴影的位置表示：使低频电源251b运转，向处理室205供给有低频电力的状态。需要说明的是，将使高频电源252b运转的状态设为使等离子体生成部运转的状态，将低频电源251b运转的状态也称为离子控制部运转的状态。本实施方式中，将高频电力也称为第一电力，将低频电力也称为第二电力。
图13为对晶片100的处理状态进行说明的图。(a)为与图3同内容的图，(b)为将(a)的一部分放大而成的图。具体而言，为将绝缘膜102和牺牲膜104的一部分放大而成的图。需要说明的是，(b)中的氮化硅层103(n1)、氮化硅层103(n2)、氮化硅层103(n3)为表示构成牺牲膜104的层。即，牺牲膜104是由多个氮化硅层103构成的。需要说明的是，此处用3层进行了说明，但并不限定于此。氮化硅层103(n1)也称为第一氮化硅层，氮化硅层103(n2)也称为第二氮化硅层，氮化硅层103(n3)也称为第三氮化硅层。
然而，例如使用HCDS气体和等离子体状态的NH3气体来形成牺牲膜104的情况下，处理室205中存在已被分解的HCDS气体和等离子体状态的NH3气体。即，处理室205中，Si、氯(Cl)、氮(N)、氢(H)各成分以混合后的状态存在。其中，主要通过Si与氮键合而形成由SiN膜构成的牺牲膜104。
形成牺牲膜104时，处理室205内除了作为主成分的Si与N以外，同时存在作为杂质的氯(Cl)、氢(H)各成分。因此，在形成SiN膜的过程中，或者Si与Cl、H键合，或者与Si键合后的N与Cl、H键合。它们均混入SiN膜中。发明人进行的深入研究的结果发现：与杂质的键合是拉伸应力的原因之一。
如上所述，牺牲膜104的拉伸应力导致与绝缘膜102的应力差。因此，本实施方式中，形成牺牲膜104时，将拉伸应力设为接近绝缘膜102的膜应力。具体而言，如图13所示，至少形成薄的氮化硅层103(n1)和厚的氮化硅层103(n2)，并且使相对于应力起主导作用的氮化硅层103(n2)的拉伸应力接近绝缘膜102的膜应力。
以下对具体内容进行说明。
(S201)
此处，在与绝缘膜102接触的面上形成氮化硅层103(n1)。若晶片100维持为规定的温度，则从第一气体供给系统243向处理室205供给HCDS气体，并且从第二气体供给系统244向处理室205供给NH3气体。
接下来，若处理室205内达到规定的压力，则等离子体生成部252开始向处理室205内供给高频电力。具体而言，使高频电源252b运转，供给电力。处理室205内的处理气体的一部分电离从而成为等离子体状态。成为等离子体状态后的HCDS气体与NH3气体在处理室205内互相反应并被供给至绝缘膜102上。
从高频电力的供给开始经过了规定时间后，如图13所示，在绝缘膜102上反应物堆积，并形成致密的氮化硅层103(n1)。氮化硅层103(n1)也称为第一氮化硅层。
氮化硅层103(n1)制成对牺牲膜的应力没有影响的程度的厚度，为至少比氮化硅层103(n2)薄的膜。
(S202)
经过规定时间，形成了氮化硅层103(n1)后，维持来自等离子体生成部252的高频电力供给，同时离子控制部251使低频电源251b运转，开始向处理室205内供给低频电力。
处理气体因高频电力而成为高密度的等离子体状态，同时，等离子体中的离子通过低频电力向晶片100照射。
已成为等离子体状态的气体中，主要是Si与氮键合而被供给至绝缘膜102上，由此形成氮化硅层103(n2)。与之并行地，在处理室205内产生杂质键。该杂质键可能埋入氮化硅层103(n2)中。需要说明的是，杂质键中例如具有Si与Cl键合而成的Si-Cl键、Si与H键合而成的Si-H键、Si-N与Cl键合而成的Si-NCl键、Si-N与H键合而成的Si-NH键等中的至少任意一者。
然而，本工序中，通过低频电力，氮等的离子成分被供给至形成过程的氮化硅层103(n2)中的杂质键等，从而将键切断。通过它们的键被切断，形成具有压缩性的应力的氮化硅层103(n2)。
另外，通过高频电力而成为高密度的等离子体状态，进而通过低频电力，氮离子向晶片100照射，所以与单单S201那样仅利用高频电力的情况相比，可提高膜形成速率。因此，可尽早形成氮化硅层103(n2)。
此外，S202中，在处理气体中可包含辅助氩(Ar)等的对杂质键的切断进行辅助的辅助气体是更好的。由于与氮相比，Ar的分子尺寸大，因此可促进形成氮化硅层103(n2)时产生的杂质键的键合部的切断。此时，为了调节应力，可调节氩的供给量。进行调节时，对质量流量控制器247c、阀247d进行调节。例如，以下述方式进行调节：降低应力的情况下，增加氩的供给量，提高应力的情况下，减少氩的供给量。
以此方式，切断与杂质的键，由此降低作为氮化硅层103(n2)的膜应力即拉伸应力。
然而，本工序中，不仅切断与杂质的键，也可能切断Si－N键。假如被切断，则或者膜密度降低，或者蚀刻速率变高等，认为膜质变差。然而，如图7所示，牺牲膜104在之后的牺牲膜除去工序S114中被除去，所以即使膜质变差也没问题。
更好的是，低频电力的供给最好以脉冲状供给。这是由于：通过持续供给低频电力，氮等高能量的离子、电子总是向晶片100碰撞而引起反应，因此氮化硅层103(n2)的温度急剧上升，可能对其他膜产生影响。通过以脉冲状供给，防止总是发生反应，可抑制氮化硅层103(n2)的温度上升。
此外，像S202那样至少供给低频电力时，从高频电源252b供给的高频电力比S201大是理想的。通过增大电力，由于可促进分解，由于可使膜形成速率进一步提高，因此能更早地形成氮化硅层103(n2)。
需要说明的是，图13中，使用在绝缘膜102的第一层上形成牺牲膜104的例子来进行说明，但并不限定于此，也可为第二层以上。例如，在图6中的牺牲膜104(5)、104(7)等中使用本工序也可。
(S203)
S202中经过规定时间后，则等离子体生成部252维持高频电力的供给，同时离子控制部251停止低频电力的供给。因高频电力而成为了等离子体状态的处理气体在氮化硅层103(n2)上形成氮化硅层103(n3)。对于氮化硅层103(n3)而言，为与氮化硅层103(n1)同样的性质，制成对牺牲膜的应力没有影响的程度的厚度，为至少比氮化硅层103(n2)薄的膜，制成低应力的膜。需要说明的是，如图4所示，在氮化硅层103(n3)的上部形成绝缘膜102。
(S204)
S203中经过了规定时间后，停止处理气体的供给、高频电力的供给，并且从第三气体供给系统供给非活性气体，将处理室的气氛排出。排气后，晶片100被搬出，被移动至未图示的绝缘膜形成装置，在牺牲膜104上形成绝缘膜102。
以此方式，通过形成使氮化硅层103(n2)的压缩应力降低而成的牺牲膜104，即使如图4至图6所示地将绝缘膜102与牺牲膜104交替层合，也能抑制因应力差等导致的半导体器件的破坏或成品率的降低。
然而，如图6所示，由氮化硅层103(n1)、氮化硅层103(n2)、氮化硅层103(n3)构成的牺牲膜104在上下侧构成有绝缘膜102。
绝缘膜102中混入了氧成分，认为对晶片100进行加热的情况下，氧成分移动。认为尤其是对于氮化硅层103(n2)那样切断了键的膜而言，移动后的氧成分容易浸透。
因此，本实施方式中，在下侧的绝缘膜102与氮化硅层103(n2)之间，形成作为致密的氮化层的氮化硅层103(n1)。此处，致密的氮化层是指键合度高的氮化层。键合度高是表示，作为主要成分的Si与N的键、杂质键的键多的状态。即，表示键合度比氮化硅层103(n2)高的状态。这样的情况下，由于氮化硅层103(n1)成为壁，因此防止设置于氮化硅层103(n1)下侧的绝缘膜102的氧成分向氮化硅层(n2)移动。
此外，本实施方式中，在上侧的绝缘膜102与氮化硅层103(n2)之间，形成作为致密的氮化层的氮化硅层103(n3)。由于氮化硅层103(n3)成为壁，因此，防止设置于氮化硅层103(n3)上侧的绝缘膜102的氧成分向氮化硅层103(n2)移动。
由于作为发挥以此方式降低层合膜整体的应力的作用的氮化硅层103(n2)为膜密度低、容易进行氧化的状态，因此可在绝缘膜102与氮化硅层103(n2)之间形成致密的氮化硅层103(n1)、氮化硅层103(n2)。
假如与本实施方式不同，考虑不形成氮化硅层103(n1)、氮化硅层103(n2)的情况。该情况下，绝缘膜102的氧成分浸透至牺牲膜104，牺牲膜104氧化。由于该氧化不是有目的的，因此认为不均匀地进行氧化。
然而，如通常所已知的那样，若氮化硅层氧化，则或者蚀刻速率变低，或者介电常数上升。以这样的状态制造器件的情况下，例如产生下述的问题。即使想在牺牲膜除去工序S114中对牺牲膜104进行蚀刻，也由于不能蚀刻被氧化的一部分牺牲膜104，因此可能引起蚀刻量的偏差。
对此，用作为比较例的图14进行说明。图14(a)为将氧化了的牺牲膜104蚀刻后的状态的图。图14(b)为将图14(a)的一部分放大而成的图，为对上述的蚀刻量的偏差进行说明的图。若以此方式引起蚀刻量的偏差，则如图14(b)所示，在绝缘膜102的上下侧残留牺牲膜104的氧化部分。
牺牲膜104的氧化部分的偏差为水平方向的高度的偏差。例如，为绝缘膜102(4)(或者残留的牺牲膜104(4))与绝缘膜102(5)(或者残留的牺牲膜104(5))之间的距离h1、h2的偏差。或者，为垂直方向的偏差。例如是指绝缘膜102(4)(或者残留的牺牲膜104(4))与绝缘膜102(5)(或者残留的牺牲膜104(5))的距离h1、和绝缘膜102(3)(或者残留的牺牲膜104(3))与绝缘膜102(4)(或者残留的牺牲膜104(4))的距离h3的偏差。以这样的状态制造器件的情况下，在导电膜112之间产生电容量、电阻值等特性的偏差。
对此，像本实施方式那样，通过S201中在绝缘膜102上形成致密的氮化硅层103(n1)，可抑制牺牲膜104的氮化硅层103(n1)、氮化硅层103(n2)的氧化。
进而，S203中，在氮化硅层103(n2)上形成致密的氮化硅层103(n3)，由此可抑制来自正上方的绝缘膜102(例如，氮化硅层103(n3)为牺牲膜104(2)的一部分的情况下，表示与牺牲膜104(2)接触的绝缘膜102(3)。)的氧成分移动。因此，可抑制牺牲膜104、尤其是氮化硅层103(n2)的氧化。需要说明的是，致密的氮化层与氮化硅层103(n1)同样，为键合度高的氮化层。即，表示键合度比氮化硅层103(n2)高的状态。
此外，本实施方式中，虽然是将牺牲膜104分成3个层而形成的，但为3层以上的层也可。
此外，本实施方式中，利用绝缘膜与牺牲膜的热膨胀率差对引起半导体器件的破坏的例子进行说明，但并不限定于此。例如，形成图5所示的孔106时，由于绝缘膜或牺牲膜的膜应力的问题，可能引起半导体器件的破坏。然而，像上述的实施方式那样通过降低绝缘膜的膜应力、或者降低牺牲膜的膜应力，可防止形成孔106时的半导体器件的破坏。
此外，本实施方式中的S201、S202、S203中，各自形成牺牲膜时，是将二种气体同时供给至处理室而形成的，但并不限定于此，例如，也可进行交替地供给气体的交替供给处理，在绝缘膜102上形成膜。具体而言，也可以为下述方式：在绝缘膜102上供给HCDS气体从而形成以硅为主的层，之后供给氨而进行分解，从而使以硅为主的层反应，形成SiN层。更好的是，也可在寻求致密的膜的S201中进行上述的交替供给处理，在寻求高成膜率的S202中像上述实施例那样将气体同时供给至处理室来形成。此处，也可使HCDS气体、NH3气体的任一者或二者活化，促进反应。
此外，本实施方式中，将低频电源用作离子控制部251的构成之一，但只要可吸引离子成分则并不限定于此，例如也可以为高频电源。然而，在各电源的性质上，与高频电源相比，低频电源可以控制使得离子较大地移动，因此使用低频电源是理想的。
需要说明的是，虽然图4等中交替地形成了8层绝缘膜102和牺牲膜104，但并不限定于此，也可以为比8层多的层。由于越增加层越容易受到应力的影响，据此本实施方式中说明的技术是更有效的。

Claims (21)

1.半导体器件的制造方法，其包括下述工序：
在形成有绝缘膜的衬底被载置于处理室内的衬底载置部的状态下，向所述处理室供给处理气体的工序；
从等离子体生成部向所述处理室供给第一电力从而进行等离子体生成，并在所述绝缘膜上形成第一氮化硅层的工序；和
以与所述等离子体生成并行的方式从离子控制部向所述处理室供给第二电力，从而在所述第一氮化硅层上形成比所述第一氮化硅层应力低的第二氮化硅层的工序。
2.如权利要求1所述的半导体器件的制造方法，其中，形成所述第一氮化硅层的工序中，所述等离子体生成部向所述处理室供给高频电力，形成所述第二氮化硅层的工序中，所述等离子体生成部向所述处理室供给高频电力，并且所述离子控制部向所述处理室供给低频电力。
3.如权利要求2所述的半导体器件的制造方法，其中，形成所述第二氮化硅层的工序之后，在从所述等离子体生成部供给了所述第一电力的状态下，停止来自所述离子控制部的第二电力的供给，在所述第二氮化硅层上形成第三氮化硅层。
4.如权利要求3所述的半导体器件的制造方法，其中，所述离子控制部具有低频电源，所述低频电源被构成为以脉冲状供给低频电力。
5.如权利要求4所述的半导体器件的制造方法，其中，所述处理气体包含氩。
6.如权利要求5所述的半导体器件的制造方法，其中，形成所述第一氮化硅层时的所述第一电力的大小比形成所述第二氮化硅层时的高频的电力大。
7.如权利要求3所述的半导体器件的制造方法，其中，所述处理气体包含氩。
8.如权利要求2所述的半导体器件的制造方法，其中，所述离子控制部具有低频电源，所述低频电源被构成为以脉冲状供给低频电力。
9.如权利要求8所述的半导体器件的制造方法，其中，所述处理气体包含氩。
10.如权利要求2所述的半导体器件的制造方法，其中，所述处理气体包含氩。
11.如权利要求1所述的半导体器件的制造方法，其中，形成所述第二氮化硅层的工序之后，在从所述等离子体生成部供给了所述第一电力的状态下，停止来自所述离子控制部的第二电力的供给，在所述第二氮化硅层上形成第三氮化硅层。
12.如权利要求11所述的半导体器件的制造方法，其中，所述离子控制部具有低频电源，所述低频电源被构成为以脉冲状供给低频电力。
13.如权利要求12所述的半导体器件的制造方法，其中，所述处理气体包含氩。
14.如权利要求11所述的半导体器件的制造方法，其中，所述处理气体包含氩。
15.如权利要求1所述的半导体器件的制造方法，其中，所述离子控制部具有低频电源，所述低频电源被构成为以脉冲状供给低频电力。
16.如权利要求15所述的半导体器件的制造方法，其中，所述处理气体包含氩。
17.如权利要求1所述的半导体器件的制造方法，其中，所述处理气体包含氩。
18.如权利要求17所述的半导体器件的制造方法，其中，形成所述第一氮化硅层时的所述第一电力的大小比形成所述第二氮化硅层时的高频的电力大。
19.如权利要求1所述的半导体器件的制造方法，其中，形成所述第一氮化硅层时的所述第一电力的大小比形成所述第二氮化硅层时的高频的电力大。
20.衬底处理装置，其具有：
衬底载置部，所述衬底载置部载置形成有绝缘膜的衬底；
处理室，在所述处理室对所述衬底进行处理；
处理气体供给部，所述处理气体供给部向所述处理室供给处理气体；
等离子体生成部，所述等离子体生成部在所述处理室生成等离子体；
离子控制部，所述离子控制部将所述生成的等离子体的离子成分供给至所述衬底；和
控制部，所述控制部进行控制，以使得：
在所述形成有绝缘膜的衬底被载置于所述衬底载置部的状态下，向所述处理室供给处理气体，
从等离子体生成部向所述处理室供给第一电力，从而进行等离子体生成，并在所述绝缘膜上形成第一氮化硅层，
以与所述等离子体生成并行的方式从离子控制部向所述处理室供给第二电力，从而在所述第一氮化硅层上形成比所述第一氮化硅层应力低的第二氮化硅层。
21.存储介质，存储有利用计算机使衬底处理装置执行如下步骤的程序：
在形成有绝缘膜的衬底被载置于处理室内的衬底载置部的状态下，向所述处理室供给处理气体的步骤；
从等离子体生成部向所述处理室供给第一电力从而进行等离子体生成，并在所述绝缘膜上形成第一氮化硅层的步骤；和
以与所述等离子体生成并行的方式从离子控制部向所述处理室供给第二电力，从而在所述第一氮化硅层上形成比所述第一氮化硅层应力低的第二氮化硅层的步骤。
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