KR101946723B1 - 반도체 장치의 제조 방법, 기판 처리 장치 및 기억 매체 - Google Patents

반도체 장치의 제조 방법, 기판 처리 장치 및 기억 매체 Download PDF

Info

Publication number
KR101946723B1
KR101946723B1 KR1020170106890A KR20170106890A KR101946723B1 KR 101946723 B1 KR101946723 B1 KR 101946723B1 KR 1020170106890 A KR1020170106890 A KR 1020170106890A KR 20170106890 A KR20170106890 A KR 20170106890A KR 101946723 B1 KR101946723 B1 KR 101946723B1
Authority
KR
South Korea
Prior art keywords
silicon nitride
nitride layer
insulating film
film
processing chamber
Prior art date
Application number
KR1020170106890A
Other languages
English (en)
Other versions
KR20180094767A (ko
Inventor
사토시 시마모토
히로시 아시하라
가즈유키 도요다
나오후미 오하시
Original Assignee
가부시키가이샤 코쿠사이 엘렉트릭
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 코쿠사이 엘렉트릭 filed Critical 가부시키가이샤 코쿠사이 엘렉트릭
Publication of KR20180094767A publication Critical patent/KR20180094767A/ko
Application granted granted Critical
Publication of KR101946723B1 publication Critical patent/KR101946723B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • C—CHEMISTRY; METALLURGY
    • C01—INORGANIC CHEMISTRY
    • C01B—NON-METALLIC ELEMENTS; COMPOUNDS THEREOF; METALLOIDS OR COMPOUNDS THEREOF NOT COVERED BY SUBCLASS C01C
    • C01B21/00—Nitrogen; Compounds thereof
    • C01B21/06—Binary compounds of nitrogen with metals, with silicon, or with boron, or with carbon, i.e. nitrides; Compounds of nitrogen with more than one metal, silicon or boron
    • C01B21/068—Binary compounds of nitrogen with metals, with silicon, or with boron, or with carbon, i.e. nitrides; Compounds of nitrogen with more than one metal, silicon or boron with silicon
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • C23C16/345—Silicon nitride
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • C23C16/515—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using pulsed discharges
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L27/11521—
    • H01L27/11551—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Organic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Ceramic Engineering (AREA)
  • Formation Of Insulating Films (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

본 발명은, 삼차원 구조의 플래시 메모리에 있어서도, 양호한 특성의 반도체 장치를 형성 가능하게 한다. 상기 과제를 해결하기 위해서, 절연막이 형성된 기판이 처리실 내의 기판 적재부에 적재된 상태에서, 처리 가스를 상기 처리실에 공급하고, 플라스마 생성부로부터 상기 처리실에 제1 전력을 공급해서 플라스마 생성하여, 상기 절연막 상에 제1 실리콘 질화층을 형성하고, 상기 플라스마 생성과 병행해서 이온 제어부로부터 상기 처리실에 제2 전력을 공급하여, 상기 제1 실리콘 질화층 상에 상기 제1 실리콘 질화층보다도 응력이 낮은 제2 실리콘 질화층을 형성하는 기술을 제공한다.

Description

반도체 장치의 제조 방법, 기판 처리 장치 및 기억 매체{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE, SUBSTRATE PROCESSING APPARATUS AND STORAGE MEDIUM}
본 발명은, 반도체 장치의 제조 방법, 기판 처리 장치 및 기억 매체에 관한 것이다.
최근 들어, 반도체 장치는 고집적화의 경향이 있다. 그것을 실현하는 방법의 하나로서, 전극 등을 3차원적으로 배열하는 삼차원 구조가 제안되어 있다. 이러한 반도체 장치는, 예를 들어 특허문헌 1에 개시되어 있다.
일본 특허 공개 제2015-50466
플래시 메모리의 삼차원 구조를 형성하는 과정에서는, 절연막과 희생막을 교대로 적층할 필요가 있다. 그런데, 절연막과 희생막과의 열팽창률의 차이 등의 이유로, 실리콘 웨이퍼에 스트레스가 가해져, 형성하는 과정에서 적층막이 파괴되는 현상이 있다. 이러한 현상이 반도체 장치의 특성의 저하로 이어질 우려가 있다.
따라서 본 발명은, 삼차원 구조의 플래시 메모리에 있어서도, 양호한 특성의 반도체 장치를 형성 가능한 기술을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해서, 절연막이 형성된 기판이 처리실 내의 기판 적재부에 적재된 상태에서, 처리 가스를 상기 처리실에 공급하고, 플라스마 생성부로부터 상기 처리실에 제1 전력을 공급해서 플라스마 생성하여, 상기 절연막 상에 제1 실리콘 질화층을 형성하고, 상기 플라스마 생성과 병행해서 이온 제어부로부터 상기 처리실에 제2 전력을 공급하여, 상기 제1 실리콘 질화층 상에 상기 제1 실리콘 질화층보다도 응력이 낮은 제2 실리콘 질화층을 형성하는 기술을 제공한다.
본 발명에 따른 기술에 의하면, 삼차원 구조의 플래시 메모리에 있어서도, 양호한 특성의 반도체 장치를 형성 가능한 기술을 제공할 수 있다.
도 1은 실시 형태에 따른 반도체 장치의 제조 플로우를 설명하는 설명도이다.
도 2는 실시 형태에 따른 웨이퍼의 처리 상태를 설명하는 설명도이다.
도 3은 실시 형태에 따른 웨이퍼의 처리 상태를 설명하는 설명도이다.
도 4는 실시 형태에 따른 웨이퍼의 처리 상태를 설명하는 설명도이다.
도 5는 실시 형태에 따른 웨이퍼의 처리 상태를 설명하는 설명도이다.
도 6은 실시 형태에 따른 웨이퍼의 처리 상태를 설명하는 설명도이다.
도 7은 실시 형태에 따른 웨이퍼의 처리 상태를 설명하는 설명도이다.
도 8은 실시 형태에 따른 웨이퍼의 처리 상태를 설명하는 설명도이다.
도 9는 실시 형태에 따른 기판 처리 장치를 설명하는 설명도이다.
도 10은 실시 형태에 따른 기판 처리 장치를 설명하는 설명도이다.
도 11은 실시 형태에 따른 기판 처리 장치를 설명하는 설명도이다.
도 12는 실시 형태에 따른 기판 처리 장치의 동작을 설명하는 타이밍 차트이다.
도 13은 실시 형태에 따른 웨이퍼의 처리 상태를 설명하는 설명도이다.
도 14는 비교예에 관한 웨이퍼의 처리 상태를 설명하는 설명도이다.
도 15는 비교예에 관한 웨이퍼의 처리 상태를 설명하는 설명도이다.
(제1 실시 형태)
이하에 본 발명의 실시 형태에 대해서 설명한다.
도 1을 사용하여, 반도체 장치의 제조 공정의 일 공정을 설명한다. 이 공정에서는, 전극을 3차원적으로 구성한 삼차원 구조의 반도체 장치를 형성한다. 이 반도체 장치는, 도 8에 기재한 바와 같이, 기판으로서의 웨이퍼(100) 상에 절연막(102)과 전극(112)을 교대로 적층하는 적층 구조를 갖는다. 이하에 구체적인 플로우를 설명한다.
(S102)
제1 절연막 형성 공정 S102에 대해서, 도 2를 사용해서 설명한다. 도 2는, 웨이퍼(100)에 형성하는 절연막(102)을 설명한 도이다. 웨이퍼(100)는, 공통 소스 라인(CSL, Common Source Line)(101)이 형성되어 있다. 절연막(102)은, 제1 절연막이라고도 칭한다.
여기에서는 웨이퍼(100) 상에 절연막(102)을 형성한다. 절연막(102)은, 실리콘 산화(SiO)막으로 구성된다. 절연막(102)은, 웨이퍼(100)를 소정 온도로 가열함과 함께, 실리콘 성분을 주성분으로 하는 실리콘 함유 가스와 산소 성분을 주성분으로 하는 산소 함유 가스를 웨이퍼(100) 상에 공급해서 형성한다. 이 처리는, 일반적인 장치로 구성되는 산화막 형성 장치에서 행한다.
(S104)
희생막 형성 공정 S104에 대해서, 도 3을 사용해서 설명한다. 여기에서는 절연막(102) 상에 희생막(104)을 형성한다. 희생막(104)은, 후술하는 희생막 제거 공정 S114에서 제거되는 것이며, 절연막(102)에 대하여 에칭의 선택성을 갖는 것이다. 에칭의 선택성을 갖는다는 것은, 에칭액에 노출되었을 때, 희생막은 에칭되기 쉽고, 절연막은 에칭되기 어려운 성질을 나타낸다.
희생막(104)은, 예를 들어 실리콘 질화(SiN)막으로 구성된다. 희생막(104)은, 웨이퍼(100)를 소정 온도로 가열함과 함께, 실리콘 성분을 주성분으로 하는 실리콘 함유 가스와 질소 성분을 주성분으로 하는 질소 함유 가스를 웨이퍼(100) 상에 공급해서 형성한다. 실리콘 함유 가스는, 후술하는 바와 같이 예를 들어 염소 등의 불순물을 포함한다. 상세는 후술한다. 그런데, 형성 메커니즘의 차이에 의해, 희생막 형성 공정 S104에서의 웨이퍼(100)의 가열 온도는, 절연막 형성 공정 S102와 상이하다. 본 공정에서 사용하는 실리콘 함유 가스와 질소 함유 가스를 통합해서 희생막 형성 가스, 또는 간단히 처리 가스라 칭한다.
희생막(104)을 형성할 때는, 희생막(104)의 막응력을 절연막(102)의 막응력에 가까워 지도록 처리한다.
이하에, 막응력을 가깝게 하는 이유에 대해서, 비교예인 도 15를 사용해서 설명한다. 도 15에서는, 희생막을 희생막(120)으로 하고, 막응력을 절연막(102)에 가깝게 하지 않는 경우의 예를 나타낸다. 즉, 본 공정을 행하지 않고, 절연막(102)과 희생막(120)을 교대로 적층한 것이다. 절연막(102)은, 하방에서부터 순서대로 절연막(102)(1), 절연막(102)(2), …, 절연막(102)(8)이 구성되어 있다. 또한, 희생막(120)은, 하방에서부터 순서대로 희생막(120)(1), 희생막(120)(2), …, 희생막(120)(8)이 구성되어 있다. 상술한 바와 같이, 절연막(102)은, 웨이퍼(100)를 소정 온도로 가열함과 함께, 실리콘 함유 가스와 산소 함유 가스를 웨이퍼(100) 상에 공급해서 형성한다. 또한, 희생막(120)은, 웨이퍼(100)를, 절연막(102)과는 상이한 소정 온도로 가열함과 함께, 실리콘 함유 가스와 질소 함유 가스를 웨이퍼(100) 상에 공급해서 형성한다.
그런데, 일반적으로, SiO막은 압축 응력이 높고, SiN막은 인장 응력이 높은 것으로 알려져 있다. 즉, SiO막과 SiN막은, 막응력에 대해서 반대의 특성을 갖는다. 이러한 응력의 성질은, 막이 가열된 경우에 현저해진다.
도 15에서는, SiO막으로 구성되는 절연막(102)의 형성과 SiN막으로 구성되는 희생막(120)의 형성을 반복해서 형성하는데, 일부의 막에서는 절연막(102)과 희생막(120)이 동시에 존재한 상태에서 웨이퍼(100)를 가열 처리한다. 따라서 절연막(102)과 희생막(120)과의 사이에서의 응력 차가 현저해져, 예를 들어 절연막(102)과 희생막(120)과의 사이에서 막 박리 등이 발생하고, 그것이 반도체 장치의 파괴나 수율의 저하, 특성의 열화로 이어질 우려가 있다.
희생막(120)(5)을 형성할 때, 웨이퍼(100)를, SiN막을 형성하는 온도로 가열한다. 그때, 희생막(120)(5)보다도 하방에 형성된 절연막(102)(1)부터 절연막(102)(5)은 압축 응력이 높아지고, 희생막(120)(1)부터 희생막(120)(4)은 인장 응력이 높아진다. 따라서, 절연막(102)과 희생막(120)과의 사이에서 응력 차가 발생한다. 그 응력 차는 반도체 장치의 파괴 등으로 이어질 우려가 있다.
이러한 응력 차를 저감하기 위해서, 본 공정에서 희생막(104)의 막응력을 절연막(102)의 막응력에 가까워 지도록 처리한다. 이 처리 방법의 상세는 후술한다.
(S106)
여기에서는, 상술한 제1 절연막 형성 공정 S102부터 희생막 형성 공정 S104의 조합이 소정 횟수 실시되었는지 여부를 판단한다. 즉, 도 4에서의 절연막(102)과 희생막(104)의 조합이 소정수 적층되었는지 여부를 판단한다. 본 실시 형태에서는, 예를 들어 8층으로 해서, 절연막(102)을 8층(절연막(102)(1)부터 절연막(102)(8)), 희생막(104)을 8층(희생막(104)(1)부터 희생막(104)(8))을 교대로 형성한다. 또한, 희생막(104)은, 하방에서부터 순서대로, 희생막(104)(1), 희생막(104)(2), …, 희생막(104)(8)이 구성된다.
소정 횟수 실시하지 않았다고 판단되면, 「NO」를 선택하고, 제1 절연막 형성 공정 S102로 이행한다. 소정 횟수 실시했다고 판단되면, 즉 소정층수 형성되었다고 판단되면, 「예」를 선택하고, 제2 절연막 형성 공정 S108로 이행한다. 또한, 여기에서는 절연막(102)과 희생막(104)을 8층씩 형성한 예를 설명했지만, 거기에 한정하는 것은 아니며, 9층 이상이어도 된다.
(S108)
계속해서 제2 절연막 형성 공정 S108에 대해서 설명한다. 여기에서는 도 4에 기재된 절연막(105)을 형성한다. 절연막(105)은 절연막(102)과 마찬가지의 방법으로 형성하는 것이며, 가장 위의 희생막(104) 상에 형성한다.
(S110)
계속해서 도 5를 사용하여, 홀 형성 공정 S110을 설명한다. 도 5의 (a)는 도 4와 마찬가지의 측면에서 본 도이며, 도 5의 (b)는 도 5의 (a)의 구성을 상방에서 본 도이다. 또한, 도 5의 (b)에서의 α-α'에서의 단면도가 도 5의 (a)에 상당한다.
여기에서는, 절연막(102, 105)과 희생막(104)의 적층 구조에 대하여, 홀(106)을 형성한다. 도 5의 (a)에 기재한 바와 같이, 홀(106)은 CSL(101)을 노출시키도록 형성된다. 홀(106)은, 도 5의 (b)에 기재한 바와 같이 절연막(105)의 면 내에 복수 형성된다.
(S112)
계속해서, 도 6을 사용해서 홀 충전 공정 S112를 설명한다. 여기에서는, S110에서 형성한 홀(106)의 내측을 적층막(108) 등으로 충전하는 공정이다. 홀(106) 내에는, 외주측에서부터 순서대로 보호막(107), 게이트 전극간 절연막-전하 트랩 막-터널 절연막의 적층막(108), 채널 폴리실리콘막(109), 충전 절연막(110)이 형성된다. 각 막은 통 형상으로 구성된다.
예를 들어, 보호막(107)은 SiO나 메탈 산화막으로 구성되고, 게이트 전극간 절연막-전하 트랩 막-터널 절연막의 적층막(108)은 SiO-SiN-SiO막으로 구성된다. 희생막(104)을 제거할 때 적층막(108)에 대미지가 가해지는 것을 피하기 위해서, 홀(106)의 내벽 표면에, 보호막(107)을 형성해서 보호하고 있다.
(S114)
계속해서, 도 7을 사용해서 희생막 제거 공정 S114를 설명한다. 희생막 제거 공정 S114에서는, 희생막(104)을 습식 에칭으로 제거한다. 제거한 결과, 희생막(104)이 형성되어 있던 위치에 공극(111)이 형성된다. 여기에서는, 하방에서부터 순서대로, 공극(111)(1), 공극(111)(2), …, 공극(111)(8)이 형성된다.
(S116)
계속해서 도 8을 사용해서 도전막 형성 공정 S116을 설명한다. 도전막 형성 공정 S116에서는, 전극이 되는 도전막(112)을 공극(111)에 형성한다. 도전막은 예를 들어 텅스텐 등으로 구성된다. 여기에서는, 도전막(112)은, 하방에서부터 순서대로, 도전막(112)(1), 도전막(112)(2), …, 도전막(112)(8)이 구성된다.
계속해서, 희생막 형성 공정 S104에서 사용하는 기판 처리 장치(200) 및 형성 방법을 설명한다. 기판 처리 장치(200)에 대해서는 도 9, 도 10, 도 11을 사용해서 설명한다. 형성 방법에 대해서는, 도 12, 도 13을 사용해서 설명한다.
(기판 처리 장치)
(처리 용기)
도면 예와 같이, 기판 처리 장치(200)는, 처리 용기(용기)(202)를 구비하고 있다. 용기(202)는, 예를 들어 횡단면이 원형이며 편평한 밀폐 용기로서 구성되어 있다. 또한, 용기(202)는, 예를 들어 알루미늄(Al)이나 스테인리스(SUS) 등의 금속 재료에 의해 구성되어 있다. 용기(202) 내에는, 실리콘 웨이퍼 등의 웨이퍼(100)를 처리하는 처리실(205)과, 웨이퍼(100)를 처리실(205)에 반송할 때 웨이퍼(100)가 통과하는 반송 공간(206)이 형성되어 있다. 용기(202)는, 상부 용기(202a)와 하부 용기(202b)로 구성된다. 상부 용기(202a)와 하부 용기(202b)의 사이에는 구획판(208)이 설치된다. 처리실(205)은, 후술하는 분산판(234), 기판 적재대(212) 등으로 구성되어 있다.
하부 용기(202b)의 측면에는, 게이트 밸브(203)에 인접한 기판 반입출구(204)가 형성되어 있고, 웨이퍼(100)는 기판 반입출구(204)를 통해서 도시하지 않은 반송실과의 사이를 이동한다. 하부 용기(202b)의 저부에는, 리프트 핀(207)이 복수 설치되어 있다.
처리실(205)에는, 웨이퍼(100)를 지지하는 기판 지지부(210)가 배치된다. 기판 지지부(210)는, 웨이퍼(100)를 적재하는 기판 적재면(211)과, 기판 적재면(211)을 표면에 갖는 기판 적재대(212), 기판 적재대(212) 내에 설치된 가열원으로서의 히터(213)와 바이어스 전극(215)을 주로 갖는다. 기판 적재대(212)에는, 리프트 핀(207)이 관통하는 관통 구멍(214)이, 리프트 핀(207)과 대응하는 위치에 각각 형성되어 있다. 히터(213)에는 도시하지 않은 히터 제어부가 접속되어, 컨트롤러(280)의 지시에 의해 원하는 온도로 가열된다.
바이어스 전극(215)에는, 이온 제어부(251)의 일 구성인 제1 전력 공급선(251a)이 전기적으로 접속된다. 제1 전력 공급선(251a)에는, 상류에서부터 순서대로 저주파 전원(251b), 정합기(251c)가 설치된다. 저주파 전원(251b)은 어스(251d)에 접속된다.
또한, 바이어스 전극(215)에는, 플라스마 생성부(252)의 일 구성인 제1 전력 출력선(252e)이 전기적으로 접속된다. 제1 전력 출력선(252e)에는, 고역 통과 필터(high pass filter, 이하, HPF라 칭함)(252f)가 설치된다. 고역 통과 필터(252f)는 어스(252d)에 접속된다.
여기서, 저주파란 예를 들어 1 내지 400KHz 정도를 나타내고, 고주파란 13.56MHz 정도를 나타낸다.
기판 적재대(212)는, 샤프트(217)에 의해 지지된다. 샤프트(217)는, 처리 용기(202)의 저부를 관통하고 있고, 또한 처리 용기(202)의 외부에서 승강부(218)에 접속되어 있다. 샤프트(217)는 처리 용기(202)와 절연되어 있다.
승강부(218)를 작동시켜서 샤프트(217) 및 기판 적재대(212)를 승강시킴으로써, 기판 적재대(212)는, 적재면(211) 상에 적재되는 웨이퍼(100)를 승강시키는 것이 가능하게 되어 있다. 또한, 샤프트(217) 하단부의 주위는 벨로우즈(219)에 의해 덮여 있고, 이에 의해 처리실(205) 내는 기밀하게 유지되어 있다.
기판 적재대(212)는, 웨이퍼(100)의 반송 시에는, 기판 적재면(211)이 기판 반입출구(204)에 대향하는 위치까지 하강하고, 웨이퍼(100)의 처리 시에는, 도 9에서 나타낸 바와 같이, 웨이퍼(100)가 처리실(205) 내의 처리 위치로 될 때까지 상승한다.
처리실(205)의 상부(상류측)에는, 가스 분산 기구로서의 샤워 헤드(230)가 설치되어 있다. 샤워 헤드(230)의 덮개(231)에는 관통 구멍(231a)이 형성된다. 관통 구멍(231a)의 내주에는, 절연체(231c)가 형성된다. 절연체(231c)에는 가스 도입 구멍(231b)이 형성되고, 가스 도입 구멍(231b)은, 공통 가스 공급관(242)과 연통된다. 절연체(231c)는, 공통 가스 공급관(242)과 덮개(231)를 전기적으로 절연한다.
덮개(231)에는, 플라스마 생성부(252)의 일 구성인 제2 전력 공급선(252a)이 접속된다. 제2 전력 공급선(252a)에는, 상류에서부터 순서대로 고주파 전원(252b), 정합기(252c)가 설치된다. 고주파 전원(252b)은 어스(252d)에 접속된다.
또한, 덮개(231)에는, 제1 전력 출력선(251e)이 접속된다. 제1 전력 출력선(251e)에는, 이온 제어부(251)의 일부인 저역 통과 필터(low pass filter, 이하, LPF라 칭함)(251f)가 설치된다. LPF(251f)는, 어스(251d)에 접속된다.
적어도 제1 전력 공급선(251a), 정합기(251c), 제1 전력 출력선(251e)을 통합해서 이온 제어부(251)라 칭한다. 이온 제어부(251)에는, 제1 전원인 저주파 전원(251b), LPF(251f) 중 어느 하나, 또는 이들의 조합을 포함해도 된다.
또한, 적어도 제2 전력 공급선(252a), 정합기(252c), 제1 전력 출력선(252e)을 통합해서 플라스마 생성부(252)라 칭한다. 플라스마 생성부(252)에는, 제2 전원인 고주파 전원(252b), HPF(252f) 중 어느 하나, 또는 이들의 조합을 포함해도 된다.
샤워 헤드(230)는, 가스를 분산시키기 위한 분산 기구로서의 분산판(234)을 구비하고 있다. 이 분산판(234)의 상류측이 버퍼 공간(232)이며, 하류측이 처리실(205)이다. 분산판(234)에는, 복수의 관통 구멍(234a)이 형성되어 있다. 분산판(234)은, 기판 적재면(211)과 대향하도록 배치되어 있다. 분산판(234)은 예를 들어 원반 형상으로 구성된다. 관통 구멍(234a)은, 분산판(234)의 전체면에 걸쳐 형성되어 있다.
상부 용기(202a)는 플랜지를 갖고, 플랜지 상에 절연성의 지지 블록(233)이 적재되어, 고정된다. 지지 블록(233)은 플랜지를 갖고, 플랜지 상에는 분산판(234)이 적재되어, 고정된다. 또한, 덮개(231)는, 지지 블록(233)의 상면에 고정된다. 지지 블록(233)에 의해, 덮개(231)와 상부 용기(202a)가 절연된다.
(가스 공급부)
덮개(231)에 형성된 가스 도입 구멍(231b)과 연통하도록, 덮개(231)에는 공통 가스 공급관(242)이 접속된다. 도 10에 기재된 바와 같이, 공통 가스 공급관(242)에는, 제1 가스 공급관(243a), 제2 가스 공급관(244a), 제3 가스 공급관(245a)이 접속되어 있다.
(제1 가스 공급계)
제1 가스 공급관(243a)에는, 상류 방향에서부터 순서대로, 제1 가스원(243b), 유량 제어기(유량 제어부)인 매스 플로우 컨트롤러(MFC)(243c) 및 개폐 밸브인 밸브(243d)가 설치되어 있다.
제1 가스원(243b)은, 제1 원소를 함유하는 제1 가스(「제1 원소 함유 가스」라고도 칭함)원이다. 제1 원소 함유 가스는, 원료 가스, 즉, 처리 가스의 하나이다. 여기서, 제1 원소는, 실리콘(Si)이다. 즉, 제1 원소 함유 가스는, 실리콘 함유 가스이다. 구체적으로는, 실리콘 함유 가스로서, 디클로로실란(SiH2Cl2. DCS라고도 칭함)이나 헥사클로로디실란(Si2Cl6. HCDS라고도 칭함) 가스가 사용된다.
주로, 제1 가스 공급관(243a), 매스 플로우 컨트롤러(243c), 밸브(243d)에 의해, 제1 가스 공급계(243)(실리콘 함유 가스 공급계라고도 함)가 구성된다.
(제2 가스 공급계)
제2 가스 공급관(244a)에는, 상류 방향에서부터 순서대로, 제2 가스원(244b), 유량 제어기(유량 제어부)인 매스 플로우 컨트롤러(MFC)(244c) 및 개폐 밸브인 밸브(244d)가 설치되어 있다.
제2 가스원(244b)은, 제2 원소를 함유하는 제2 가스(이하, 「제2 원소 함유 가스」라고도 칭함)원이다. 제2 원소 함유 가스는, 처리 가스의 하나이다. 또한, 제2 원소 함유 가스는, 반응 가스로서 생각해도 된다.
여기서, 제2 원소 함유 가스는, 제1 원소와 상이한 제2 원소를 함유한다. 제2 원소로서는, 예를 들어 질소(N)이다. 본 실시 형태에서는, 제2 원소 함유 가스는, 예를 들어 질소 함유 가스인 것으로 한다. 구체적으로는, 질소 함유 가스로서, 암모니아(NH3) 가스가 사용된다.
주로, 제2 가스 공급관(244a), 매스 플로우 컨트롤러(244c), 밸브(244d)에 의해, 제2 가스 공급계(244)(반응 가스 공급계라고도 함)가 구성된다.
제2 가스 공급관(244a)이며, 밸브(244d)의 하류에는, 가스 공급관(247a)이 접속된다. 가스 공급관(247a)에는, 상류에서부터 어시스트 가스원(247b), 매스 플로우 컨트롤러(247c), 밸브(247d)가 설치된다. 어시스트 가스로서는, 예를 들어 아르곤(Ar) 등, 분자 사이즈가 큰 가스가 사용된다. 가스 공급관(247a), 매스 플로우 컨트롤러(247c), 밸브(247d)를 통합해서 어시스트 가스 공급부라 칭한다. 또한, 어시스트 가스 공급부에, 어시스트 가스원(247b)을 포함해도 된다. 또한, 제2 가스 공급계(244)에, 어시스트 가스 공급부를 포함해도 된다.
(제3 가스 공급계)
제3 가스 공급관(245a)에는, 상류 방향에서부터 순서대로, 제3 가스원(245b), 유량 제어기(유량 제어부)인 매스 플로우 컨트롤러(MFC)(245c) 및 개폐 밸브인 밸브(245d)가 설치되어 있다.
제3 가스원(245b)은 불활성 가스원이다. 불활성 가스는, 예를 들어 질소(N2) 가스이다.
주로, 제3 가스 공급관(245a), 매스 플로우 컨트롤러(245c), 밸브(245d)에 의해, 제3 가스 공급계(245)가 구성된다.
불활성 가스원(245b)으로부터 공급되는 불활성 가스는, 기판 처리 공정에서는, 용기(202)나 샤워 헤드(230) 내에 머무른 가스를 퍼지하는 퍼지 가스로서 작용한다.
또한, 제1 가스 공급계, 제2 가스 공급계, 제3 가스 공급계 중 어느 하나, 또는 그 조합을 처리 가스 공급부라 칭한다.
(배기계)
용기(202)의 분위기를 배기하는 배기계를 설명한다. 용기(202)에는, 처리실(205)에 연통하도록, 배기관(262)이 접속된다. 배기관(262)에는, 처리실(205) 내를 소정의 압력으로 제어하는 압력 제어기인 APC(Auto Pressure Controller)(266)가 설치된다. APC(266)는 개방도 조정 가능한 밸브체(도시하지 않음)를 갖고, 컨트롤러(280)로부터의 지시에 따라서 배기관(262)의 컨덕턴스를 조정한다. 또한, 배기관(262)에 있어서 APC(266)의 상류측에는 밸브(267)가 설치된다. 배기관(262)과 밸브(267), APC(266)를 통합해서 배기계라 칭한다.
또한, DP(Dry Pump. 드라이 펌프)(269)가 설치된다. DP(269)는, 배기관(262)을 통해서 처리실(205)의 분위기를 배기한다.
(컨트롤러)
기판 처리 장치(200)는, 기판 처리 장치(200)의 각 부의 동작을 제어하는 컨트롤러(280)를 갖고 있다. 컨트롤러(280)는, 도 11에 기재된 바와 같이, 연산부(CPU)(280a), 일시 기억부(280b), 기억부(280c), I/O 포트(280d)를 적어도 갖는다. 컨트롤러(280)는, I/O 포트(280d)를 통해서 기판 처리 장치(200)의 각 구성에 접속되고, 상위 장치(270)나 사용자의 지시에 따라서 기억부(280c)로부터 프로그램이나 레시피를 호출하고, 그 내용에 따라 이온 제어부(251)나 플라스마 생성부(252) 등의 각 구성의 동작을 제어한다. 송수신 제어는, 예를 들어 연산부(280a) 내의 송수신 지시부(280e)가 행한다. 또한, 컨트롤러(280)는, 전용의 컴퓨터로서 구성해도 되고, 범용의 컴퓨터로서 구성해도 된다. 예를 들어, 상술한 프로그램을 저장한 외부 기억 장치(예를 들어, 자기 테이프, 플렉시블 디스크나 하드 디스크 등의 자기 디스크, CD나 DVD 등의 광디스크, MO 등의 광자기 디스크, USB 메모리(USB Flash Drive)나 메모리 카드 등의 반도체 메모리)(282)를 준비하고, 외부 기억 장치(282)를 사용해서 범용의 컴퓨터에 프로그램을 인스톨함으로써, 본 실시 형태에 따른 컨트롤러(280)를 구성할 수 있다. 또한, 컴퓨터에 프로그램을 공급하기 위한 수단은, 외부 기억 장치(282)를 통해서 공급하는 경우에 한정되지 않는다. 예를 들어, 인터넷이나 전용 회선 등의 통신 수단을 사용해도 되고, 상위 장치(270)로부터 수신부(283)를 통해서 정보를 수신하여, 외부 기억 장치(282)를 통하지 않고 프로그램을 공급하도록 해도 된다. 또한, 키보드나 터치 패널 등의 입출력 장치(281)를 사용하여, 컨트롤러(280)에 지시를 해도 된다.
또한, 기억부(280c)나 외부 기억 장치(282)는, 비일시적 컴퓨터 판독 가능한 기록 매체로서 구성된다. 이하, 이들을 총칭하여, 간단히 기록 매체라고도 한다. 또한, 본 명세서에서 기록 매체라는 말을 사용한 경우에는, 기억부(280c) 단체만을 포함하는 경우, 외부 기억 장치(282) 단체만을 포함하는 경우, 또는 그 양쪽을 포함하는 경우가 있다.
계속해서, 도 1에서의 희생막 형성 공정 S104의 상세에 대해서 설명한다.
(희생막 형성 공정 S104)
이하, 제1 처리 가스로서 HCDS 가스를 사용하고, 제2 처리 가스로서 암모니아(NH3) 가스를 사용하여, 희생막(104)을 형성하는 예에 대해서 설명한다. 희생막은, 실리콘 질화막(SiN막)으로 구성된다.
용기(202) 내에 절연막(102)이 형성된 웨이퍼(100)를 반입하면, 게이트 밸브(203)를 폐쇄해서 용기(202) 내를 밀폐한다. 그 후, 기판 적재대(212)를 상승시킴으로써, 기판 적재대(212)에 설치된 기판 적재면(211) 상에 웨이퍼(100)를 적재시킨다. 또한 기판 적재대(212)를 상승시킴으로써, 상술한 처리실(205) 내의 처리 위치(기판 처리 포지션)까지 웨이퍼(100)를 상승시킨다.
웨이퍼(100)를 기판 적재대(212) 상에 적재할 때는, 기판 적재대(212)의 내부에 매립된 히터(213)에 전력을 공급하여, 웨이퍼(100)의 표면이 소정의 온도가 되도록 제어된다. 웨이퍼(100)의 온도는, 예를 들어 실온 이상 800℃ 이하이며, 바람직하게는 실온 이상이며 700℃ 이하이다. 이때, 히터(213)의 온도는, 도시하지 않은 온도 센서에 의해 검출된 온도 정보에 기초하여 컨트롤러(280)가 제어값을 추출하고, 도시하지 않은 온도 제어부에 의해 히터(213)에의 통전 상태를 제어함으로써 조정된다.
계속해서, 가스 공급부, 이온 제어부(251), 플라스마 생성부(252) 각각의 동작과 관련하여, 도 12에 기재된 타이밍 차트를 사용해서 설명한다. 또한, 도 13을 사용하여, 도 12에서의 동작 타이밍과 기판의 처리 상태와의 관계를 설명한다.
또한, 도 12에서는, 각 부품이 가동하고 있는 상태를 음영 부분으로 나타낸다. 예를 들어, 제1 가스 공급계(243)에서 음영 부분으로 되어 있는 곳에서는, 제1 가스 공급계(243)의 매스 플로우 컨트롤러(243c) 등을 제어하여, 처리실(205)에 제1 가스를 공급하는 것을 나타낸다. 제2 가스 공급계(244)는, 제2 가스 공급계(244)의 매스 플로우 컨트롤러(244c) 등을 제어하여, 처리실(205)에 제2 가스를 공급하는 것을 나타낸다. 제3 가스 공급계(245)에서는 제3 가스 공급계(245)의 매스 플로우 컨트롤러(245c) 등을 제어하여, 처리실(205)에 불활성 가스를 공급하는 것을 나타낸다. 고주파 전원(252b)에서 음영 부분으로 되어 있는 곳에서는, 고주파 전원(252b)을 가동시켜, 처리실(205)에 고주파 전력을 공급하고 있는 상태를 나타낸다. 저주파 전원(251b)에서 음영 부분으로 되어 있는 곳에서는, 저주파 전원(251b)을 가동시켜, 처리실(205)에 저주파 전력을 공급하고 있는 상태를 나타낸다. 또한, 고주파 전원(252b)을 가동시키는 상태를 플라스마 생성부가 가동시키는 상태로 하고, 저주파 전원(251b)이 가동하는 상태를 이온 제어부가 가동하는 상태라고도 칭한다. 본 실시 형태에서는, 고주파 전력을 제1 전력이라고도 칭하고, 저주파 전력을 제2 전력이라고도 칭한다.
도 13은 웨이퍼(100)의 처리 상태를 설명하는 도면이다. (a)는 도 3과 동일 내용의 도이며, (b)는 (a)의 일부분을 확대한 도이다. 구체적으로는, 절연막(102)과 희생막(104)의 일부를 확대한 도이다. 또한, (b)에서의 실리콘 질화층(103)(n1), 실리콘 질화층(103)(n2), 실리콘 질화층(103)(n3)은 희생막(104)을 구성하는 층을 나타낸 것이다. 즉, 희생막(104)은, 복수의 실리콘 질화층(103)으로 구성된다. 또한, 여기에서는 3층을 사용해서 설명했지만, 그것에 한정하는 것은 아니다. 실리콘 질화층(103)(n)은 제1 실리콘 질화층, 실리콘 질화층(103)(n2)은 제2 실리콘 질화층, 실리콘 질화층(103)(n3)은 제3 실리콘 질화층이라고도 칭한다.
그런데 예를 들어 HCDS 가스와 플라스마 상태의 NH3 가스를 사용해서 희생막(104)을 형성하는 경우, 처리실(205)에서는, 분해된 HCDS 가스와 플라스마 상태의 NH3 가스가 존재한다. 즉, 처리실(205)에는 Si, 염소(Cl), 질소(N), 수소(H)의 각 성분이 혼합한 상태로 존재한다. 이 중에서, 주로 Si와 질소가 결합함으로써, SiN막으로 구성되는 희생막(104)이 형성된다.
희생막(104)을 형성할 때, 처리실(205) 내에는 주성분인 Si와 N 외에, 불순물로서의 염소(Cl), 수소(H)의 각 성분이 동시에 존재한다. 따라서, SiN막이 형성되는 과정에서는, Si가 Cl이나 H와 결합하거나, Si와 결합한 N이 Cl이나 H와 결합하거나 한다. 이들은 SiN막 내에 들어간다. 발명자에 의한 예의 연구의 결과, 불순물과의 결합이 인장 응력의 한 요인인 것을 알아내었다.
상술한 바와 같이, 희생막(104)의 인장 응력은 절연막(102)과의 응력 차로 이어지는 것이다. 따라서 본 실시 형태에서는, 희생막(104)을 형성할 때, 인장 응력을 절연막(102)의 막응력에 가까워 지도록 한다. 구체적으로는, 도 13과 같이, 적어도 얇은 실리콘 질화층(103)(n1)과 두꺼운 실리콘 질화층(103)(n2)을 형성함과 함께, 응력에 대하여 지배적인 실리콘 질화층(103)(n2)의 인장 응력을 절연막(102)의 막응력에 가깝게 한다.
이하에 구체적 내용을 설명한다.
(S201)
여기에서는, 절연막(102)과 접촉하는 면에, 실리콘 질화층(103)(n1)을 형성한다. 웨이퍼(100)가 소정의 온도로 유지되면, 제1 가스 공급계(243)로부터 HCDS 가스를 처리실(205)에 공급함과 함께, 제2 가스 공급계(244)로부터 NH3 가스를 공급한다.
이어서, 처리실(205) 내가 소정의 압력에 도달하면, 플라스마 생성부(252)는 처리실(205) 내에 고주파의 공급을 개시한다. 구체적으로는, 고주파 전원(252b)을 가동시켜, 전력을 공급한다. 처리실(205) 내의 처리 가스의 일부가 전리해서 플라스마 상태로 된다. 플라스마 상태로 된 HCDS 가스와 NH3 가스는 서로 처리실(205) 내에서 반응하여, 절연막(102) 상에 공급된다.
고주파의 공급 개시부터 소정 시간 경과하면, 도 13에 기재된 바와 같이, 절연막(102) 상에 반응물이 퇴적되어, 치밀한 실리콘 질화층(103)(n1)이 형성된다. 실리콘 질화층(103)(n1)은 제1 실리콘 질화층이라고도 칭한다.
실리콘 질화층(103)(n1)은, 희생막의 응력에 영향이 없을 정도의 두께로 하고, 적어도 실리콘 질화층(103)(n2)보다도 얇은 막이다.
(S202)
소정 시간 경과하여, 실리콘 질화층(103)(n1)이 형성되면, 플라스마 생성부(252)로부터의 고주파 공급을 유지하면서, 이온 제어부(251)는 저주파 전원(251b)을 가동시켜, 처리실(205) 내에 저주파의 공급을 개시한다.
처리 가스는, 고주파에 의해 고밀도의 플라스마 상태로 됨과 함께, 저주파에 의해 플라스마 중의 이온이 웨이퍼(100)에 조사된다.
플라스마 상태로 된 가스 중, 주로 Si와 질소가 결합해서 절연막(102) 상에 공급됨으로써, 실리콘 질화층(103)(n2)이 형성된다. 그것과 병행하여, 불순물 결합이, 처리실(205) 내에 발생한다. 이 불순물 결합은, 실리콘 질화층(103)(n2) 내에 도입될 우려가 있다. 또한, 불순물 결합에는, 예를 들어 Si와 Cl이 결합한 Si-Cl 결합, Si와 H가 결합한 Si-H 결합, Si-N과 Cl이 결합한 Si-NCl 결합, Si-N과 H가 결합한 Si-NH 결합 등의 적어도 어느 하나를 갖는다.
그러나, 본 공정에서는, 저주파에 의해, 질소 등의 이온 성분이 형성 과정의 실리콘 질화층(103)(n2) 중의, 불순물 결합 등에 공급되어, 결합을 절단한다. 이들 결합이 절단됨으로써, 압축성의 응력을 갖는 실리콘 질화층(103)(n2)이 형성된다.
나아가, 고주파에 의해 고밀도의 플라스마 상태로 되고, 또한 저주파에 의해 질소 이온이 웨이퍼(100)에 조사되므로, S201과 같은 고주파만에 비해서 막 형성 레이트를 높일 수 있다. 따라서, 실리콘 질화층(103)(n2)을 조기에 형성하는 것이 가능하게 된다.
또한, 보다 바람직하게는, S202에서는, 처리 가스에 아르곤(Ar) 등의 불순물 결합의 절단을 어시스트하는 어시스트 가스를 포함해도 된다. Ar은 질소에 비해 분자 사이즈가 크기 때문에, 실리콘 질화층(103)(n2)을 형성할 때 발생한 불순물 결합의 결합부의 절단을 촉진할 수 있다. 이때, 응력을 조정하기 위해서, 아르곤의 공급량을 조정해도 된다. 조정할 때는, 매스 플로우 컨트롤러(247c)나 밸브(247d)를 조정한다. 예를 들어, 응력을 낮게 하는 경우에는 아르곤의 공급량을 증가시키고, 응력을 높게 하는 경우에는 아르곤의 공급량을 줄이도록 조정한다.
이와 같이 하여, 불순물과의 결합을 절단함으로써, 실리콘 질화층(103)(n2)의 막응력인 인장 응력을 저감시킨다.
그런데, 본 공정에서는 불순물과의 결합뿐만 아니라, Si-N 결합도 절단할 가능성이 있다. 가령 절단되면, 막 밀도가 저하되거나, 에칭 레이트가 높아지거나 하는 등, 막질이 나빠질 것으로 생각된다. 그러나, 도 7에 기재된 바와 같이, 희생막(104)은 후속하는 희생막 제거 공정 S114에서 제거되므로, 막질이 나빠져도 문제가 없다.
더욱 바람직하게는, 저주파의 공급은, 펄스 형상으로 공급하는 것이 바람직하다. 이것은, 저주파를 계속해서 가함으로써, 질소 등의 고에너지의 이온이나 전자가 웨이퍼(100)에 항상 충돌해서 반응이 일어나기 때문에, 실리콘 질화층(103)(n2)의 온도가 급격하게 상승하여, 다른 막에 영향을 미칠 가능성이 있기 때문이다. 펄스 형상으로 공급함으로써, 항상 반응하는 것을 방지하여, 실리콘 질화층(103)(n2)의 온도 상승을 억제할 수 있다.
또한, S202와 같이 적어도 저주파를 공급할 때는, 고주파 전원(252b)으로부터 공급하는 고주파의 전력을 S201보다도 크게 하는 것이 바람직하다. 전력을 크게 함으로써, 분해를 촉진할 수 있으므로, 막 형성 레이트를 더욱 향상시킬 수 있으므로, 더 빠르게 실리콘 질화층(103)(n2)을 형성할 수 있다.
또한, 도 13에서는, 절연막(102)의 제1층 상에 희생막(104)을 형성하는 예를 사용해서 설명했지만, 이것에 한정하는 것은 아니며, 제2층 이상이어도 된다. 예를 들어, 도 6에서의 희생막((104)(5), (104)(7)) 등에서 본 공정을 사용해도 된다.
(S203)
S202에서 소정 시간 경과하면, 플라스마 생성부(252)는 고주파의 공급을 유지하면서, 이온 제어부(251)는 저주파의 공급을 정지한다. 고주파에 의해 플라스마 상태로 된 처리 가스는, 실리콘 질화층(103)(n2) 상에 실리콘 질화층(103)(n3)을 형성한다. 실리콘 질화층(103)(n3)은, 실리콘 질화층(103)(n1)과 마찬가지의 성질이며, 희생막의 응력에 영향이 없을 정도의 두께로 하고, 적어도 실리콘 질화층(103)(n2)보다도 얇은 막이며, 응력이 낮은 막으로 한다. 또한, 실리콘 질화층(103)(n3)의 상부에는, 도 4에 기재된 바와 같이, 절연막(102)이 형성된다.
(S204)
S203에서 소정 시간 경과하면, 처리 가스의 공급, 고주파 전력의 공급을 정지함과 함께, 제3 가스 공급계로부터 불활성 가스를 공급하여, 처리실의 분위기를 배기한다. 배기 후, 웨이퍼(100)는 반출되어, 도시하지 않은 절연막 형성 장치에 이동되고, 희생막(104) 상에 절연막(102)이 형성된다.
이와 같이, 실리콘 질화층(103)(n2)의 압축 응력을 저감시킨 희생막(104)을 형성함으로써, 도 4 내지 도 6과 같이 절연막(102)과 희생막(104)을 교대로 적층했다고 해도, 응력 차 등에 기인하는 반도체 장치의 파괴나 수율의 저하를 억제할 수 있다.
그런데, 실리콘 질화층(103)(n1), 실리콘 질화층(103)(n2), 실리콘 질화층(103)(n3)으로 구성되는 희생막(104)은, 도 6에 기재된 바와 같이, 상하에 절연막(102)이 구성된다.
절연막(102)에는 산소 성분이 혼입되어 있어, 웨이퍼(100)를 가열한 경우, 산소 성분이 이동할 것으로 생각된다. 특히 실리콘 질화층(103)(n2)과 같이 결합을 절단한 막에 대해서는, 이동한 산소 성분이 침투하기 쉬울 것으로 생각된다.
그래서, 본 실시 형태에서는, 하방의 절연막(102)과 실리콘 질화층(103)(n2)의 사이에, 치밀한 질화층인 실리콘 질화층(103)(n1)을 형성한다. 여기서, 치밀한 질화층이란 결합도가 높은 질화층을 말한다. 결합도가 높다는 것은, 주요 성분인 Si와 N의 결합이나, 불순물 결합이 많은 상태를 나타낸다. 즉, 실리콘 질화층(103)(n2)보다도 결합도가 높은 상태를 나타낸다. 이러한 경우, 실리콘 질화층(103)(n1)이 벽으로 되기 때문에, 실리콘 질화층(103)(n1) 하방에 형성된 절연막(102)의 산소 성분이 실리콘 질화층(n2)으로 이동하는 것을 방지한다.
또한, 본 실시 형태에서는, 상방의 절연막(102)과 실리콘 질화층(103)(n2)의 사이에, 치밀한 질화층인 실리콘 질화층(103)(n3)을 형성한다. 실리콘 질화층(103)(n3)이 벽으로 되기 때문에, 실리콘 질화층(103)(n3) 상방에 형성된 절연막(102)의 산소 성분이 실리콘 질화층(103)(n2)으로 이동하는 것을 방지한다.
이렇게 적층막 전체의 응력을 저감하는 역할인 실리콘 질화층(103)(n2)의 막 밀도가 낮고 산화하기 쉬운 상태이므로, 절연막(102)과 실리콘 질화층(103)(n2)의 사이에 치밀한 실리콘 질화층(103)(n1)이나 실리콘 질화층(103)(n2)을 형성하는 것이 좋다.
가령, 본 실시 형태와 달리, 실리콘 질화층(103)(n1)이나 실리콘 질화층(103)(n2)을 형성하지 않은 경우를 생각한다. 이 경우, 희생막(104)에 절연막(102)의 산소 성분이 침투하여, 희생막(104)이 산화해버린다. 이 산화는 의도적이 아니므로, 불균일하게 산화할 것으로 생각된다.
그런데, 일반적으로 알려져 있는 바와 같이, 실리콘 질화층이 산화하면 에칭 레이트가 낮아지거나, 유전율이 상승하거나 한다. 이러한 상태에서 디바이스를 제조한 경우, 예를 들어 다음과 같은 문제가 발생한다. 희생막 제거 공정 S114에서 희생막(104)을 에칭하려고 해도, 산화된 일부의 희생막(104)을 에칭할 수 없기 때문에, 에칭량의 변동이 일어날 우려가 있다.
이에 반해, 비교예인 도 14를 사용해서 설명한다. 도 14의 (a)는 산화된 희생막(104)을 에칭한 후의 상태의 도이다. 도 14의 (b)는 도 14의 (a)의 일부를 확대한 도이며, 상술한 에칭량의 변동을 설명하는 도면이다. 이와 같이, 에칭량의 변동이 일어나면, 도 14의 (b)에 기재된 바와 같이, 절연막(102)의 상하에 희생막(104)의 산화 부분이 잔류해버린다.
희생막(104)의 산화 부분의 변동이란, 수평 방향에서의 높이의 변동이다. 예를 들어 절연막(102)(4)(또는 잔류한 희생막(104)(4))과 절연막(102)(5)(또는 잔류한 희생막(104)(5))과의 사이의 거리(h1, h2)의 변동을 말한다. 또는, 수직 방향에서의 변동이다. 예를 들어 절연막(102)(4)(또는 잔류한 희생막(104)(4))과 절연막(102)(5)(또는 잔류한 희생막(104)(5))과의 거리(h1)와, 절연막(102)(3)(또는 잔류한 희생막(104)(3))과 절연막(102)(4)(또는 잔류한 희생막(104)(4))과의 거리(h3)의 변동을 말한다. 이러한 상태에서 디바이스를 제조한 경우, 도전막(112) 사이에서, 전기적 용량이나 저항값 등의 특성의 변동이 발생한다.
이에 반해, 본 실시 형태와 같이, S201에서 절연막(102) 상에 치밀한 실리콘 질화층(103)(n1)을 형성함으로써, 희생막(104)의 실리콘 질화층(103)(n1), 실리콘 질화층(103)(n2)의 산화를 억제할 수 있다.
나아가, S203에서, 실리콘 질화층(103)(n2) 상에 치밀한 실리콘 질화층(103)(n3)을 형성함으로써, 바로 위의 절연막(102)(예를 들어, 실리콘 질화층(103)(n3)이 희생막(104)(2)의 일부인 경우, 희생막(104)(2)과 접하는 절연막(102)(3)을 나타냄)으로부터의 산소 성분 이동을 억제할 수 있다. 따라서, 희생막(104), 특히 실리콘 질화층(103)(n2)의 산화를 억제할 수 있다. 또한, 치밀한 질화층이란, 실리콘 질화층(103)(n1)과 마찬가지로, 결합도가 높은 질화층을 말한다. 즉, 실리콘 질화층(103)(n2)보다도 결합도가 높은 상태를 나타낸다.
또한, 본 실시 형태에서는, 희생막(104)을 3개의 층으로 나누어서 형성했지만, 그 이상의 층이어도 된다.
또한, 본 실시 형태에서는, 절연막과 희생막의 열팽창률차에 의해, 반도체 장치의 파괴가 일어나는 예에 대해서 설명했지만, 그것에 한정하는 것은 아니다. 예를 들어, 도 5에 기재된 홀(106)을 형성했을 때, 절연막 또는 희생막의 막응력의 문제로, 반도체 장치의 파괴가 일어날 우려가 있다. 그러나, 상기 실시 형태와 같이, 절연막의 막응력을 저감, 또는 희생막의 막응력을 저감함으로써, 홀(106)을 형성했을 때의 반도체 장치의 파괴를 방지할 수 있다.
또한, 본 실시 형태에서의 S201, S202, S203 각각에서는, 희생막을, 2개의 가스를 동시에 처리실에 공급해서 형성했지만, 그것에 한정하는 것은 아니며, 예를 들어 교대로 가스를 공급하는 교대 공급 처리를 행하여, 절연막(102) 상에서 막을 형성해도 된다. 구체적으로는, 절연막(102) 상에 HCDS 가스를 공급해서 실리콘을 주로 하는 층을 형성하고, 그 후 암모니아를 공급해서 분해하여, 실리콘을 주로 하는 층과 반응시켜, SiN층을 형성해도 된다. 더욱 바람직하게는, 치밀한 막이 요구되고 있는 S201에서는 상기 교대 공급 처리를 행하고, 높은 성막 레이트가 요구되고 있는 S202에서는 상기 실시예와 같이 동시에 처리실에 공급해서 형성해도 된다. 여기에서는, HCDS 가스, NH3 가스 중 어느 하나, 또는 양쪽을 활성화시켜, 반응을 촉진해도 된다.
또한, 본 실시 형태에서는, 이온 제어부(251)의 일 구성으로서 저주파 전원을 사용했지만, 이온 성분을 끌어당길 수 있으면 그것에 한정하는 것은 아니며, 예를 들어 고주파 전원이어도 된다. 단, 각 전원의 성질상, 고주파 전원에 비해 저주파 전원이 이온을 더 크게 이동시키도록 제어하는 것이 가능하므로, 저주파를 사용하는 것이 바람직하다.
또한, 도 4 등에서는 절연막(102)과 희생막(104)을 교대로 8층 형성했지만, 그것에 한정하는 것은 아니며, 8층보다도 많은 층이어도 된다. 층이 증가할수록 응력의 영향을 받기 쉬우므로, 그에 따라 본 실시 형태에서 설명한 기술이 보다 유효해진다.
100 : 웨이퍼(기판) 102 : 절연막
104 : 희생막 200 : 기판 처리 장치

Claims (21)

  1. 절연막이 형성된 기판이 처리실 내의 기판 적재부에 적재된 상태에서, 처리 가스를 상기 처리실에 공급하는 공정과,
    플라스마 생성부로부터 상기 처리실에 제1 전력을 공급해서 플라스마 생성하여, 상기 절연막 상에 제1 실리콘 질화층을 형성하는 공정과,
    상기 플라스마 생성과 병행해서 이온 제어부로부터 상기 처리실에 제2 전력을 공급하여, 상기 제1 실리콘 질화층 상에 상기 제1 실리콘 질화층보다도 응력이 낮은 제2 실리콘 질화층을 형성하는 공정
    을 포함하고,
    상기 제1 실리콘 질화층은 상기 제2 실리콘 질화층보다 결합도가 높은, 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 실리콘 질화층을 형성하는 공정에서는, 상기 플라스마 생성부가 상기 처리실에 고주파 전력을 공급하고, 상기 제2 실리콘 질화층을 형성하는 공정에서는, 상기 플라스마 생성부가 상기 처리실에 고주파 전력을 공급함과 함께, 상기 이온 제어부가 상기 처리실에 저주파 전력을 공급하는, 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 제2 실리콘 질화층을 형성하는 공정 후, 상기 플라스마 생성부로부터 상기 제1 전력을 공급한 상태에서, 상기 이온 제어부로부터의 제2 전력의 공급을 정지하고, 상기 제2 실리콘 질화층 상에 제3 실리콘 질화층을 형성하는, 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 이온 제어부는 저주파 전원을 포함하고, 상기 저주파 전원은, 펄스 형상으로 저주파를 공급하도록 구성되는, 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 처리 가스는 아르곤을 포함하는, 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 제1 실리콘 질화층을 형성할 때의 상기 제1 전력의 크기는, 상기 제2 실리콘 질화층을 형성할 때의 고주파 전력보다도 커지도록 구성되는, 반도체 장치의 제조 방법.
  7. 제3항에 있어서,
    상기 처리 가스는 아르곤을 포함하는, 반도체 장치의 제조 방법.
  8. 제2항에 있어서,
    상기 이온 제어부는 저주파 전원을 포함하고, 상기 저주파 전원은, 펄스 형상으로 저주파를 공급하도록 구성되는, 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 처리 가스는 아르곤을 포함하는, 반도체 장치의 제조 방법.
  10. 제2항에 있어서,
    상기 처리 가스는 아르곤을 포함하는, 반도체 장치의 제조 방법.
  11. 제1항에 있어서,
    상기 제2 실리콘 질화층을 형성하는 공정 후, 상기 플라스마 생성부로부터 상기 제1 전력을 공급한 상태에서, 상기 이온 제어부로부터의 제2 전력의 공급을 정지하고, 상기 제2 실리콘 질화층 상에 제3 실리콘 질화층을 형성하는, 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 이온 제어부는 저주파 전원을 포함하고, 상기 저주파 전원은, 펄스 형상으로 저주파를 공급하도록 구성되는, 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 처리 가스는 아르곤을 포함하는, 반도체 장치의 제조 방법.
  14. 제11항에 있어서,
    상기 처리 가스는 아르곤을 포함하는, 반도체 장치의 제조 방법.
  15. 제1항에 있어서,
    상기 이온 제어부는 저주파 전원을 포함하고 상기 저주파 전원은, 펄스 형상으로 저주파를 공급하도록 구성되는, 반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 처리 가스는 아르곤을 포함하는, 반도체 장치의 제조 방법.
  17. 제1항에 있어서,
    상기 처리 가스는 아르곤을 포함하는, 반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 제1 실리콘 질화층을 형성할 때의 상기 제1 전력의 크기는, 상기 제2 실리콘 질화층을 형성할 때의 고주파 전력보다도 커지도록 구성되는, 반도체 장치의 제조 방법.
  19. 제1항에 있어서,
    상기 제1 실리콘 질화층을 형성할 때의 상기 제1 전력의 크기는, 상기 제2 실리콘 질화층을 형성할 때의 고주파 전력보다도 커지도록 구성되는, 반도체 장치의 제조 방법.
  20. 절연막이 형성된 기판을 적재하는 기판 적재부와,
    상기 기판을 처리하는 처리실과,
    상기 처리실에 처리 가스를 공급하는 처리 가스 공급부와,
    상기 처리실에 플라스마를 생성하는 플라스마 생성부와,
    상기 생성된 플라스마의 이온 성분을 상기 기판에 공급하는 이온 제어부와,
    상기 절연막이 형성된 기판이 상기 기판 적재부에 적재된 상태에서, 처리 가스를 상기 처리실에 공급하고,
    상기 플라스마 생성부로부터 상기 처리실에 제1 전력을 공급해서 플라스마 생성하여, 상기 절연막 상에 제1 실리콘 질화층을 형성하고,
    상기 플라스마 생성과 병행해서 상기 이온 제어부로부터 상기 처리실에 제2 전력을 공급하여, 상기 제1 실리콘 질화층 상에 상기 제1 실리콘 질화층보다도 응력이 낮은 제2 실리콘 질화층을 형성하도록 제어하는 제어부를 포함하고,
    상기 제1 실리콘 질화층은 상기 제2 실리콘 질화층보다 결합도가 높은, 기판 처리 장치.
  21. 절연막이 형성된 기판이 처리실 내의 기판 적재부에 적재된 상태에서, 처리 가스를 상기 처리실에 공급하는 단계와,
    플라스마 생성부로부터 상기 처리실에 제1 전력을 공급해서 플라스마 생성하여, 상기 절연막 상에 제1 실리콘 질화층을 형성하는 단계와,
    상기 플라스마 생성과 병행해서 이온 제어부로부터 상기 처리실에 제2 전력을 공급하여, 상기 제1 실리콘 질화층 상에 상기 제1 실리콘 질화층보다도 응력이 낮은 제2 실리콘 질화층을 형성하는 단계 - 상기 제1 실리콘 질화층은 상기 제2 실리콘 질화층보다 결합도가 높음 -
    를 컴퓨터에 의해 기판 처리 장치에 실행시키는 프로그램을 기억하는 기억 매체.
KR1020170106890A 2017-02-16 2017-08-23 반도체 장치의 제조 방법, 기판 처리 장치 및 기억 매체 KR101946723B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017026850A JP6787813B2 (ja) 2017-02-16 2017-02-16 半導体装置の製造方法、基板処理装置およびプログラム
JPJP-P-2017-026850 2017-02-16

Publications (2)

Publication Number Publication Date
KR20180094767A KR20180094767A (ko) 2018-08-24
KR101946723B1 true KR101946723B1 (ko) 2019-02-11

Family

ID=63104816

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170106890A KR101946723B1 (ko) 2017-02-16 2017-08-23 반도체 장치의 제조 방법, 기판 처리 장치 및 기억 매체

Country Status (5)

Country Link
US (1) US10115583B2 (ko)
JP (1) JP6787813B2 (ko)
KR (1) KR101946723B1 (ko)
CN (1) CN108447766B (ko)
TW (1) TWI661073B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11239251B2 (en) 2019-11-14 2022-02-01 SK Hynix Inc. Method of forming thin layers and method of manufacturing a non-volatile memory device using the same

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102514751B1 (ko) 2018-07-13 2023-03-27 아사히 가세이 가부시키가이샤 메타크릴계 수지, 성형체, 광학 부품 또는 자동차 부품
JP6807420B2 (ja) * 2019-02-21 2021-01-06 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101503258B1 (ko) * 2014-11-14 2015-03-17 (주) 일하하이텍 플라즈마를 이용한 기판 처리 방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10256243A (ja) * 1997-03-17 1998-09-25 Matsushita Electric Ind Co Ltd 薄膜、薄膜形成方法及び装置
JP4255563B2 (ja) * 1999-04-05 2009-04-15 東京エレクトロン株式会社 半導体製造方法及び半導体製造装置
JP2001358129A (ja) * 2000-06-16 2001-12-26 Matsushita Electric Ind Co Ltd プラズマ処理方法及びプラズマ処理装置
JP2006100698A (ja) * 2004-09-30 2006-04-13 Toshiba Corp 半導体装置の製造方法
TW200930135A (en) 2007-08-31 2009-07-01 Tokyo Electron Ltd Organic electronic device, organic electronic device manufacturing method, organic electronic device manufacturing apparatus, substrate processing system, protection film structure and storage medium with control program stored therein
JP2009267391A (ja) * 2008-03-31 2009-11-12 Tokyo Electron Ltd 窒化珪素膜の製造方法、窒化珪素膜積層体の製造方法、コンピュータ読み取り可能な記憶媒体およびプラズマｃｖｄ装置
JP2009290073A (ja) * 2008-05-30 2009-12-10 Renesas Technology Corp 半導体装置及びその製造方法
JP5460011B2 (ja) * 2008-09-30 2014-04-02 東京エレクトロン株式会社 窒化珪素膜の成膜方法、コンピュータ読み取り可能な記憶媒体およびプラズマｃｖｄ装置
US20110079883A1 (en) * 2009-10-01 2011-04-07 Canon Kabushiki Kaisha Ferroelectric thin film
US8741394B2 (en) * 2010-03-25 2014-06-03 Novellus Systems, Inc. In-situ deposition of film stacks
JP2011249626A (ja) * 2010-05-28 2011-12-08 Mitsubishi Heavy Ind Ltd 半導体素子の窒化珪素膜、窒化珪素膜の製造方法及び装置
CN102931072A (zh) * 2012-11-12 2013-02-13 上海华力微电子有限公司 双应力薄膜的制造方法以及半导体器件
KR102130558B1 (ko) 2013-09-02 2020-07-07 삼성전자주식회사 반도체 장치
JP2015149354A (ja) * 2014-02-05 2015-08-20 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP6402528B2 (ja) * 2014-08-07 2018-10-10 富士通セミコンダクター株式会社 半導体装置及びその製造方法
KR20160028601A (ko) 2014-09-03 2016-03-14 삼성전자주식회사 반도체 제조 장비 및 이를 이용하는 반도체 소자의 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101503258B1 (ko) * 2014-11-14 2015-03-17 (주) 일하하이텍 플라즈마를 이용한 기판 처리 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11239251B2 (en) 2019-11-14 2022-02-01 SK Hynix Inc. Method of forming thin layers and method of manufacturing a non-volatile memory device using the same

Also Published As

Publication number Publication date
CN108447766B (zh) 2021-11-09
JP2018133477A (ja) 2018-08-23
US10115583B2 (en) 2018-10-30
US20180233348A1 (en) 2018-08-16
TW201843334A (zh) 2018-12-16
JP6787813B2 (ja) 2020-11-18
CN108447766A (zh) 2018-08-24
TWI661073B (zh) 2019-06-01
KR20180094767A (ko) 2018-08-24

Similar Documents

Publication Publication Date Title
JP6257071B2 (ja) 基板処理装置及び半導体装置の製造方法
KR101250057B1 (ko) 절연막의 플라즈마 개질 처리 방법 및 플라즈마 처리 장치
KR101946723B1 (ko) 반도체 장치의 제조 방법, 기판 처리 장치 및 기억 매체
KR101965154B1 (ko) 기판 처리 장치, 반도체 장치의 제조 방법 및 기록 매체
JP2011077321A (ja) 選択的プラズマ窒化処理方法及びプラズマ窒化処理装置
US20190393057A1 (en) Substrate processing apparatus
TWI636555B (zh) Semiconductor device manufacturing method, substrate processing device, and program
JP2010087186A (ja) 窒化珪素膜の成膜方法、コンピュータ読み取り可能な記憶媒体およびプラズマｃｖｄ装置
KR101996143B1 (ko) 기판 처리 장치, 반도체 장치의 제조 방법 및 기록 매체
JP6484388B2 (ja) 半導体装置の製造方法、プログラム及び基板処理装置
CN110957238B (zh) 半导体器件的制造方法、衬底处理装置及记录介质
WO2010038887A1 (ja) 二酸化珪素膜およびその形成方法、コンピュータ読み取り可能な記憶媒体並びにプラズマｃｖｄ装置
KR101992164B1 (ko) 반도체 장치의 제조 방법, 기판 처리 장치 및 기록 매체
CN110120341B (zh) 半导体器件的制造方法、衬底处理装置及记录介质
JP6342503B2 (ja) 半導体装置の製造方法、基板処理装置およびプログラム
KR102041521B1 (ko) 반도체 장치의 제조 방법, 기판 처리 장치 및 기록 매체
JP2008182194A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant