TWI661073B - 半導體裝置之製造方法、基板處理裝置及程式 - Google Patents

半導體裝置之製造方法、基板處理裝置及程式 Download PDF

Info

Publication number
TWI661073B
TWI661073B TW106127447A TW106127447A TWI661073B TW I661073 B TWI661073 B TW I661073B TW 106127447 A TW106127447 A TW 106127447A TW 106127447 A TW106127447 A TW 106127447A TW I661073 B TWI661073 B TW I661073B
Authority
TW
Taiwan
Prior art keywords
silicon nitride
nitride layer
processing chamber
semiconductor device
manufacturing
Prior art date
Application number
TW106127447A
Other languages
English (en)
Other versions
TW201843334A (zh
Inventor
島本聰
蘆原洋司
豊田一行
大橋直史
Original Assignee
日商國際電氣股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商國際電氣股份有限公司 filed Critical 日商國際電氣股份有限公司
Publication of TW201843334A publication Critical patent/TW201843334A/zh
Application granted granted Critical
Publication of TWI661073B publication Critical patent/TWI661073B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • C—CHEMISTRY; METALLURGY
    • C01—INORGANIC CHEMISTRY
    • C01B—NON-METALLIC ELEMENTS; COMPOUNDS THEREOF; METALLOIDS OR COMPOUNDS THEREOF NOT COVERED BY SUBCLASS C01C
    • C01B21/00—Nitrogen; Compounds thereof
    • C01B21/06—Binary compounds of nitrogen with metals, with silicon, or with boron, or with carbon, i.e. nitrides; Compounds of nitrogen with more than one metal, silicon or boron
    • C01B21/068—Binary compounds of nitrogen with metals, with silicon, or with boron, or with carbon, i.e. nitrides; Compounds of nitrogen with more than one metal, silicon or boron with silicon
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • C23C16/345—Silicon nitride
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • C23C16/515—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using pulsed discharges
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Organic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Ceramic Engineering (AREA)
  • Formation Of Insulating Films (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

本發明之課題在於，即便於三維構造之快閃記憶體中亦能夠形成一種特性良好之半導體裝置。
為了解決上述課題，本發明提供如下技術，即，於形成有絕緣膜之基板載置於處理室內之基板載置部之狀態下，將處理氣體供給至上述處理室，將第一電力自電漿產生部供給至上述處理室進行電漿產生，而於上述絕緣膜上形成第一氮化矽層，且與上述電漿產生並行地將第二電力自離子控制部供給至上述處理室，而於上述第一氮化矽層上形成應力較上述第一氮化矽層低之第二氮化矽層。

Description

半導體裝置之製造方法、基板處理裝置及程式
本發明係關於一種半導體裝置之製造方法、基板處理裝置及程式。
近年來，半導體裝置存在高積體化之傾向。作為實現高積體化之方法之一，提出有三維地排列電極等之三維構造。此種半導體裝置例如揭示於專利文獻1。
[專利文獻1]日本專利特開2015-50466
於形成快閃記憶體之三維構造之過程中，必須交替地積層絕緣膜及犧牲膜。然而，存在如下現象：因絕緣膜與犧牲膜之熱膨脹率不同等原因，導致對矽晶圓施加應力，從而於形成過程中積層膜被破壞。有此種現象導致半導體裝置之特性降低之虞。
因此，本發明之目的在於提供一種即便於三維構造之快閃記憶體中亦能夠形成特性良好之半導體裝置之技術。
為了解決上述問題，提供如下技術，即，於形成有絕緣膜之基板載置於處理室內之基板載置部之狀態下，將處理氣體供 給至上述處理室，將第一電力自電漿產生部供給至上述處理室進行電漿產生，而於上述絕緣膜上形成第一氮化矽層，且與上述電漿產生並行地將第二電力自離子控制部供給至上述處理室，而於上述第一氮化矽層上形成應力較上述第一氮化矽層低之第二氮化矽層。
根據本發明之技術，可提供一種即便於三維構造之快閃記憶體中亦能夠形成特性良好之半導體裝置之技術。
100‧‧‧晶圓(基板)
101‧‧‧CSL
102、102(1)~102(8)、105‧‧‧絕緣膜
103(n1)、103(n2)、103(n3)‧‧‧氮化矽層
104、104(1)~104(8)、120、120(1)~120(8)‧‧‧犧牲膜
106‧‧‧孔
107‧‧‧保護膜
108‧‧‧積層膜
109‧‧‧通道多晶矽膜
110‧‧‧填充絕緣膜
111、111(1)~111(8)‧‧‧空隙
112、112(1)~112(8)‧‧‧導電膜
200‧‧‧基板處理裝置
202‧‧‧容器
202a‧‧‧上部容器
202b‧‧‧下部容器
203‧‧‧閘閥
204‧‧‧基板搬入搬出口
205‧‧‧處理室
206‧‧‧搬送空間
207‧‧‧頂起銷
208‧‧‧間隔板
210‧‧‧基板支持部
211‧‧‧基板載置面
212‧‧‧基板載置台
213‧‧‧加熱器
214、231a、234a‧‧‧貫通孔
215‧‧‧偏壓電極
217‧‧‧軸
218‧‧‧升降部
219‧‧‧波紋管
230‧‧‧簇射頭
231‧‧‧蓋
231b‧‧‧氣體導入孔
231c‧‧‧絕緣體
232‧‧‧緩衝空間
233‧‧‧支持塊
234‧‧‧分散板
242‧‧‧共通氣體供給管
243‧‧‧第一氣體供給系統
243a‧‧‧第一氣體供給管
243b‧‧‧第一氣體源
243c、244c、245c、247c‧‧‧質量流量控制器
243d、244d、245d、247d‧‧‧閥
244‧‧‧第二氣體供給系統
244a‧‧‧第二氣體供給管
244b‧‧‧第二氣體源
245‧‧‧第三氣體供給系統
245a‧‧‧第三氣體供給管
245b‧‧‧第三氣體源
247a‧‧‧氣體供給管
247b‧‧‧輔助氣體源
251‧‧‧離子控制部
251a‧‧‧第一電力供給線
251b‧‧‧低頻電源
251c、252c‧‧‧整合器
251d、252d‧‧‧地線
251e、252e‧‧‧第一電力輸出線
251f‧‧‧LPF
252‧‧‧電漿產生部
252a‧‧‧第二電力供給線
252b‧‧‧高頻電源
252f‧‧‧HPF
262‧‧‧排氣管
266‧‧‧APC
267‧‧‧閥
269‧‧‧DP
270‧‧‧上位裝置
280‧‧‧控制器
280a‧‧‧運算部
280b‧‧‧暫時記憶部
280c‧‧‧記憶部
280d‧‧‧I/O埠
280e‧‧‧收發指示部
281‧‧‧輸入輸出裝置
282‧‧‧外部記憶裝置
283‧‧‧接收部
h1、h2、h3‧‧‧距離
圖1係實施形態之半導體裝置之製造流程之說明圖。
圖2係實施形態之晶圓之處理狀態之說明圖。
圖3係實施形態之晶圓之處理狀態之說明圖。
圖4係實施形態之晶圓之處理狀態之說明圖。
圖5(a)及(b)係實施形態之晶圓之處理狀態之說明圖。
圖6係實施形態之晶圓之處理狀態之說明圖。
圖7係實施形態之晶圓之處理狀態之說明圖。
圖8係實施形態之晶圓之處理狀態之說明圖。
圖9係實施形態之基板處理裝置之說明圖。
圖10係實施形態之基板處理裝置之說明圖。
圖11係實施形態之基板處理裝置之說明圖。
圖12係實施形態之基板處理裝置之動作之時序圖。
圖13(a)及(b)係實施形態之晶圓之處理狀態之說明圖。
圖14(a)及(b)係比較例之晶圓之處理狀態之說明圖。
圖15係比較例之晶圓之處理狀態之說明圖。
(第一實施形態)
以下，對本發明之實施形態進行說明。
使用圖1，對半導體裝置之製造步驟之一步驟進行說明。於該步驟中，形成將電極三維地構成之三維構造之半導體裝置。如圖8所記載般，該半導體裝置具有於作為基板之晶圓100上交替地積層絕緣膜102及電極112之積層構造。以下，對具體之流程進行說明。
(S102)
使用圖2，對第一絕緣膜形成步驟S102進行說明。圖2係說明形成於晶圓100之絕緣膜102之圖。晶圓100形成有共源極線(CSL，Common Source Iine)101。絕緣膜102亦稱為第一絕緣膜。
此處，於晶圓100上形成絕緣膜102。絕緣膜102由氧化矽(SiO)膜構成。絕緣膜102係將晶圓100加熱至既定溫度並且將以矽成分為主要成分之含矽氣體及以氧成分為主要成分之含氧氣體供給至晶圓100上而形成。該處理利用由一般之裝置構成之氧化膜形成裝置而形成。
(S104)
使用圖3，對犧牲膜形成步驟S104進行說明。此處，於絕緣膜102上形成犧牲膜104。犧牲膜104係於下述犧牲膜去除步驟S114中被去除者，且對於絕緣膜102具有蝕刻選擇性。所謂具有蝕刻選 擇性，係指於暴露於蝕刻液時犧牲膜容易被蝕刻而絕緣膜不易被蝕刻之性質。
犧牲膜104例如由氮化矽(SiN)膜構成。犧牲膜104係將晶圓100加熱至既定溫度並且將以矽成分為主要成分之含矽氣體及以氮成分為主要成分之含氮氣體供給至晶圓100上而形成。含矽氣體如後述般例如含有氯等雜質。詳細情況將於下文進行敍述。另外，因形成機制之不同，犧牲膜形成步驟S104中之晶圓100之加熱溫度與絕緣膜形成步驟S102不同。將於本步驟中使用之含矽氣體及含氮氣體總稱為犧牲膜形成氣體，或者簡稱為處理氣體。
於形成犧牲膜104時，以使犧牲膜104之膜應力接近絕緣膜102之膜應力之方式進行處理。
以下，對使膜應力接近之原因，使用作為比較例之圖15進行說明。於圖15中，表示將犧牲膜設為犧牲膜120且不使膜應力接近絕緣膜102之情形之例。即，不進行本步驟，而交替地積層絕緣膜102及犧牲膜120。絕緣膜102係自下方依序構成有絕緣膜102(1)、絕緣膜102(2)、…、絕緣膜102(8)。又，犧牲膜120係自下方依序構成有犧牲膜120(1)、犧牲膜120(2)、…、犧牲膜120(8)。如上所述，於形成絕緣膜102時，將晶圓100加熱至既定溫度，並且將含矽氣體及含氧氣體供給至晶圓100上而形成。又，於形成犧牲膜120時，將晶圓100加熱至與絕緣膜102不同之既定溫度，並且將含矽氣體及含氮氣體供給至晶圓100上而形成。
另外，一般而言，已知SiO膜之壓縮應力較高，SiN膜之拉伸應力較高。即，SiO膜與SiN膜於膜應力方面具有相反之特性。該等應力之性質於膜被加熱之情形時變得顯著。
於圖15中，反覆進行由SiO膜構成之絕緣膜102之形成及由SiN膜構成之犧牲膜120之形成而形成，但於在一部分膜中絕緣膜102與犧牲膜120同時存在之狀態下對晶圓100進行加熱處理。因此，絕緣膜102與犧牲膜120之間之應力差變得顯著，而例如有於絕緣膜102與犧牲膜120之間產生膜剝離等並由此導致半導體裝置破壞或良率降低、特性劣化之虞。
於形成犧牲膜120(5)時，將晶圓100加熱至形成SiN膜之溫度。此時，設置於較犧牲膜120(5)更靠下方之絕緣膜102(1)至絕緣膜102(5)之壓縮應力變高，犧牲膜120(1)至犧牲膜120(4)之拉伸應力變高。因此，於絕緣膜102與犧牲膜120之間產生應力差。該應力差有導致半導體裝置破壞等之虞。
為了減少此種應力差，於本步驟中以使犧牲膜104之膜應力接近絕緣膜102之膜應力之方式進行處理。該處理方法之詳細情況將於下文進行敍述。
(S106)
此處，判斷上述絕緣膜形成步驟S102至犧牲膜形成步驟S104之組合是否已實施了既定次數。即，判斷圖4中之絕緣膜102與犧牲膜104之組合是否已積層既定數量。於本實施形態中，例如設為8層，將8層絕緣膜102(絕緣膜102(1)至絕緣膜102(8))、及8層犧牲膜104(犧牲膜104(1)至犧牲膜104(8))交替地形成。再者，犧牲膜104係自下方依序構成犧牲膜104(1)、犧牲膜104(2)、…、犧牲膜104(8)。
若判斷為未實施既定次數，則選擇「否(NO)」，而移 行至第一絕緣膜形成步驟S102。若判斷為已實施既定次數，即，判斷為已形成既定層數，則選擇「是(YES)」，而移行至第二絕緣膜形成步驟S108。再者，此處，對將絕緣膜102與犧牲膜104各形成8層之例進行了說明，但並不限於此，亦可為9層以上。
(S108)
繼而，對第二絕緣膜形成步驟S108進行說明。此處，形成圖4所記載之絕緣膜105。絕緣膜105係藉由與絕緣膜102同樣之方法而形成者，形成於最靠上之犧牲膜104上。
(S110)
繼而，使用圖5，對孔形成步驟S110進行說明。圖5(a)係自與圖4同樣之側面觀察所得之圖，圖5(b)係自上方觀察圖5(a)之構成所得之圖。再者，圖5(b)中沿α-α'之剖面圖相當於圖5(a)。
此處，對於絕緣膜102、105與犧牲膜104之積層構造形成孔106。如圖5(a)所記載般，孔106係以使CSL101露出之方式形成。如圖5(b)所記載般，孔106於絕緣膜105之面內設置有數個。
(S112)
繼而，使用圖6，對孔填充步驟S112進行說明。此處為藉由積層膜108等填充在S110中形成之孔106之內側的步驟。於孔106內，自外周側依序形成保護膜107、閘極電極間絕緣膜-電荷陷阱膜-隧道絕緣膜之積層膜108、通道多晶矽膜109、填充絕緣膜110。 各膜構成為筒狀。
例如，保護膜107由SiO或金屬氧化膜構成，閘極電極間絕緣膜-電荷陷阱膜-隧道絕緣膜之積層膜108由SiO-SiN-SiO膜構成。為了避免於去除犧牲膜104時使積層膜108受損，而於孔106之內壁表面設置保護膜107進行保護。
(S114)
繼而，使用圖7，對犧牲膜去除步驟S114進行說明。於犧牲膜去除步驟S114中，藉由濕式蝕刻去除犧牲膜104。去除之結果為於曾形成有犧牲膜104之位置形成空隙111。此處，自下方依序形成空隙111(1)、空隙111(2)、…、空隙111(8)。
(S116)
繼而，使用圖8，對導電膜形成步驟S116進行說明。於導電膜形成步驟S116中，於空隙111形成成為電極之導電膜112。導電膜例如由鎢等構成。此處，導電膜112自下方依序構成導電膜112(1)、導電膜112(2)、…、導電膜112(8)。
繼而，對在犧牲膜形成步驟S104中使用之基板處理裝置200及形成方法進行說明。使用圖9、圖10、圖11，對基板處理裝置200進行說明。使用圖12、圖13，對形成方法進行說明。
(基板處理裝置) (處理容器)
如圖例般，基板處理裝置200具備處理容器(容器)202。容器202 構成為例如橫截面為圓形且扁平之密閉容器。又，容器202例如由鋁(Al)或不鏽鋼(SUS)等金屬材料構成。於容器202內，形成有對矽晶圓等晶圓100進行處理之處理室205、及於將晶圓100搬送至處理室205時供晶圓100通過之搬送空間206。容器202由上部容器202a及下部容器202b構成。於上部容器202a與下部容器202b之間設置間隔板208。處理室205由下述分散板234、基板載置台212等構成。
於下部容器202b之側面設置有鄰接於閘閥203之基板搬入搬出口204，晶圓100經由基板搬入搬出口204於與未圖示之搬送室之間移動。於下部容器202b之底部設置有數個頂起銷207。
於處理室205配置支持晶圓100之基板支持部210。基板支持部210主要包含載置晶圓100之基板載置面211、於表面具有基板載置面211之基板載置台212、設置於基板載置台212內之作為加熱源之加熱器213、及偏壓電極215。於基板載置台212，在與頂起銷207對應之位置分別設置有供頂起銷207貫通之貫通孔214。於加熱器213連接未圖示之加熱器控制部，根據控制器280之指示被加熱至所需溫度。
於偏壓電極215，電性連接作為離子控制部251之一構成之第一電力供給線251a。於第一電力供給線251a，自上游依序設置低頻電源251b、整合器251c。低頻電源251b連接於地線251d。
進而，於偏壓電極215，電性連接作為電漿產生部252之一構成之第二電力輸出線252e。於第二電力輸出線252e設置高 通濾波器(high pass filter，以下稱為HPF)252f。高通濾波器252f連接於地線252d。
此處，所謂低頻表示例如1至400KHz左右，所謂高頻表示13.56MHz左右。
基板載置台212由軸217支持。軸217貫通處理容器202之底部，進而於處理容器202之外部連接於升降部218。軸217與處理容器202被絕緣。
使升降部218作動而使軸217及基板載置台212升降，藉此基板載置台212可使載置於載置面211上之晶圓100升降。再者，軸217下端部之周圍由波紋管219覆蓋，藉此處理室205內被氣密地保持。
基板載置台212於晶圓100之搬送時，下降至基板載置面211與基板搬入搬出口204對向之位置為止，於晶圓100之處理時，如圖9所示般，上升至晶圓100成為處理室205內之處理位置為止。
於處理室205之上部(上游側)，設置有作為氣體分散機構之簇射頭230。於簇射頭230之蓋231設置貫通孔231a。於貫通孔231a之內周設置絕緣體231c。於絕緣體231c設置氣體導入孔231b，而使氣體導入孔231b與共通氣體供給管242連通。絕緣體231c將共通氣體供給管242與蓋231電性絕緣。
於蓋231，連接作為電漿產生部252之一構成之第二電力供給線252a。於第二電力供給線252a，自上游依序設置高頻電源252b、整合器252c。高頻電源252b連接於地線252d。
進而，於蓋231連接第一電力輸出線251e。於第一電 力輸出線251e，設置作為離子控制部251之一部分之低通濾波器(low pass filter，以下稱為LPF)251f。LPF251f連接於地線251d。
將至少第一電力供給線251a、整合器251c、第一電力輸出線251e總稱為離子控制部251。於離子控制部251中亦可包含作為第一電源之低頻電源251b、LPF251f中之任一者、或其等之組合。
又，將至少第二電力供給線252a、整合器252c、第二電力輸出線252e總稱為電漿產生部252。於電漿產生部252中亦可包含作為第二電源之高頻電源252b、HPF252f中之任一者、或其等之組合。
簇射頭230具備作為用以使氣體分散之分散機構之分散板234。該分散板234之上游側為緩衝空間232，下游側為處理室205。於分散板234設置有數個貫通孔234a。分散板234以與基板載置面211對向之方式配置。分散板234例如構成為圓盤狀。貫通孔234a遍及分散板234之整面而設置。
上部容器202a具有凸緣，於凸緣上載置並固定絕緣性之支持塊233。支持塊233具有凸緣，於凸緣上載置並固定分散板234。進而，蓋231固定於支持塊233之上表面。藉由支持塊233而將蓋231與上部容器202a絕緣。
(氣體供給部)
以與設置於蓋231之氣體導入孔231b連通之方式，於蓋231連接共通氣體供給管242。如圖10所記載般，於共通氣體供給管242連接有第一氣體供給管243a、第二氣體供給管244a、第三氣體 供給管245a。
(第一氣體供給系統)
於第一氣體供給管243a，自上游方向依序設置有第一氣體源243b、作為流量控制器(流量控制部)之質量流量控制器(MFC)243c、及作為開閉閥之閥243d。
第一氣體源243b係含有第一元素之第一氣體(亦稱為「含第一元素氣體」)源。含第一元素氣體係原料氣體、即處理氣體之一種。此處，第一元素係矽(Si)。即，含第一元素氣體係含矽氣體。具體而言，作為含矽氣體，使用二氯矽烷(SiH2Cl2，亦稱為DCS)或六氯二矽烷(Si2Cl6，亦稱為HCDS)氣體。
第一氣體供給系統243(亦稱為含矽氣體供給系統)主要包含第一氣體供給管243a、質量流量控制器243c、閥243d。
(第二氣體供給系統)
於第二氣體供給管244a，自上游方向依序設置有第二氣體源244b、作為流量控制器(流量控制部)之質量流量控制器(MFC)244c、及作為開閉閥之閥244d。
第二氣體源244b係含有第二元素之第二氣體(以下亦稱為「含第二元素氣體」)源。含第二元素氣體係處理氣體之一種。再者，亦可將含第二元素氣體作為反應氣體考慮。
此處，含第二元素氣體含有與第一元素不同之第二元素。作為第二元素，例如為氮(N)。於本實施形態中，含第二元素氣體例如設為含氮氣體。具體而言，作為含氮氣體，使用氨氣(NH3)。
第二氣體供給系統244(亦稱為反應氣體供給系統)主要由第二氣體供給管244a、質量流量控制器244c、閥244d構成。
於第二氣體供給管244a且閥244d之下游連接氣體供給管247a。於氣體供給管247a，自上游設置輔助氣體源247b、質量流量控制器247c、閥247d。作為輔助氣體，例如使用氬(Ar)等分子尺寸較大之氣體。將氣體供給管247a、質量流量控制器247c、閥247d總稱為輔助氣體供給部。再者，於輔助氣體供給部中亦可包含輔助氣體源247b。又，於第二氣體供給部244中亦可包含輔助氣體供給部。
(第三氣體供給系統)
於第三氣體供給管245a，自上游方向依序設置有第三氣體源245b、作為流量控制器(流量控制部)之質量流量控制器(MFC)245c、及作為開閉閥之閥245d。
第三氣體源245b係惰性氣體源。惰性氣體例如為氮氣(N2)。
第三氣體供給系統245主要由第三氣體供給管245a、質量流量控制器245c、閥245d構成。
自惰性氣體源245b供給之惰性氣體於基板處理步驟中作為沖洗殘留於容器202或簇射頭230內之氣體之沖洗氣體發揮作用。
再者，將第一氣體供給系統、第二氣體供給系統、第三氣體供給系統中之任一者、或其組合稱為處理氣體供給部。
(排氣系統)
對將容器202之氣體排出之排氣系統進行說明。於容器202以與處理室205連通之方式連接排氣管262。於排氣管262，設置作為將處理室205內控制為既定壓力之壓力控制器之自動壓力控制器(APC，Auto Pressure Controller)266。APC266具有可調整開度之閥體(未圖示)，根據來自控制器280之指示調整排氣管262之傳導。又，於排氣管262中，在APC266之上游側設置閥267。將排氣管262與閥267、APC266總稱為排氣系統。
進而，設置乾式真空泵(DP，Dry Pump)269。DP269係經由排氣管262將處理室205之氣體排出。
(控制器)
基板處理裝置200具有控制基板處理裝置200之各部之動作之控制器280。如圖11所記載般，控制器280至少具有運算部(CPU)280a、暫時記憶部280b、記憶部280c、輸入/輸出(Input/Output，I/O)埠280d。控制器280經由I/O埠280d而連接於基板處理裝置200之各構成，根據上位裝置270或使用者之指示自記憶部280c叫出程式或配方，根據其內容控制離子控制部251或電漿產生部252等各構成之動作。收發控制例如由運算部280a內之收發指示部280e進行。再者，控制器280可構成為專用之電腦，亦可構成為通用之電腦。例如，準備儲存有上述程式之外部記憶裝置(例如磁帶、軟碟或硬碟等磁碟、光碟(CD，Compact Disk)或數位多功能光碟(DVD，Digital Versatile Disc)等光碟、可讀寫式光磁碟(MO，Magnetic Optical)等光磁碟、USB記憶體(USB Flash Drive) 或記憶卡等半導體記憶體)282，使用外部記憶裝置282，將程式安裝於通用電腦，藉此可構成本實施形態之控制器280。又，用以對電腦供給程式之手段並不限於經由外部記憶裝置282供給之情形。例如，可使用網際網路或專用線路等通信手段，亦可自上位裝置280經由接收部283接收資訊而不經由外部記憶裝置282供給程式。又，亦可使用鍵盤或觸控面板等輸入輸出裝置281，對控制器280進行指示。
再者，記憶部280c或外部記憶裝置282構成為電腦可讀取之記錄媒體。以下，將其等簡單地統稱為記錄媒體。再者，於本說明書中使用「記錄媒體」一詞之情形包括僅包含記憶部280c單體之情形、僅包含外部記憶裝置282單體之情形、或包含該兩者之情形。
繼而，對圖1中之犧牲膜形成步驟S104之詳細情況進行說明。
(犧牲膜形成步驟S104)
以下，對於使用HCDS氣體作為第一處理氣體且使用氨氣(NH3)作為第二處理氣體而形成犧牲膜104之例進行說明。犧牲膜由氮化矽膜(SiN膜)構成。
若已將形成有絕緣膜102之晶圓100搬入至容器202內，則關閉閘閥203而將容器202內密閉。其後，藉由使基板載置台212上升，而使晶圓100載置於設置於基板載置台212之基板載置面211上。藉由進一步使基板載置台212上升，而使晶圓100上升至上述處理室205內之處理位置(基板處理位置)。
於將晶圓100載置於基板載置台212之上時，對埋入於基板載置台212之內部之加熱器213供給電力，並以晶圓100之表面成為既定溫度之方式進行控制。晶圓100之溫度例如為室溫以上且800℃以下，較佳為室溫以上且700℃以下。此時，加熱器213之溫度係藉由控制器280基於由未圖示之溫度感測器檢測出之溫度資訊抽取控制值並利用未圖示之溫度控制部控制對加熱器213之通電情況而調整。
繼而，使用圖12所記載之時序圖，對氣體供給部、離子控制部251、電漿產生部252各者之動作之關聯進行說明。進而，使用圖13，說明圖12中之動作時序與基板之處理狀態之關係。
再者，於圖12中，以陰影部分表示各零件正在運轉之狀態。例如，於第一氣體供給系統243中畫陰影之部位表示控制第一氣體供給系統243之質量流量控制器243c等對處理室205供給第一氣體。於第二氣體供給系統244中，表示控制第二氣體供給系統244之質量流量控制器244c等對處理室205供給第二氣體。於第三氣體供給系統245中，表示控制第三氣體供給系統245之質量流量控制器245c等對處理室205供給惰性氣體。於高頻電源252b中畫陰影之部位表示使高頻電源252b運轉對處理室205供給高頻電力之狀態。於低頻電源251b中畫陰影之部位表示使低頻電源251b運轉對處理室205供給低頻電力之狀態。再者，將使高頻電源252b運轉之狀態設為使電漿產生部運轉之狀態，將低頻電源251b運轉之狀態亦稱為離子控制部運轉之狀態。於本實施形態中，將高頻電力亦稱為第一電力，將低頻電力亦稱為第二電力。
圖13係說明晶圓100之處理狀態之圖。(a)係與圖3 相同內容之圖，(b)係將(a)之一部分放大所得之圖。具體為將絕緣膜102與犧牲膜104之一部分放大所得之圖。再者，(b)中之氮化矽層103(n1)、氮化矽層103(n2)、氮化矽層103(n3)係表示構成犧牲膜104之層者。即，犧牲膜104由數個氮化矽層103構成。再者，此處使用3層進行了說明，但並不限於此。亦將氮化矽層103(n1)稱為第一氮化矽層，將氮化矽層103(n2)稱為第二氮化矽層，將氮化矽層103(n3)稱為第三氮化矽層。
另外，於例如使用HCDS氣體及電漿狀態之NH3氣體形成犧牲膜104之情形時，於處理室205中存在經分解之HCDS氣體及電漿狀態之NH3氣體。即，於處理室205中，Si、氯(Cl)、氮(N)、氫(H)之各成分以混合之狀態存在。其中，主要藉由Si與氮鍵結，而形成由SiN膜構成之犧牲膜104。
於形成犧牲膜104時，於處理室205內，除了存在作為主要成分之Si及N以外，還同時存在作為雜質之氯(Cl)、氫(H)之各成分。因此，於形成SiN膜之過程中，Si會與Cl或H鍵結，或者已與Si鍵結之N會與Cl或H鍵結。其等進入至SiN膜中。發明者經過努力研究，結果發現與雜質之鍵結為拉伸應力之一個原因。
如上所述，犧牲膜104之拉伸應力導致與絕緣膜102之應力差。因此，於本實施形態中，於形成犧牲膜104時，使拉伸應力接近絕緣膜102之膜應力。具體而言，如圖13般，至少形成較薄之氮化矽層103(n1)及較厚之氮化矽層103(n2)，並且使對於應力為支配性之氮化矽層103(n2)之拉伸應力接近絕緣膜102之膜應力。
以下，對具體內容進行說明。
(S201)
此處，於與絕緣膜102接觸之面形成氮化矽層103(n1)。若晶圓100已被維持為既定溫度，則將HCDS氣體自第一氣體供給系統243供給至處理室205，並且自第二氣體供給系統244供給NH3氣體。
繼而，若處理室205內已達到既定壓力，則電漿產生部252開始向處理室205內供給高頻。具體而言，使高頻電源252b運轉，而供給電力。處理室205內之處理氣體之一部分游離而成為電漿狀態。成為電漿狀態之HCDS氣體與NH3氣體於處理室205內相互反應，並被供給至絕緣膜102上。
若自開始供給高頻經過既定時間，則如圖13所記載般，反應物堆積於絕緣膜102上，而形成緻密之氮化矽層103(n1)。氮化矽層103(n1)亦稱為第一氮化矽層。
氮化矽層103(n1)係厚度為不會對犧牲膜之應力產生影響之程度至少較氮化矽層103(n2)薄之膜。
(S202)
若已經過既定時間而形成有氮化矽層103(n1)，則一面維持自電漿產生部252供給之高頻，一面利用離子控制部251使低頻電源251b運轉，而開始向處理室205內供給低頻。
處理氣體藉由高頻成為高密度之電漿狀態，並且藉由低頻將電漿中之離子照射至晶圓100。
成為電漿狀態之氣體中主要Si與氮鍵結而被供給至絕緣膜102上，藉此形成氮化矽層103(n2)。與此並行，於處理室 205內產生雜質鍵。該雜質鍵有被取入至氮化矽層103(n2)中之虞。再者，於雜質鍵中例如具有Si與Cl鍵結而成之Si-Cl鍵、Si與H鍵結而成之Si-H鍵、Si-N與Cl鍵結而成之Si-NCl鍵、Si-N與H鍵結而成之Si-NH鍵等中之至少任一者。
然而，於本步驟中，藉由低頻，將氮等離子成分供給至形成過程之氮化矽層103(n2)中之雜質鍵等，而將鍵切斷。藉由將該等鍵切斷，而形成具有壓縮性之應力之氮化矽層103(n2)。
進而，由於藉由高頻成為高密度之電漿狀態，進而藉由低頻將氮離子照射至晶圓100，故而相較於如S201般僅供給高頻之情況可提高膜形成速率。因此，可儘早形成氮化矽層103(n2)。
又，更佳為，於S202中，於處理氣體中亦可包含氬(Ar)等輔助切斷雜質鍵之輔助氣體。由於Ar之分子尺寸大於氮，故而可促進於形成氮化矽層103(n2)時產生之雜質鍵之鍵結部之切斷。此時，為了調整應力，亦可調整氬之供給量。於進行調整時，調整質量流量控制器247c或閥247d。例如，以如下方式進行調整：於降低應力之情形時增加氬之供給量，於提高應力之情形時減少氬之供給量。
藉由以此方式將與雜質之鍵結切斷，而使作為氮化矽層103(n2)之膜應力之拉伸應力降低。
另外，於本步驟中，存在不僅切斷與雜質之鍵結亦切斷Si-N鍵之可能性。認為一旦被切斷，則膜密度降低、或蝕刻速率變高等膜質變差。然而，如圖7所記載般，犧牲膜104會於之後之犧牲膜去除步驟S114中被去除，故而即便膜質變差亦不存在問題。
更佳為，低頻之供給較理想為脈衝狀地供給。其原因在於：由於因持續施加低頻會導致氮等高能量之離子或電子始終與晶圓100碰撞而產生反應，故而存在氮化矽層103(n2)之溫度急遽上升而對其他膜造成影響之可能性。藉由脈衝狀地供給，可防止持續進行反應，而抑制氮化矽層103(n2)之溫度上升。
又，於如S202般至少供給低頻時，較理想為，使自高頻電源252b供給之高頻之電力大於S201。藉由增大電力，可促進分解，故而可使膜形成速率進一步提高，因此可更快地形成氮化矽層103(n2)。
再者，於圖13中，使用在絕緣膜102之第一層上形成犧牲膜104之例進行了說明，但並不限於此，亦可為第二層以上。例如，亦可於圖6中之犧牲膜104(5)、104(7)等中使用本步驟。
(S203)
若於S202中已經過既定時間，則電漿產生部252維持高頻之供給，並且離子控制部251停止低頻之供給。藉由高頻成為電漿狀態之處理氣體於氮化矽層103(n2)上形成氮化矽層103(n3)。氮化矽層103(n3)係與氮化矽層103(n1)同樣之性質，係厚度為不會對犧牲膜之應力產生影響之程度且至少較氮化矽層103(n2)薄之膜且應力較低之膜。再者，如圖4所記載般，於氮化矽層103(n3)之上部形成絕緣膜102。
(S204)
若於S203中已經過既定時間，則停止處理氣體之供給、高頻電力之供給，並且自第三氣體供給系統供給惰性氣體，而將處理室之氣體排出。於排氣後，將晶圓100搬出，並使其移動至未圖示之絕緣膜形成裝置，而於犧牲膜104上形成絕緣膜102。
藉由以此方式形成已使氮化矽層103(n2)之拉伸應力降低之犧牲膜104，即便如圖4至圖6般交替地積層絕緣膜102及犧牲膜104，亦可抑制因應力差等引起之半導體裝置之破壞或良率之降低。
另外，如圖6所記載般，由氮化矽層(n1)、氮化矽層103(n2)、氮化矽層103(n3)構成之犧牲膜104於上下構成絕緣膜102。
考慮到於絕緣膜102中混入有氧成分，而於對晶圓100加熱之情形時氧成分係移動。認為移動之氧成分尤其容易滲透至如氮化矽層103(n2)般鍵結已切斷之膜。
因此，於本實施形態中，於下方之絕緣膜102與氮化矽層103(n2)之間形成作為緻密之氮化層之氮化矽層103(n1)。此處，所謂緻密之氮化層係指鍵結度較高之氮化層。所謂鍵結度較高係指作為主要成分之Si與N之鍵結、或雜質鍵之鍵結較多之狀態。即，顯示鍵結度高於氮化矽層103(n2)之狀態。於此種情形時，氮化矽層103(n1)成為壁，故而防止設置於氮化矽層103(n1)下方之絕緣膜102之氧成分移動至氮化矽層(n2)。
又，於本實施形態中，於上方之絕緣膜102與氮化矽層103(n2)之間形成作為緻密之氮化層之氮化矽層103(n3)。由於氮化矽層103(n3)成為壁，故而防止設置於氮化矽層103(n3)上方之絕緣膜102之氧成分移動至氮化矽層103(n2)。
如此般，由於作用為降低積層膜整體之應力之氮化矽層103(n2)的膜密度較低而為易氧化之狀態，故而較佳為於絕緣膜102與氮化矽層103(n2)之間形成緻密之氮化矽層103(n1)或氮化矽層103(n3)。
假設考慮與本實施形態不同，不形成氮化矽層103(n1)或氮化矽層103(n3)之情形。於此情形時，絕緣膜102之氧成分滲透至犧牲膜104，而使犧牲膜104氧化。由於該氧化並非刻意為之，故而認為會不均勻地氧化。
另外，如一般所知，若氮化矽層氧化，則蝕刻速率變低或介電係數上升。於在此種狀態下製造元件之情形時，例如產生如下問題：即便於犧牲膜去除步驟S114中欲蝕刻犧牲膜104，亦無法蝕刻已被氧化之一部分之犧牲膜104，故而有引起蝕刻量之差異之虞。
對此，使用作為比較例之圖14進行說明。圖14(a)係對已被氧化之犧牲膜104進行蝕刻後之狀態之圖。圖14(b)係將圖14(a)之一部分放大所得之圖，且係說明上述蝕刻量之差異之圖。若如此般引起蝕刻量之差異，則如圖14(b)所記載般，於絕緣膜102之上下殘留犧牲膜104之氧化部分。
所謂犧牲膜104之氧化部分之差異係水平方向上之高度之差異。例如意指絕緣膜102(4)(或殘留之犧牲膜104(4))與絕緣膜102(5)(或殘留之犧牲膜104(5))之間之距離h1、h2之差異。或者為垂直方向上之差異。例如係指與絕緣膜102(4)(或殘留之犧牲膜104(4))之距離h1和絕緣膜102(3)(或殘留之犧牲膜104(3))與絕緣膜102(4)(或殘留之犧牲膜104(4))之距離h3的差異。於在此種狀態下 製造元件之情形時，於導電膜112間會產生電容或電阻值等特性之差異。
對此，藉由如本實施形態般於S201中在絕緣膜102上形成緻密之氮化矽層103(n1)，可抑制犧牲膜104之氮化矽層103(n1)、氮化矽層103(n2)之氧化。
進而，於S203中在氮化矽層103(n2)上形成緻密之氮化矽層103(n3)，藉此可抑制氧成分自正上方之絕緣膜102(例如，於氮化矽層103(n3)為犧牲膜104(2)之一部分之情形時，表示與犧牲膜104(2)接觸之絕緣膜102(3))移動。因此，可抑制犧牲膜104、尤其是氮化矽層103(n2)之氧化。再者，所謂緻密之氮化層係指與氮化矽層103(n1)同樣地鍵結度較高之氮化層。即，顯示鍵結度高於氮化矽層103(n2)之狀態。
又，於本實施形態中，將犧牲膜104分成3層而形成，但亦可為其數量以上之層。
又，於本實施形態中，對因絕緣膜與犧牲膜之熱膨脹率差引起半導體裝置之破壞之例進行了說明，但並不限於此。例如，於形成圖5所記載之孔106時，有因絕緣膜或犧牲膜之膜應力之問題引起半導體裝置之破壞之虞。然而，如上述實施形態般，藉由降低絕緣膜之膜應力，或降低犧牲膜之膜應力，可防止形成孔106時之半導體裝置之破壞。
又，於本實施形態中之S201、S202、S203之各者中，於形成犧牲膜時，將兩種氣體同時供給至處理室而形成，但並不限於此，例如亦可進行交替地供給氣體之交替供給處理，而於絕緣膜102上形成膜。具體而言，亦可將HCDS氣體供給至絕緣膜102上 形成以矽為主之層，其後，供給氨進行分解，與以矽為主之層反應，而形成SiN層。更佳為，亦可於尋求緻密之膜之S201中，進行上述交替供給處理，於尋求較高之成膜速率之S202中，如上述實施例般同時對處理室供給而形成。此處，亦可使HCDS氣體、NH3氣體中之任一者或兩者活化，而促進反應。
又，於本實施形態中，使用低頻電源作為離子控制部251之一構成，但只要能吸引離子成分則並不限於此，例如亦可為高頻電源。但是，於各電源之性質上，低頻電源相較於高頻電源更能以使離子較大地移動之方式進行控制，故而較理想為使用低頻。
再者，於圖4等中，將絕緣膜102及犧牲膜104交替地形成8層，但並不限於此，亦可為多於8層之層。由於層越增加越容易受到應力之影響，故而與此相應地於本實施形態中所說明之技術變得更有效。

Claims (21)

  1. 一種半導體裝置之製造方法，其包括如下步驟：於形成有絕緣膜之基板載置於處理室內之基板載置部之狀態下，將處理氣體供給至上述處理室之步驟；將第一電力自電漿產生部供給至上述處理室，將供給至上述處理室的氣體進行電漿產生，而於上述絕緣膜上形成第一氮化矽層之步驟；及與將上述第一電力供給至上述處理室之處理並行地將第二電力自離子控制部供給至上述處理室，而於上述第一氮化矽層上形成拉伸應力較上述第一氮化矽層低之第二氮化矽層之步驟。
  2. 如請求項1之半導體裝置之製造方法，其中，於形成上述第一氮化矽層之步驟中，上述電漿產生部對上述處理室供給13.56MHz左右之高頻電力，於形成上述第二氮化矽層之步驟中，上述電漿產生部對上述處理室供給13.56MHz左右之高頻電力，並且上述離子控制部對上述處理室供給1至400KHz左右之低頻電力。
  3. 如請求項2之半導體裝置之製造方法，其中，於形成上述第二氮化矽層之步驟後，在自上述電漿產生部供給上述第一電力之狀態下，停止自上述離子控制部供給第二電力，而於上述第二氮化矽層上形成第三氮化矽層。
  4. 如請求項3之半導體裝置之製造方法，其中，上述離子控制部具有低頻電源，上述低頻電源構成為脈衝狀地供給1至400KHz左右之低頻。
  5. 如請求項4之半導體裝置之製造方法，其中，上述處理氣體包含氬。
  6. 如請求項5之半導體裝置之製造方法，其中，形成上述第一氮化矽層時之上述第一電力之大小係構成為大於形成上述第二氮化矽層時之高頻之電力。
  7. 如請求項3之半導體裝置之製造方法，其中，上述處理氣體包含氬。
  8. 如請求項2之半導體裝置之製造方法，其中，上述離子控制部具有低頻電源，上述低頻電源構成為脈衝狀地供給1至400KHz左右之低頻。
  9. 如請求項8之半導體裝置之製造方法，其中，上述處理氣體包含氬。
  10. 如請求項2之半導體裝置之製造方法，其中，上述處理氣體包含氬。
  11. 如請求項1之半導體裝置之製造方法，其中，於形成上述第二氮化矽層之步驟後，在自上述電漿產生部供給上述第一電力之狀態下，停止自上述離子控制部供給第二電力，而於上述第二氮化矽層上形成第三氮化矽層。
  12. 如請求項11之半導體裝置之製造方法，其中，上述離子控制部具有低頻電源，上述低頻電源構成為脈衝狀地供給1至400KHz左右之低頻。
  13. 如請求項12之半導體裝置之製造方法，其中，上述處理氣體包含氬。
  14. 如請求項11之半導體裝置之製造方法，其中，上述處理氣體包含氬。
  15. 如請求項1之半導體裝置之製造方法，其中，上述離子控制部具有低頻電源，上述低頻電源構成為脈衝狀地供給1至400KHz左右之低頻。
  16. 如請求項15之半導體裝置之製造方法，其中，上述處理氣體包含氬。
  17. 如請求項1之半導體裝置之製造方法，其中，上述處理氣體包含氬。
  18. 如請求項17之半導體裝置之製造方法，其中，形成上述第一氮化矽層時之上述第一電力之大小係構成為大於形成上述第二氮化矽層時之高頻之電力。
  19. 如請求項1之半導體裝置之製造方法，其中，形成上述第一氮化矽層時之上述第一電力之大小係構成為大於形成上述第二氮化矽層時之高頻之電力。
  20. 一種基板處理裝置，其包含：基板載置部，其載置形成有絕緣膜之基板；處理室，其對上述基板進行處理；處理氣體供給部，其對上述處理室供給處理氣體；電漿產生部，其對上述處理室產生電漿；離子控制部，其將上述所產生之電漿之離子成分供給至上述基板；及控制部，其以如下方式進行控制：於形成有上述絕緣膜之基板載置於上述基板載置部之狀態下，將處理氣體供給至上述處理室，將第一電力自電漿產生部供給至上述處理室，將供給至上述處理室的氣體進行電漿產生，而於上述絕緣膜上形成第一氮化矽層，與將上述第一電力供給至上述處理室之處理並行地將第二電力自離子控制部供給至上述處理室，而於上述第一氮化矽層上形成拉伸應力較上述第一氮化矽層低之第二氮化矽層。
  21. 一種程式，其藉由電腦使基板處理裝置執行如下手段：於形成有絕緣膜之基板載置於處理室內之基板載置部之狀態下，將處理氣體供給至上述處理室之手段；將第一電力自電漿產生部供給至上述處理室，將供給至上述處理室的氣體進行電漿產生，而於上述絕緣膜上形成第一氮化矽層之手段；及與將上述第一電力供給至上述處理室之處理並行地將第二電力自離子控制部供給至上述處理室，而於上述第一氮化矽層上形成拉伸應力較上述第一氮化矽層低之第二氮化矽層之手段。
TW106127447A 2017-02-16 2017-08-14 半導體裝置之製造方法、基板處理裝置及程式 TWI661073B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017-026850 2017-02-16
JP2017026850A JP6787813B2 (ja) 2017-02-16 2017-02-16 半導体装置の製造方法、基板処理装置およびプログラム

Publications (2)

Publication Number Publication Date
TW201843334A TW201843334A (zh) 2018-12-16
TWI661073B true TWI661073B (zh) 2019-06-01

Family

ID=63104816

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106127447A TWI661073B (zh) 2017-02-16 2017-08-14 半導體裝置之製造方法、基板處理裝置及程式

Country Status (5)

Country Link
US (1) US10115583B2 (zh)
JP (1) JP6787813B2 (zh)
KR (1) KR101946723B1 (zh)
CN (1) CN108447766B (zh)
TW (1) TWI661073B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102514751B1 (ko) 2018-07-13 2023-03-27 아사히 가세이 가부시키가이샤 메타크릴계 수지, 성형체, 광학 부품 또는 자동차 부품
JP6807420B2 (ja) * 2019-02-21 2021-01-06 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム
KR20210058330A (ko) 2019-11-14 2021-05-24 에스케이하이닉스 주식회사 박막 형성 방법 및 이를 이용한 비휘발성 메모리 장치의 제조방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150013607A1 (en) * 2010-03-25 2015-01-15 Novellus Systems, Inc. In-situ deposition of film stacks

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10256243A (ja) * 1997-03-17 1998-09-25 Matsushita Electric Ind Co Ltd 薄膜、薄膜形成方法及び装置
JP4255563B2 (ja) * 1999-04-05 2009-04-15 東京エレクトロン株式会社 半導体製造方法及び半導体製造装置
JP2001358129A (ja) * 2000-06-16 2001-12-26 Matsushita Electric Ind Co Ltd プラズマ処理方法及びプラズマ処理装置
JP2006100698A (ja) * 2004-09-30 2006-04-13 Toshiba Corp 半導体装置の製造方法
TW200930135A (en) 2007-08-31 2009-07-01 Tokyo Electron Ltd Organic electronic device, organic electronic device manufacturing method, organic electronic device manufacturing apparatus, substrate processing system, protection film structure and storage medium with control program stored therein
JP2009267391A (ja) * 2008-03-31 2009-11-12 Tokyo Electron Ltd 窒化珪素膜の製造方法、窒化珪素膜積層体の製造方法、コンピュータ読み取り可能な記憶媒体およびプラズマｃｖｄ装置
JP2009290073A (ja) * 2008-05-30 2009-12-10 Renesas Technology Corp 半導体装置及びその製造方法
JP5460011B2 (ja) * 2008-09-30 2014-04-02 東京エレクトロン株式会社 窒化珪素膜の成膜方法、コンピュータ読み取り可能な記憶媒体およびプラズマｃｖｄ装置
US20110079883A1 (en) * 2009-10-01 2011-04-07 Canon Kabushiki Kaisha Ferroelectric thin film
JP2011249626A (ja) * 2010-05-28 2011-12-08 Mitsubishi Heavy Ind Ltd 半導体素子の窒化珪素膜、窒化珪素膜の製造方法及び装置
CN102931072A (zh) * 2012-11-12 2013-02-13 上海华力微电子有限公司 双应力薄膜的制造方法以及半导体器件
KR102130558B1 (ko) 2013-09-02 2020-07-07 삼성전자주식회사 반도체 장치
JP2015149354A (ja) * 2014-02-05 2015-08-20 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP6402528B2 (ja) * 2014-08-07 2018-10-10 富士通セミコンダクター株式会社 半導体装置及びその製造方法
KR20160028601A (ko) 2014-09-03 2016-03-14 삼성전자주식회사 반도체 제조 장비 및 이를 이용하는 반도체 소자의 제조 방법
KR101503258B1 (ko) * 2014-11-14 2015-03-17 (주) 일하하이텍 플라즈마를 이용한 기판 처리 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150013607A1 (en) * 2010-03-25 2015-01-15 Novellus Systems, Inc. In-situ deposition of film stacks

Also Published As

Publication number Publication date
US10115583B2 (en) 2018-10-30
KR20180094767A (ko) 2018-08-24
US20180233348A1 (en) 2018-08-16
JP6787813B2 (ja) 2020-11-18
CN108447766B (zh) 2021-11-09
KR101946723B1 (ko) 2019-02-11
TW201843334A (zh) 2018-12-16
CN108447766A (zh) 2018-08-24
JP2018133477A (ja) 2018-08-23

Similar Documents

Publication Publication Date Title
TWI661073B (zh) 半導體裝置之製造方法、基板處理裝置及程式
WO2014148551A1 (ja) 半導体装置の製造方法、基板処理装置および記録媒体
US20190393057A1 (en) Substrate processing apparatus
JP6419762B2 (ja) 半導体装置の製造方法、基板処理装置およびプログラム
JP6902941B2 (ja) プラズマ処理方法およびプラズマ処理装置
TWI682460B (zh) 半導體裝置的製造方法、基板處理裝置及程式
TWI619185B (zh) Semiconductor device manufacturing method, substrate processing device, and program
CN110957238B (zh) 半导体器件的制造方法、衬底处理装置及记录介质
WO2004027857A1 (ja) 半導体基板の処理方法
TWI652741B (zh) 半導體裝置之製造方法、基板處理裝置及程式
CN107275280B (zh) 半导体器件的制造方法及衬底处理装置
JP6441989B2 (ja) 半導体装置の製造方法、基板処理装置、プログラムおよび記録媒体
JPWO2016046976A1 (ja) 半導体装置の製造方法、基板処理装置およびプログラム