CN101593764A - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明使得可以获得一种能够形成可靠性高的上布线而对用于MTJ器件的磁材料的性质无有害影响的半导体器件及其制造方法。用可还原NH3或者H2施加等离子体处理作为预处理。随后，用以在MTJ器件上施以拉伸应力的拉伸应力氮化硅膜形成于包层上方和其中未形成包层的层间电介质膜上方。接着，用以在MTJ器件上施以压缩应力的压缩应力氮化硅膜形成于拉伸应力氮化硅膜上方。用于形成拉伸应力氮化硅膜和压缩应力氮化硅膜的条件如下：使用平行板型等离子体CVD装置；在0.03到0.4W/cm2的范围中设置射频功率；在200℃到350℃的范围中设置膜形成温度。
Description
相关申请的交叉引用
包括说明书、附图和说明书摘要的于2008年5月30日提交的日本专利申请第2008-142534号的公开内容通过整体引用结合于此。
技术领域
本发明涉及一种具有存储器器件如MTJ(磁隧道结)器件的半导体器件和一种用于制造该半导体器件的方法。
背景技术
MRAM是用以通过使用存储器器件中的磁物质并且控制磁物质中的磁化定向来存储数据的存储器、即用以通过在电子的自旋中存储信息来保持数据的存储器，并且电路被构造成可随机存取。有作为MRAM中所用存储器器件的MTJ器件。这里，术语“MTJ器件”在说明书中用作为包括TMR(隧道磁电阻)器件的概念。
MTJ器件一般被制造成电耦合到作为形成于MTJ器件上方的传导层的上布线。具有上布线的结构及其制造方法的例子是在日本待审专利公开号2007-53315中公开的磁存储器器件及其制造方法。
发明内容
如上所言，MRAM使用磁材料作为存储器器件(MTJ器件)。从磁材料的磁性质中的热阻观点来看需要在低温施加在形成MTJ器件之后的布线工艺。因而，希望在低温工艺中形成上布线如Cu布线。
然而顾虑的是在低温形成Cu布线(上布线)受到类似地在低温形成于Cu布线上方的层间电介质膜的质量脆弱等的影响并且影响上布线的可靠性。
已经设计本发明以便解决上述问题(顾虑)，而本发明的一个目的在于获得这样一种半导体器件和用于制造该半导体器件的方法，该半导体器件允许形成可靠性高的上布线而对用于MTJ器件的磁材料的性质无有害影响。
在根据本发明的一个实施例中，形成于MTJ器件部分之上并且形成于包层上方的氮化硅膜由包括拉伸应力氮化硅膜和压缩应力氮化硅膜的分层结构构成，该包层构成电耦合到MTJ器件部分的上布线部分。
根据实施例，由于可以通过相对低功率的制造方法来形成拉伸应力氮化硅膜和压缩应力氮化硅膜两者，所以通过使对MTJ器件部分的破坏最小化来防止对MTJ器件部分中的磁膜性质的不利影响。
此外，由于压缩应力氮化硅膜具有提高上布线部分的可靠性的功能，所以可以表现出提高上布线部分的可靠性的效果。
附图说明
图1是示出根据本发明第一实施例的MRAM中的MTJ器件部分的平面结构的平面图。
图2是示出根据第一实施例的MRAM的制造方法的截面图。
图3是示出根据第一实施例的MRAM的制造方法的截面图。
图4是示出根据第一实施例的MRAM的制造方法的截面图。
图5是示出根据第一实施例的MRAM的制造方法的截面图。
图6是示出根据第一实施例的MRAM的制造方法的截面图。
图7是示出根据第一实施例的MRAM的制造方法的截面图。
图8是示出根据第一实施例的MRAM的制造方法的截面图。
图9是示出根据第一实施例的MRAM的制造方法的截面图。
图10是示出根据第一实施例的MRAM的制造方法的截面图。
图11是示出根据第一实施例的MRAM的制造方法的截面图。
图12是示出根据第一实施例的MRAM的制造方法的截面图。
图13是示出根据第一实施例的MRAM的制造方法的截面图。
图14是示出根据第一实施例的MRAM的制造方法的截面图。
图15是示出根据第一实施例的MRAM的制造方法的截面图。
图16是示出根据第一实施例的MRAM的制造方法的截面图。
图17是示出根据第一实施例的MRAM的制造方法的截面图。
图18是示出根据第一实施例的MRAM的制造方法的截面图。
图19是示出根据第一实施例的MRAM的制造方法的截面图。
图20是示出根据第一实施例的MRAM的制造方法的截面图。
图21是示出根据第一实施例的包括布线结构的存储器单元部分的平面结构的平面图。
图22(a)至22(c)是示出根据第一实施例的MRAM的制造方法的截面图。
图23(a)至23(c)是示出根据第一实施例的MRAM的制造方法的截面图。
图24(a)至24(c)是示出根据第一实施例的MRAM的制造方法的截面图。
图25(a)至25(c)是示出根据第一实施例的MRAM的制造方法的截面图。
图26(a)至26(c)是示出根据第一实施例的MRAM的制造方法的截面图。
图27(a)至27(c)是示出根据第一实施例的MRAM的制造方法的截面图。
图28(a)至28(c)是示出根据第一实施例的MRAM的制造方法的截面图。
图29(a)至29(c)是示出根据第一实施例的MRAM的制造方法的截面图。
图30(a)至30(c)是示出根据第一实施例的MRAM的制造方法的截面图。
图31(a)至31(c)是示出根据第一实施例的MRAM的制造方法的截面图。
图32是示出图30(a)至30(c)中的存储器单元部分中的标注区中的展开结构的说明图。
图33是示出当在MTJ器件中的上布线上方形成氮化硅膜时所用射频功率与MTJ器件的切换电流变化之间关系的图。
图34(a)至34(c)是示出根据本发明第二实施例的MRAM的结构的截面图。
图35(a)至35(c)是示出根据本发明第三实施例的MRAM的结构的截面图。
图36(a)至36(c)是示出根据本发明第三实施例的MRAM的结构的修改例子的截面图。
具体实施方式
[第一实施例]
图1是示出根据本发明第一实施例的MRAM中的存储器单元部分(存储器单元形成区)的平面结构的平面图。如图中所示，在平面图中具有矩形形状的下电极EB1形成于半导体衬底100上方，而在平面图中具有椭圆形状的MTJ器件(MD1)(上电极ET1)形成于下电极EB1上方的右侧上。另外，在平面图中具有与下电极EB1相同的矩形形状的氮化硅膜33被形成为覆盖MTJ器件MD1。另外，通孔40形成于MTJ器件MD1的中心。
图2至图20是示出根据第一实施例的MRAM的制造方法的截面图。这里，图2至图20是在图1中的线A-A上获得的截面图。图21是示出根据第一实施例的包括布线结构的存储器单元部分的平面结构的平面图。图22至图31是示出根据第一实施例的MRAM的制造方法的截面图。这里，在图22至图31的各图中，(a)代表在图21中的线X-X获得的截面图，(b)代表在图21中的线Y-Y上获得的截面图，而(c)代表在与存储器单元部分不同的外围电路部分处的横截面结构。下文参照图2至图31说明用于制造根据第一实施例的MRAM的方法。
首先如图2中所示，器件隔离区2有选择地形成于半导体衬底100的上层部分。在器件隔离区2、2之间的半导体衬底100的上层部分充当其中形成晶体管等的有源区1。
然后如图3中所示，通过引入第一导电类型的杂质，在半导体衬底100的上层部分形成阱区1w。
接着如图4中所示，栅极电介质膜11形成于在阱区1w上方，而栅极电极12有选择地形成于栅极电介质膜11上方。阱区1w在栅极电极12之下的表面限定为沟道区1c。
接着如图5中所示，第二导电类型(与第一导电类型相反的导电类型)的杂质以自对准方式注入和扩散到栅极电极12中，而随后双层结构的侧壁13形成于栅极电极12的侧面之上。随后，通过以自对准方式将第二导电类型杂质注入和扩散到栅极电极12和侧壁13中来形成在沟道区1c的附近具有扩展区的成对源极/漏极区14、14。结果形成包括沟道区1c、栅极电介质膜11、栅极电极12和源极/漏极区14的MOS晶体管Q1。
接着如图6中所示，例如CoSi或者NiSi的硅化物区15形成于源极/漏极区14、14和栅极电极12各自的表面上。
接着如图7中所示，层间电介质膜16形成于整个表面上方，而以穿过层间电介质膜16的方式有选择地形成接触塞17。接触塞17在成对源极/漏极区14、14之一中电耦合到硅化物区15。
进一步，如图8中所示，氮化物膜41和层间电介质膜18(作为氧化物膜)层叠在整个表面上方，而以穿过氮化物膜41和层间电介质膜18的方式有选择地形成Cu布线19。结果，Cu布线19的一部分电耦合到接触塞17。以这一方式，Cu布线19形成为第一分层金属布线。
接着如图9中所示，氮化物膜42以及层间电介质膜20和21(作为氧化物膜)层叠在整个表面上方，而以穿过氮化物膜42和层间电介质膜20的方式有选择地形成细孔72。另外，在包括细孔72的区域中以穿过层间电介质膜21的方式有选择地形成布线孔62，而随后通过嵌入于细孔72和布线孔62中来形成Cu布线22。Cu布线22电耦合到Cu布线19(Cu布线19电耦合到接触塞17)。以这一方式，Cu布线22通过大马士革技术形成为第二分层金属布线。
随后如图10中所示，氮化物膜43以及层间电介质膜23和24(包括氧化物膜)形成于整个表面上方，而以穿过氮化物膜43和层间电介质膜23的方式有选择地形成细孔73。另外，在包括细孔73的区域中以穿过层间电介质膜24的方式有选择地形成布线孔63。随后，用于磁屏蔽的包层51通过溅射方法形成于布线孔63和细孔73的侧面和底面上方。作为包层51的组成材料，矫顽磁力小并且残留磁化少、但是磁性质相对于磁场呈线性的材料(钴、铁、镍等或者其化合物(例如NiFe))是合乎需要的。
然后如图11中所示，填充细孔73和布线孔63并且形成Cu布线25(引线25r和数字线25d(字线))。然后，引线25r电耦合到Cu布线22。以这一方式，通过大马士革技术来形成作为第三分层金属布线的Cu布线25和包层51。
随后如图12中所示，包括氮化硅膜的层间电介质膜26形成于整个表面上方，而在存储器单元部分中在引线25r的区域中以穿过一部分的方式有选择地形成通孔9。
然后如图13中所示，阻挡金属层28形成于包括通孔9的内部的整个表面上方，而通路嵌入金属层29形成于阻挡金属层28上方。
接着如图14中所示，向阻挡金属层28和通路嵌入金属层29施加CMP处理，而仅保留通孔9中的阻挡金属层28和通路嵌入金属层29。
随后如图15中所示，下电极层30、MTJ膜31和上电极层32层叠在整个表面上方。这里，下电极层30和上电极层32例如使用Ta作为组成材料并且例如通过溅射方法来形成。
接着如图16中所示，用图中未示出的构图的抗蚀剂来构图MTJ膜31和上电极层32，并且获得MTJ器件MD1和上电极ET1。MTJ器件MD1和上电极ET1构成MTJ器件部分。
接着如图17中所示，氮化硅膜33形成于包括MTJ器件部分(MTJ器件MD1和上电极ET1)的整个表面上方。结果，氮化硅膜33直接地形成于MTJ器件MD1的表面和侧面上。然后，抗蚀剂图案34通过光刻技术有选择地形成于氮化硅膜33上方。
另外如图18中所示，通过使用抗蚀剂图案34作为掩模通过干蚀刻技术来构图氮化硅膜33和下电极层30，因此获得构图的氮化硅膜33和下电极EB1。
以这一方式，同时构图氮化硅膜33和下电极层30，因此在构图下电极层30时MTJ器件MD1的表面和侧面由氮化硅膜33保护。结果可以有效地阻止出现MTJ器件MD1由下电极层30的残留物沉积到MTJ器件MD1的侧面上造成的漏电。因此，由于用相同掩模形成氮化硅膜33和下电极层30，所以在工艺中的变化内在平面图中获得相同形状。
图19是示出图18中的标注区v1的展开结构的说明图。这里，在图中未示出氮化硅膜33。如图中所示，在下电极EB1上方获得包括MTJ器件MD1和上电极ET1的MTJ器件部分。这里，MTJ器件MD1的具体结构采用包括下磁膜6(固定层)(包括铁磁膜，比如合金膜或者非晶膜，该膜例如包含Co、Fe和Ni)、隧道电介质膜7(例如包括Al2O3或者MgO)和上磁膜8(自由层)的分层结构。
然后如图20中所示，包括SiO2的层间电介质膜35a(第一电介质区)以覆盖包括氮化硅膜33的整个MTJ器件部分的方式形成于整个表面上方。这时，在存储器单元部分中，即使氢和湿气从层间电介质膜35a扩散，氮化硅膜33的存在仍然使得可以阻止对MTJ器件MD1的磁破坏。另外，通过向层间电介质膜35a施加CMP处理来平坦化层间电介质膜35a。
下文参照图22至图31中的截面图进行说明。在参照图22至图31的说明之前，说明在完成图21中所示上布线之后的MRAM的平面结构。
如图21中所示，形成在平面图中具有矩形形状的下电极EB1，而在平面图中具有椭圆形状的MTJ器件MD1(上电极ET1)形成于下电极EB1的右侧上。另外，在平面图中具有与下电极EB1相同的矩形形状的氮化硅膜33形成于MTJ器件MD1上方。另外，通孔40形成于MTJ器件MD1的中心。另外，通孔9形成于下电极EB1的左侧上并且电耦合到下方引线25r。
另外，Cu布线37以覆盖整个下电极EB1(氮化硅膜33)并且在图中横向方向上通过的方式形成为上布线(位线)。另外，数字线25d在图中竖直方向上形成于包括其中形成MTJ器件MD1的整个区域的下层。
然后，在图21中的线X-X获得的结构截面图(沿着Cu布线37的中心线(在通孔9和40上方)的截面图)表示为图22至图31中的图(a)，而在图21中的线Y-Y获得的结构截面图(沿着数字线25d的中心线(在通孔40上方)的截面图)表示为图22至图31中的图(b)。
另外，在图22至图31中的各图(a)至(c)中示出从层间电介质膜24起的上部结构而未示出低于层间电介质膜24的层。另外，在图22至图31中的各图(a)和(b)中示出两个单位的MTJ器件MD1并且示出包括氮化硅膜26a和氧化硅膜26b的层间电介质膜26的结构。下文参照图22至图31说明用于制造根据第一实施例的在图20中所示结构之后的结构的方法。
首先如图22(a)和图22(b)中所示，在存储器单元部分，通孔40以穿过氮化硅膜33和层间电介质膜35a的方式有选择地形成于上电极ET1之上。这时，当穿透层间电介质膜35a时氮化硅膜33充当停止膜。与通孔40的形成一起，在外围电路部分以穿过层间电介质膜35a和层间电介质膜26(氮化硅膜26a和氧化硅膜26b)的方式形成通孔40p(图22(c))。
接着如图23(a)和图23(b)中所示，Cu布线37a在存储器单元部分嵌入通孔40中，而Cu布线(接触塞)37a在外围电路部分嵌入于通孔40p中(图23(c))。
接着如图24(a)至图24(c)中所示，包括SiO2等的层间电介质膜35b(第二电介质区)例如在300℃或者更低的低温通过HDP-CVD(高密度等离子体化学气相沉积)方法形成于整个表面上方，而随后通过向层间电介质膜35b施加CMP处理来平坦化层间电介质膜35b。随后如图24(a)至图24(c)中所示，在存储器单元部分(图24(a)和图24(b))和外围电路部分(图24(c))以有选择地穿过层间电介质膜35b的方式形成沟槽36。这时，形成沟槽36使得可以暴露Cu布线37a的表面。
然后如图25(a)至图25(c)中所示，用于磁屏蔽的指定厚度的包层53a通过溅射方法形成于沟槽36的底面和侧面上方以及层间电介质膜35b上方。这里，作为用于包层53a的组成材料，具有与包层51相同的特征的材料是合乎需要的。
随后如图26(a)至图26(c)中所示，通过回蚀有选择地去除在沟槽36的底面上方和在层间电介质膜35b上方形成的包层53a。
然后如图27(a)至图27(c)中所示，通过将Cu布线37b嵌入沟槽36中并且形成Cu布线37b来获得位线。结果，在存储器单元部分的Cu布线37b(图27(a)和图27(b))通过Cu布线37a电耦合到MTJ器件MD 1的上电极ET1。以相同方式，在外围电路部分(图27(c))的Cu布线37b通过Cu布线37a电耦合到Cu布线25。以这一方式，形成作为第四分层金属布线和主布线部分来工作的Cu布线37(37a和37b)。这里，也可以通过双大马士革来一体地形成Cu布线37。
随后如图28(a)至图28(c)中所示，用于磁屏蔽的指定厚度的包层53b形成于整个表面上方。这里，作为用于包层53b的组成材料，具有与包层51相同的特征的材料是合乎需要的。
另外如图29(a)至图29(c)中所示，有选择地去除包层53b，从而包层53b可以仅保留于Cu布线37b上方。
接着如图30(a)至图30(c)中所示，氮化硅膜55作为用于Cu布线37b的衬垫膜形成于整个表面上方。随后如图31(a)至图31(c)中所示，包括SiO2等的层间电介质膜56在300℃或者更低的低温通过HDP-CVD方法形成于整个表面上方，并且由此完成图1至图31中所示根据第一实施例的具有如下存储器单元部分的MRAM，该存储器单元部分包括下电极EB1、MTJ器件MD1和上电极ET1。
(用于形成氮化硅膜55的方法)
图32是示出图30(a)和图30(b)中的存储器单元部分处的标注区v2和v3中的展开结构的说明图。
如图中所示，形成于包层53b上方的氮化硅膜55由包括拉伸应力氮化硅膜55p和压缩应力氮化硅膜55c的分层结构构成。这在下文具体地加以描述。
首先，在形成氮化硅膜55之前用可还原NH3或者H2施加等离子体处理作为预处理。
随后，用以在MTJ器件MD1上施以拉伸张力的拉伸应力氮化硅膜55p形成于包层53b和其中未形成包层53b的层间电介质膜35b上方。
接着，用以在MTJ器件MD1上施以压缩应力的压缩应力氮化硅膜55c形成于拉伸应力氮化硅膜55p上方。
用于形成拉伸应力氮化硅膜55p和压缩应力氮化硅膜55c的条件的例子如下。
首先，使用平行板型等离子体CVD装置作为用于形成拉伸应力氮化硅膜55p和压缩应力氮化硅膜55c的装置。然后使用硅烷(SiH4)/氨气(NH3)/氮气(N2)作为膜形成气体。
例如，SiH4、NH3和N2的流速可以分别设置成10到500(sccm)、10到500(sccm)和10到50,000(sccm)。
另外，在膜形成期间的压力设置成1到21(Torr)，平行板型等离子体CVD装置中的平行板之间的电极间隔设置成5到15mm，而射频功率(13.56MHz)设置成0.03到0.4W/cm2。另外，膜形成温度设置成200℃到350℃以免对用于MTJ器件MD1的磁材料的磁性质有不良影响。
这里，对用于MTJ器件MD1的磁材料的电和磁性质无不良影响的温度的上限在用于构成MTJ器件MD1的隧道电介质膜7的组成材料为铝氧化物(AlOx)如氧化铝(Al2O3)的情况下为300℃而在用于隧道电介质膜7的组成材料为镁氧化物(MgO)的情况下为350℃。
因而，当鉴于用于MTJ器件的磁材料的电和磁性质来形成氮化硅膜55时，理想的膜形成温度在用于构成MTJ器件MD1的隧道电介质膜7的组成材料为AlOx的情况下范围为200℃到300℃而在用于隧道电介质膜7的组成材料为MgO的情况下范围为200℃到350℃。
温度的上限在AlOx与MgO用于隧道电介质膜7的组成材料之间不同的原因如下。在隧道电介质膜7(隧道阻挡层)为非晶体状态下使用AlOx而在晶体状态下使用MgO。因而，在MgO的情况下结晶需要退火，而约350℃的温度作为退火温度是必需的。然而如果过量地提升退火温度，则MTJ器件MD1中的固定层的磁性质恶化。鉴于该顾虑，温度的上限设置成350℃。另一方面，在AlOx的情况下，在如上所言非晶体状态下使用该材料，因此无需用于结晶的退火。因而，需要约300℃的低温工艺，因此温度的上限设置成300℃。
在膜形成条件的范围中，可以通过设置膜形成气体中的SiH4、NH3和N2的气体流速之比、在膜形成期间的压力等的方法来容易地设置和控制形成的氮化硅膜的拉伸应力和压缩应力。例如，可以通过降低在膜形成期间的压力来增加压缩应力，而可以通过提升在膜形成期间的压力来增加拉伸应力。
(效果)
下文说明通过以首先是拉伸应力氮化硅膜55p、然后是压缩应力氮化硅膜55c的顺序形成氮化硅膜55而产生的效果。
在其中仅形成拉伸应力氮化硅膜55p作为氮化硅膜55的情况下，可以阻止MTJ器件MD1中的磁性质的恶化。这是因为可以在满足前述膜形成条件之时用低射频功率(0.4W/cm2或者更低)形成拉伸应力氮化硅膜55p，因此可以减少对MTJ器件MD1造成的等离子体破坏。
然而在其中仅形成拉伸应力氮化硅膜55p的情况下，Cu布线37的可靠性(EM(电迁移)、TDDB(电介质击穿的时间相关性)等)不合需要地降低。
为了应对这一点，压缩应力氮化硅膜55c进一步形成于拉伸应力氮化硅膜55p上方。压缩应力氮化硅膜55c具有提高Cu布线37的诸如EM、TDDM等可靠性的功能，因此可以提高Cu布线37的可靠性。
另外，也可以用与拉伸应力氮化硅膜55p相同的方式用低射频功率形成压缩应力氮化硅膜55c，因此可以表现阻止MTJ器件MD1中的磁性质恶化的效果。
另外，为了形成具有良好粘合性的氮化硅膜55，有必要以首先是拉伸应力氮化硅膜55p、然后是压缩应力氮化硅膜55c的顺序沉积氮化硅膜55。
原因之一可能在于：由于拉伸应力氮化硅膜55p具有低密度并且本质上脆弱，所以通过用高密度的压缩应力氮化硅膜55c覆盖拉伸应力氮化硅膜55p的表面可以防止它吸潮。
另一原因如下。尽管拉伸应力氮化硅膜55p较压缩应力氮化硅膜55c而言与用于包层的传导层如Cu或者铁、钴或者镍的粘合性很好而与层间电介质膜的粘合性较差，但是压缩应力氮化硅膜55c较拉伸应力氮化硅膜55p而言与传导层的粘合性稍差但是与层间电介质膜的粘合性很好。因而，压缩应力氮化硅膜55c与作为上层的层间电介质膜的粘合性很好，而拉伸应力氮化硅膜55p与包层53b的粘合性也很好，因此可以有效地阻止脱落。据估计出于这一原因，拉伸应力氮化硅膜55p和压缩应力氮化硅膜55c用来弥补相互的不足。
另外，在氮化硅膜55仅包括压缩应力氮化硅膜55c的情况下，顾虑的是可能在压缩应力氮化硅膜55c之下的层中具有较差粘合性的部分出现脱落。然而在第一实施例中，由于拉伸应力氮化硅膜55p形成于氮化硅膜55中的压缩应力氮化硅膜55c之下，所以可以有效地避免该顾虑。
如果拉伸应力氮化硅膜55p太厚，则Cu布线37的可靠性恶化。因此希望将压缩应力氮化硅膜55c形成为比拉伸应力氮化硅膜55p更厚。可设想的一个例子在于拉伸应力氮化硅膜55p的厚度设置成不多于氮化硅膜55的总厚度的20％，而压缩应力氮化硅膜55c的厚度设置成不少于总厚度的80％。
可以通过形成比拉伸应力氮化硅膜55p更厚的压缩应力氮化硅膜55c来必然地增加Cu布线37的可靠性。
图33是示出作为在形成氮化硅膜55(拉伸应力氮化硅膜55p和压缩应力氮化硅膜55c)时所用膜形成条件之一的射频功率与MTJ器件MD1的切换电流变化之间关系的曲线图。在图中，沿着水平轴示出射频而沿着竖直轴示出写入电流变化(a.u.(任意单位))。
如图中所示，理解到即使在其中射频功率在作为膜形成条件中的最大射频功率的0.4(W/cm2)附近，与其中射频功率约为1.6(W/cm2)的情况相比仍然可以将变化抑制60％或者更多。
以这一方式，可以通过用相对低的射频功率(最大为0.4而理想地为0.1(W/cm2))形成氮化硅膜55来高效地阻止MTJ器件MD1的磁性质恶化。
以这一方式，在根据第一实施例的MRAM中，包括拉伸应力氮化硅膜55p和压缩应力氮化硅膜55c的分层结构的氮化硅膜55形成于与Cu布线37b一起构成上布线部分的包层53b上方、即上布线部分上方。这时，首先形成拉伸应力氮化硅膜55p，而随后形成压缩应力氮化硅膜55c。
由于可以在相对低射频功率的膜形成条件之下形成拉伸应力氮化硅膜55p和压缩应力氮化硅膜55c，所以可以使对MTJ器件MD1的破坏最小化并且由此避免对MTJ器件MD1中的磁膜(下磁膜6和上磁膜8)的性质的不利影响。
另外，由于形成了具有提高Cu布线37的可靠性这一功能的压缩应力氮化硅膜55c，所以可以提高上布线部分的可靠性。
另外，通过首先形成拉伸应力氮化硅膜55p、然后形成压缩应力氮化硅膜55c，可以在包层53b和层间电介质膜35b上方形成具有良好粘合性的氮化硅膜55。
另外，理想的是拉伸应力氮化硅膜55p具有300MPa或者更多的拉伸应力而压缩应力氮化硅膜55c具有1,000MPa或者更多的压缩应力。通过形成分别具有这样的拉伸应力和压缩应力的拉伸应力氮化硅膜55p和压缩应力氮化硅膜55c，可以更一致地提高Cu布线37的可靠性同时满足膜形成温度。
另外，通过在350℃或者更低的膜形成条件之下形成拉伸应力氮化硅膜55p和压缩应力氮化硅膜55c，可以阻止拉伸应力氮化硅膜55p和压缩应力氮化硅膜55c的膜形成温度对MTJ器件MD1中的磁膜性质有不利影响。
此外，由于在形成拉伸应力氮化硅膜55p和压缩应力氮化硅膜55c之前用可还原NH3或者H2施加等离子体处理作为预处理，所以可以在依次地形成拉伸应力氮化硅膜55p和压缩应力氮化硅膜55c时增强粘合性。
[第二实施例]
图34(a)至34(c)是示出根据本发明第二实施例的MRAM的结构的截面图。在图34(a)至34(c)中，图34(a)代表在图21中的线X-X上获得的截面图，图34(b)代表在图21中的线Y-Y上获得的截面图，而图34(c)代表在与存储器单元部分不同的外围电路部分处的横截面结构。
根据第二实施例的MRAM与第一实施例的不同在于，氮化硅膜55与第一实施例不同未形成于包层53b上方而是有选择地仅形成于其中未形成包层53b的层间电介质膜35b上方。
下文说明用于制造根据第二实施例的MRAM的方法。在获得图30(a)至30(c)中所示结构之前以与第一实施例相同的方式制造MRAM。
随后如图34(a)至34(c)中所示，氮化硅膜55形成于整个表面上方，有选择地去除Cu布线37b上方的氮化硅膜55，而随后包层53b有选择地形成于Cu布线37b上方。然后，包括SiO2的层间电介质膜56形成于整个表面上方，并且完成图34(a)至34(c)中所示根据第二实施例的MRAM。
以这一方式，在根据第二实施例的MRAM中，包括拉伸应力氮化硅膜55p和压缩应力氮化硅膜55c的分层结构的氮化硅膜55形成于包括上布线部分附近如下区域的层间电介质膜35b上方，在该区域中未形成包括Cu布线37b和包层53b的上布线部分。
结果在根据第二实施例的MRAM中可以以与第一实施例相同的方式增加上布线部分的可靠性而对MTJ器件MD1的磁膜性质无不利影响。
[第三实施例]
图35(a)至35(c)是示出根据本发明第三实施例的MRAM的结构的截面图。图35(a)代表在图21中的线X-X上获得的截面图，图35(b)代表在图21中的线Y-Y上获得的截面图，而图35(c)代表在与存储器单元部分不同的外围电路部分处的横截面结构。
根据第三实施例的MRAM与第一实施例不同在于，与第一实施例不同未形成包层53a和53b。
下文说明用于制造根据第三实施例的MRAM的方法。在获得图24(a)至24(c)中所示结构之前以与第一和第二实施例相同的方式制造MRAM。
随后如图27(a)至27(c)中所示(注意不存在包层53b)，通过将Cu布线37b嵌入到沟槽36中并且形成Cu布线37b来获得位线。结果存储器单元部分中的Cu布线37b(图27(a)和27(b))通过Cu布线37a电耦合到MTJ器件MD1中的上电极ET1。以相同方式，外围电路部分中的Cu布线37b(图27(c))通过Cu布线37a电耦合到Cu布线25。以这一方式，将Cu布线37(37a和37b)形成为第四分层金属布线。
这里，也可设想如下方法，该方法取代图22至图24和图27中所示工艺在形成通孔40(40p)和沟槽36之后通过大马士革技术同时形成Cu布线37a和37b。
接着如图35(a)至35(c)中所示，在氮化硅膜55形成于整个表面上方之后，包括SiO2的层间电介质膜56形成于整个表面上方，并且完成图35(a)至35(c)中所示根据第三实施例的MRAM。
以这一方式，在根据第三实施例的MRAM中，包括拉伸应力氮化硅膜55p和压缩应力氮化硅膜55c的分层结构的氮化硅膜55形成于本身构成上布线部分的Cu布线37b上方。
结果在根据第三实施例的MRAM中，可以以与第一实施例相同的方式增加上布线部分的可靠性而对MTJ器件MD1中的磁膜性质无不利影响。
图36(a)至36(c)是示出根据本发明第三实施例的MRAM的结构的修改例子的截面图。在图36(a)至36(c)中，图36(a)代表在图21中的线X-X上获得的截面图，图36(b)代表在图21中的线Y-Y上获得的截面图，而图36(c)代表在与存储器单元部分不同的周边电路部分处的横截面结构。
如图36(a)至36(c)中所示，在第三实施例的修改例子中，在形成包括拉伸应力氮化硅膜55p和压缩应力氮化硅膜55c的氮化硅膜55之后，包层53b形成于氮化硅膜55上方以便在平面图中覆盖Cu布线37b。这时，可以用氮化硅膜55完全地覆盖整个Cu布线37b或者可以仅覆盖Cu布线37b的一部分。
以这一方式，在根据第三实施例的修改例子的MRAM中，包括拉伸应力氮化硅膜55p和压缩应力氮化硅膜55c的分层结构的氮化硅膜55形成于本身构成上布线部分的Cu布线37b上方。
结果在根据第三实施例的修改例子的MRAM中，可以以与第一实施例相同的方式增加上布线部分的可靠性而对MTJ器件MD1中的磁膜的性质无不利影响。
另外，在根据第三实施例的修改例子的MRAM中，Cu布线37b由包层53b覆盖而氮化硅膜55介于其间。
也就是说，在第三实施例的修改例子中，由于包层53b形成于氮化硅膜55上方而包层53b在第一实施例中形成于氮化硅膜55之下，所以可以在通过溅射方法形成包层时或者通过干蚀刻方法有选择地去除包层时减少进入MTJ器件部分、Cu布线37b等的等离子体的破坏。
另外，在第三实施例的修改例子中，与第二实施例不同，可以在通过溅射方法形成包层时减少进入MTJ器件部分、Cu布线37b等的等离子体的破坏，并且也可以在有选择地去除Cu布线37b上方的氮化硅膜55时减少进入MTJ器件部分、Cu布线37b等的等离子体的破坏。
Claims (17)
1.一种半导体器件，包括：
MTJ器件部分，形成于半导体衬底之上并且包括磁膜；
上布线部分，形成于所述MTJ器件部分之上并且电耦合到所述MTJ器件部分；
第一氮化硅膜，形成于所述上布线部分上方及其附近区域的至少一部分上方；以及
第二氮化硅膜，形成于所述第一氮化硅膜上方，
其中所述第一氮化硅膜包括用以在所述MTJ器件部分上施以拉伸应力的拉伸应力氮化硅膜，并且
其中所述第二氮化硅膜包括用以在所述MTJ器件部分上施以压缩应力的压缩应力氮化硅膜。
2.根据权利要求1所述的半导体器件，
其中所述第一氮化硅膜包括在所述MTJ器件部分上施以的拉伸应力绝对值为300MPa或者更多的拉伸应力氮化硅膜，并且
其中所述第二氮化硅膜包括在所述MTJ器件部分上施以的压缩应力绝对值为1,000MPa或者更多的压缩应力氮化硅膜。
3.根据权利要求1所述的半导体器件，
其中所述第二氮化硅膜包括厚度比所述第一氮化硅膜的厚度更大的第二氮化硅膜。
4.根据权利要求1所述的半导体器件，
其中所述上布线部分包括：
主布线部分；以及
形成于所述主布线部分上方的包层，并且
其中所述第一氮化硅膜形成于所述包层上方。
5.根据权利要求1所述的半导体器件，
其中所述半导体器件包括形成于所述第二氮化硅膜上方并且在平面图中覆盖所述上布线部分的包层。
6.根据权利要求1所述的半导体器件，
其中所述半导体器件还包括形成为覆盖所述MTJ器件部分的层间电介质膜，
其中所述层间电介质膜具有包括整个MTJ器件部分的第一电介质区和形成于所述第一电介质区上方的第二电介质区，
其中所述上布线部分包括：
主布线部分，形成为以穿过所述第一电介质区的方式有选择地嵌入到所述第二电介质区中并且电耦合到所述MTJ器件部分；以及
包层，形成于所述主布线部分上方，并且
其中所述第一氮化硅膜形成于包括未形成所述上布线部分的在所述上布线部分附近的区域的所述第二电介质区上方。
7.根据权利要求1所述的半导体器件，
其中所述上布线部分包括主布线部分，并且
其中所述第一氮化硅膜形成于所述主布线部分上方。
8.一种半导体器件制造方法，包括以下步骤：
(a)在半导体衬底上方有选择地形成包括磁膜的MTJ器件部分；
(b)在所述MTJ器件部分之上形成上布线部分以便电耦合到所述MTJ器件部分；
(c)在所述上布线部分及其附近区域上方形成第一氮化硅膜；并且
(d)在所述第一氮化硅膜上方形成第二氮化硅膜，
其中所述步骤(c)包括形成用以在所述MTJ器件部分上施以拉伸应力的拉伸应力氮化硅膜作为所述第一氮化硅膜的步骤，并且
其中所述步骤(d)包括形成用以在所述MTJ器件部分上施以压缩应力的压缩应力氮化硅膜作为所述第二氮化硅膜的步骤。
9.根据权利要求8所述的半导体器件制造方法，其中所述步骤(c)和(d)中的每一个都包括通过满足350℃或者更低的温度条件而执行的步骤。
10.根据权利要求8所述的半导体器件制造方法，还包括以下步骤：
(e)在所述步骤(b)之后、在所述步骤(c)之前，用还原气体施加等离子体处理。
11.根据权利要求8所述的半导体器件制造方法，其中所述步骤(c)和(d)中的每一个都包括在射频功率为0.4(W/cm2)或者更低的膜形成条件之下应用CVD方法的步骤。
12.根据权利要求8所述的半导体器件制造方法，
其中所述步骤(c)包括形成在所述MTJ器件部分上施以的拉伸应力绝对值为300MPa或者更多的拉伸应力氮化硅膜作为所述第一氮化硅膜的步骤，并且
其中所述步骤(d)包括形成在所述MTJ器件部分上施以的压缩应力绝对值为1,000MPa或者更多的压缩应力氮化硅膜作为所述第二氮化硅膜的步骤。
13.根据权利要求8所述的半导体器件制造方法，其中所述步骤(d)包括形成厚度比所述第一氮化硅膜的厚度更大的所述第二氮化硅膜的步骤。
14.根据权利要求8所述的半导体器件制造方法，
其中所述步骤(b)包括以下步骤：
(b-1)形成主布线部分以便电耦合到所述MTJ器件；并且
(b-2)在所述主布线部分上方形成包层，
其中所述上布线部分包括所述主布线部分和所述包层，并且
其中所述步骤(c)包括在所述包层上方形成所述第一氮化硅膜的步骤。
15.根据权利要求8所述的半导体器件制造方法，
其中所述步骤(b)包括以下步骤：
(b-1)形成层间电介质膜以便覆盖所述MTJ器件部分，所述层间电介质膜具有包括整个MTS器件部分的第一电介质区和形成于所述第一电介质区上方的第二电介质区；并且
(b-2)以有选择地穿过所述第一电介质区的方式形成有选择地嵌入到所述第二电介质区中并且电耦合到所述MTJ器件的主布线部分，
其中所述半导体器件制造方法还包括以下步骤：
(f)在所述步骤(d)之后，在所述上布线部分上方有选择地去除所述第一和第二氮化硅膜；以及
(g)在所述主布线部分上方有选择地形成包层，并且
其中所述上布线部分包括所述主布线部分和所述包层。
16.根据权利要求8所述的半导体器件制造方法，
其中所述步骤(b)包括形成主布线部分以便电耦合到所述MTJ器件的步骤，
其中所述上布线部分仅包括所述主布线部分，并且
其中所述步骤(c)包括在所述主布线部分上方形成所述第一氮化硅膜的步骤。
17.根据权利要求8所述的半导体器件制造方法，还包括以下步骤：
(h)在所述氮化硅膜上方形成在平面图中覆盖所述上布线部分的包层。
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101958341A (zh) * | 2009-07-15 | 2011-01-26 | 台湾积体电路制造股份有限公司 | 通过从mos器件的高k/金属栅极去除界面层缩小eot |
| CN102412138A (zh) * | 2011-05-13 | 2012-04-11 | 上海华力微电子有限公司 | 非现场情况下处理氮化硅膜以保证其高张应力的方法 |
| CN103871867A (zh) * | 2014-03-19 | 2014-06-18 | 武汉新芯集成电路制造有限公司 | 一种低应力氮化硅薄膜的形成方法 |
| CN107527994A (zh) * | 2016-06-20 | 2017-12-29 | 上海磁宇信息科技有限公司 | 一种磁性隧道结双层侧墙及其形成方法 |
| CN108447766A (zh) * | 2017-02-16 | 2018-08-24 | 株式会社日立国际电气 | 半导体器件的制造方法、衬底处理装置及存储介质 |
| CN112331762A (zh) * | 2019-08-05 | 2021-02-05 | 台湾积体电路制造股份有限公司 | 集成芯片及其形成方法 |
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|---|---|---|---|---|
| JP2007184251A (ja) * | 2005-12-07 | 2007-07-19 | Sony Corp | 表示装置 |
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| US8159060B2 (en) * | 2009-10-29 | 2012-04-17 | International Business Machines Corporation | Hybrid bonding interface for 3-dimensional chip integration |
| JP5483281B2 (ja) * | 2010-03-31 | 2014-05-07 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置アセンブリ |
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| JP2012212719A (ja) * | 2011-03-30 | 2012-11-01 | Toshiba Corp | パターン形成方法 |
| US8952504B2 (en) * | 2013-02-08 | 2015-02-10 | Qualcomm Incorporated | Small form factor magnetic shield for magnetorestrictive random access memory (MRAM) |
| TWI512894B (zh) * | 2013-07-30 | 2015-12-11 | Winbond Electronics Corp | 金屬內連線結構及其製程 |
| US9691972B1 (en) * | 2015-12-21 | 2017-06-27 | International Business Machines Corporation | Low temperature encapsulation for magnetic tunnel junction |
| KR20190027582A (ko) | 2017-09-07 | 2019-03-15 | 에스케이하이닉스 주식회사 | 전자 장치 및 그 제조 방법 |
| US10760158B2 (en) * | 2017-12-15 | 2020-09-01 | Lam Research Corporation | Ex situ coating of chamber components for semiconductor processing |
| JP6985220B2 (ja) * | 2018-07-19 | 2021-12-22 | 株式会社日立ハイテク | 磁気トンネル接合素子、それを用いた磁気メモリおよび磁気トンネル接合素子の製造方法 |
Family Cites Families (12)
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|---|---|---|---|---|
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| JPH05144811A (ja) * | 1991-11-22 | 1993-06-11 | Hitachi Ltd | 薄膜半導体装置及びその製造方法 |
| JP2001175198A (ja) * | 1999-12-14 | 2001-06-29 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2003086774A (ja) * | 2001-09-07 | 2003-03-20 | Canon Inc | 磁気メモリ装置およびその製造方法 |
| JP2005072139A (ja) * | 2003-08-21 | 2005-03-17 | Sony Corp | 磁気記憶装置及びその製造方法 |
| US7009266B2 (en) * | 2003-08-29 | 2006-03-07 | Applied Spintronics Technology, Inc. | Method and system for providing a magnetic element including passivation structures |
| JP2005303231A (ja) * | 2004-04-16 | 2005-10-27 | Sony Corp | 磁気メモリ装置 |
| JP5093747B2 (ja) * | 2004-11-16 | 2012-12-12 | 日本電気株式会社 | 磁気メモリ |
| JP2007053315A (ja) | 2005-08-19 | 2007-03-01 | Fujitsu Ltd | 磁気メモリ装置およびその製造方法 |
| JP2007305645A (ja) * | 2006-05-09 | 2007-11-22 | Nec Corp | 磁気メモリ装置、及びその製造方法 |
| US7723128B2 (en) * | 2008-02-18 | 2010-05-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | In-situ formed capping layer in MTJ devices |
| JP2009290073A (ja) * | 2008-05-30 | 2009-12-10 | Renesas Technology Corp | 半導体装置及びその製造方法 |
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Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101958341A (zh) * | 2009-07-15 | 2011-01-26 | 台湾积体电路制造股份有限公司 | 通过从mos器件的高k/金属栅极去除界面层缩小eot |
| CN101958341B (zh) * | 2009-07-15 | 2015-11-25 | 台湾积体电路制造股份有限公司 | 通过从mos器件的高k/金属栅极去除界面层缩小eot |
| US9478637B2 (en) | 2009-07-15 | 2016-10-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Scaling EOT by eliminating interfacial layers from high-K/metal gates of MOS devices |
| CN102412138A (zh) * | 2011-05-13 | 2012-04-11 | 上海华力微电子有限公司 | 非现场情况下处理氮化硅膜以保证其高张应力的方法 |
| CN102412138B (zh) * | 2011-05-13 | 2014-06-04 | 上海华力微电子有限公司 | 非现场情况下处理氮化硅膜以保证其高张应力的方法 |
| CN103871867A (zh) * | 2014-03-19 | 2014-06-18 | 武汉新芯集成电路制造有限公司 | 一种低应力氮化硅薄膜的形成方法 |
| CN107527994A (zh) * | 2016-06-20 | 2017-12-29 | 上海磁宇信息科技有限公司 | 一种磁性隧道结双层侧墙及其形成方法 |
| CN107527994B (zh) * | 2016-06-20 | 2020-10-23 | 上海磁宇信息科技有限公司 | 一种磁性隧道结双层侧墙及其形成方法 |
| CN108447766A (zh) * | 2017-02-16 | 2018-08-24 | 株式会社日立国际电气 | 半导体器件的制造方法、衬底处理装置及存储介质 |
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| CN112331762A (zh) * | 2019-08-05 | 2021-02-05 | 台湾积体电路制造股份有限公司 | 集成芯片及其形成方法 |
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