JP6985220B2 - 磁気トンネル接合素子、それを用いた磁気メモリおよび磁気トンネル接合素子の製造方法 - Google Patents

磁気トンネル接合素子、それを用いた磁気メモリおよび磁気トンネル接合素子の製造方法 Download PDF

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Description

本発明は、磁気メモリ（ＭＲＡＭ：Magnetoresistive Random Access Memory）及び、メモリセルを構成する磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）素子に係り、特に磁気トンネル接合の保護膜に関する。
ＭＲＡＭは、ＭＴＪ素子をメモリセルの構成要素とする抵抗変化型の不揮発メモリである。ＭＴＪ素子の基本構造は、第１の強磁性層、第１の障壁層、第２の強磁性層を積層した３層構造である。
ＭＴＪ素子では、通常、第１の強磁性層、第２の強磁性層のうちどちらか一方を磁化が可変である記録層とし、他方を磁化が反転しづらい参照層とする。ＭＴＪ素子は、第１の強磁性層及び第２の強磁性層の磁化の相対角に応じて素子抵抗が変化する性質を有する。第１の強磁性層の磁化及び第２の強磁性層の磁化が互いに平行になるとき（平行状態）、ＭＴＪ素子抵抗は最小となり、第１の強磁性層の磁化及び第２の強磁性層の磁化が互いに反平行になるとき（反平行状態）、ＭＴＪ素子抵抗は最大となる。この抵抗変化率をトンネル磁気抵抗（ＴＭＲ）比と呼ぶ。
ＭＲＡＭでは、この２つの抵抗状態を「０」と「１」のビット情報に対応させる。ＭＴＪ素子は電源が遮断されても磁化方向を保ち続けるため、ビット情報を保持し続けることができ、不揮発性を有する。また、ＭＴＪ素子に電流を印加することで発生するスピントランスファートルクによって記録層の磁化を反転させ、情報を書き込む方式が主流になりつつある。この場合、ＭＴＪ素子に印加する電流方向によって、書き込む「０」若しくは「１」のビット情報を区別することができる。
次に、ＭＴＪ素子の磁化方向について説明する。ＭＴＪ素子の磁化方向は、磁化が膜面に対して水平方向になる磁性体を、第１の強磁性層、第２の強磁性層に適用することが一般的であった。これは、ＴＭＲ比が大きい材料を、第１の強磁性層及び第２の強磁性層に適用するためであり、このような材料は磁化が膜面に対して水平に向く性質を示すためである。しかし、ＭＴＪ素子の磁化方向は、膜面に対して垂直であるほうが微細化に向き、かつ不揮発性を維持しやすい。そのため、大きな抵抗変化を示し、かつ垂直磁化を実現する材料技術が開発された。その結果、ＴＭＲ比を維持しつつ、ＭＴＪ素子の磁化方向を膜面に対して垂直を維持できるようになっている。例えば特許文献１では、大きなＴＭＲ比が得られる例として、第１の強磁性層及び第２の強磁性層にＣｏＦｅＢ、第１の障壁層にＭｇＯを材料として適用することを開示する。
特許文献２及び特許文献３は、このような垂直磁化膜を有するＭＴＪ素子に応力膜を設け、ＭＴＪ素子を垂直磁化膜の膜面に対して垂直方向に伸長させて垂直方向の形状磁気異方性を増加させることで、ＭＴＪ素子の保磁力特性を向上させられることを開示している。具体的には、特許文献２ではＭＴＪ素子の上側に基板に対して引っ張り応力が加わるような応力膜を配置し、ＭＴＪ素子の下側に基板に対して圧縮応力が加わるような応力膜を配置する素子構造を開示する。また、特許文献３ではＭＴＪ素子を磁化方向に沿って上下に引っ張るように引っ張り応力を与える側壁膜をＭＴＪ素子の側壁に形成する素子構造を開示する。
なお、特許文献４には複数層の保護膜を備えたＭＴＪ素子を開示する。しかし、本文献ではスパッタ法による保護膜形成を前提とするため、保護膜作製方法、保護膜の特性、効果などが大きく異なるものである。
特開２０１１−２５８５９６号公報 特開２０１２−１８２２１９号公報 特開２０１３−８８６８号公報 特開２０１５−１７９６９４号公報
発明者らは、ＭＴＪ素子に垂直磁化膜の膜面に対して垂直方向に伸長させる応力が印加されることで、ＭＴＪ素子の垂直方向の磁化が安定化しなくなる場合があることを見出した。
３ｄ遷移金属を少なくとも１種類含んだ強磁性層材料（例えば、ＣｏＦｅＢ）の磁化方向が膜面に対して垂直になる理由は、強磁性層と障壁層との積層界面において界面磁気異方性が発現し、強磁性層の膜厚が薄膜化されることによって界面磁気異方性の影響が層の全体に及ぶことにある。すなわち、例えば、ＣｏＦｅＢ膜とＭｇＯ膜との積層界面における界面磁気異方性は膜面に対して垂直方向に磁化を揃える効果を持つ。これに対して、ＣｏＦｅＢ膜が本来持つ磁気異方性は、面内方向に磁化を揃える傾向がある。垂直磁化を実現するためには、界面磁気異方性がＣｏＦｅＢ膜の磁気異方性に打ち勝つ必要がある。ＣｏＦｅＢ膜の場合、膜厚を２ｎｍ以下まで十分に薄くすると、ＣｏＦｅＢ膜の磁気異方性に対して界面磁気異方性が支配的になるため、垂直磁化が実現する。
また、ＣｏＦｅＢ膜とＭｇＯ膜との積層界面に界面磁気異方性が発現するメカニズムは、ＣｏＦｅＢ中のＦｅとＭｇＯ中のＯとが、界面において結合するためである。このため、垂直磁気異方性を実現するためには、Ｆｅ（３ｄ遷移金属）とＯとの結合が十分に確保される必要がある。
ＭＴＪ素子に垂直磁化膜の膜面に対して垂直方向に伸長させる応力が印加されることで、ＭＴＪ素子の垂直方向の磁化が安定化しなくなる原因は、界面磁気異方性の発現に重要な役割を果たすＦｅとＯとの結合が、応力印加によって界面に格子不整合が発生し、ＦｅとＯとの結合が阻害されることにあると考えられる。応力印加により形状磁気異方性が増加する形状が得られても、界面磁気異方性が減少することにより、ＭＴＪ素子の特性がかえって劣化することになる。
さらに、界面磁気異方性に着目すると、ＭＴＪ素子の製造工程においてプラズマＣＶＤによる保護膜成膜中において、プラズマによる酸化還元反応のためにＣｏＦｅＢ層とＭｇＯ層の界面磁気異方性の減少が引き起こされる可能性がある。プラズマＣＶＤにより保護膜を成膜する利点は、緻密な膜が得られることにある。界面磁気異方性は、界面におけるＦｅとＯの組成比が１対１のときに最大になることが知られているところ、プラズマＣＶＤによる保護膜成膜工程において酸化または還元反応が生じると、Ｆｅに対するＯの組成比が変化し、界面磁気異方性を減少させるように作用する。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態におけるＭＴＪ素子は、磁気トンネル接合層と、磁気トンネル接合層の側壁に形成される複数層の保護膜とを有し、保護膜は、プラズマＣＶＤにより形成されるＳｉＮ膜であるとともに磁気トンネル接合層に直接接する第１の保護膜を含み、第１の保護膜の成膜条件における水素イオン密度または水素イオンエネルギーは、第１の保護膜以外の保護膜の成膜条件における水素イオン密度または水素イオンエネルギーより低く、第１の保護膜以外の保護膜は、窒素密度が第１の保護膜の窒素密度よりも高い保護膜を含む。
プラズマＣＶＤ成膜による磁気トンネル接合層の磁気特性劣化を抑制し、微細化に対応可能なＭＴＪ素子、ＭＲＡＭを提供する。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
実施例１の垂直磁化ＭＴＪ素子の断面図。 実施例１の垂直磁化ＭＴＪ素子の作製プロセスフロー。 実施例１の垂直磁化ＭＴＪ素子の作製プロセスフロー。 実施例１の垂直磁化ＭＴＪ素子の作製プロセスフロー。 実施例１の垂直磁化ＭＴＪ素子の作製プロセスフロー。 実施例１の垂直磁化ＭＴＪ素子の作製プロセスフロー。 実施例１の垂直磁化ＭＴＪ素子の作製プロセスフロー。 実施例１の垂直磁化ＭＴＪ素子の作製プロセスフロー。 実施例２の垂直磁化ＭＴＪ素子の断面図。 実施例２の垂直磁化ＭＴＪ素子の作製プロセスフロー。 実施例２の垂直磁化ＭＴＪ素子の作製プロセスフロー。 実施例２の垂直磁化ＭＴＪ素子の作製プロセスフロー。 実施例２の垂直磁化ＭＴＪ素子の作製プロセスフロー。 実施例２の垂直磁化ＭＴＪ素子の作製プロセスフロー。 実施例２の垂直磁化ＭＴＪ素子の作製プロセスフロー。 実施例２の垂直磁化ＭＴＪ素子の作製プロセスフロー。 実施例２の垂直磁化ＭＴＪ素子の作製プロセスフロー。 実施例３の垂直磁化ＭＴＪ素子の断面図。 実施例３の垂直磁化ＭＴＪ素子の作製プロセスフロー。 実施例３の垂直磁化ＭＴＪ素子の作製プロセスフロー。 実施例３の垂直磁化ＭＴＪ素子の作製プロセスフロー。 実施例３の垂直磁化ＭＴＪ素子の作製プロセスフロー。 実施例３の垂直磁化ＭＴＪ素子の作製プロセスフロー。 実施例３の垂直磁化ＭＴＪ素子の作製プロセスフロー。 実施例３の垂直磁化ＭＴＪ素子の作製プロセスフロー。 実施例３の垂直磁化ＭＴＪ素子の作製プロセスフロー。 ３層構造の記録層を適用した垂直磁化ＭＴＪ素子の断面図。 積層フェリ型参照層を適用した垂直磁化ＭＴＪ素子の断面図。 ＭＲＡＭメモリセルの概略図。 ＭＲＡＭメモリアレイの概略図。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、構成要素等の数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために、平面図であってもハッチングを付す場合があり、また断面図であってもハッチングを省略する場合がある。
実施例１のＭＴＪ素子の構造を説明する。図１はＭＴＪ素子の断面図である。ＭＴＪ素子１００は、第１の強磁性層１０１、第１の障壁層１０２、第２の強磁性層１０３をこの順に積層した３層構造の磁気トンネル接合層を基本とし、第１の強磁性層１０１の第１の障壁層１０２と逆側の界面に接する下部電極層１０４及び第２の強磁性層の第１の障壁層１０２と逆側の界面に接するキャップ層１０５を備える。図１の例では、下部電極層１０４は、第１の非磁性層１０６、第２の非磁性層１０７、第３の非磁性層１０８の３層構造とした。しかし、ＭＴＪ素子のＴＭＲ比、あるいは磁気異方性が減少しなければ、下部電極層１０４は必ずしも３層でなくても良い。また、キャップ層１０５は１層としたが、ＭＴＪ素子の磁気異方性が減少しなければ１層でなくても良い。また、第１の強磁性層１０１を参照層、第２の強磁性層１０３を記録層とするボトムピン型の構造としても、第１の強磁性層１０１を記録層とし、第２の強磁性層１０３を参照層とするトップピン型の構造としても良い。
第１の強磁性層１０１及び第２の強磁性層１０３の材料はＣｏＦｅＢを適用し、第１の障壁層１０２の材料はＭｇＯを適用した。これは、ＣｏＦｅＢとＭｇＯの積層界面における界面磁気異方性を使って垂直磁化を実現するためである。第１の強磁性層１０１、第２の強磁性層１０３、及び第１の障壁層１０２の材料は、界面磁気異方性が発現し、垂直磁化を実現できる材料の組合せであれば、磁気トンネル接合層の材料として他の材料の組み合わせを用いても構わない。
下部電極層１０４において、第１の非磁性層１０６及び第３の非磁性層１０８の材料にはＴａを用い、第２の非磁性層１０７の材料にはＲｕを用いた。このような積層構造とすることで下部電極層１０４の表面ラフネスを減少することができる。下部電極層１０４の表面ラフネスが大きいと強磁性層と障壁層との界面に乱れが生じ、発現する界面磁気異方性が低下する。表面ラフネスを小さく抑えることで、ＭＴＪ素子１００のＴＭＲ比及び磁気異方性減少を抑制することが可能となる。下部電極層１０４の表面ラフネスを減少することができる材料の組合せであれば、他の材料や他の積層構造を用いても構わない。
キャップ層１０５の材料にはＲｕを用いた。Ｒｕを用いると記録層１０３の磁気異方性が減少する場合もあるので、Ｔａを用いても良い。ただし、キャップ層の材料としてＴａを用いた場合、第２の強磁性層１０３とキャップ層１０５との境界にＣｏＦｅＢとＴａとが混じり合った領域、すなわち磁気的なデッドレイヤが形成される場合がある。これは、第２の強磁性層１０３が実効的に薄くなったことに相当する。このため、キャップ層１０５にＴａを用いる場合は、デッドレイヤの膜厚を考慮して第２の強磁性層１０３の膜厚を決定する必要がある。デッドレイヤの膜厚を考慮しておけば、Ｔａは第２の強磁性層１０３の磁気異方性を減少することはない。以上のように、キャップ層１０５の材料は、第２の強磁性層１０３の磁気異方性を減少しない材料であれば、他の材料を用いても構わない。
実施例１では、図１に示すように、ＭＴＪ素子１００の側壁を覆うように形成された第１の保護膜１０９、及び第１の保護膜１０９を覆うように形成された第２の保護膜１１０を備える。第１の実施例では、第１の保護膜１０９は、プラズマＣＶＤによって成膜される。プラズマＣＶＤによる成膜前の段階では、ＭＴＪ素子１００がピラー形状に加工されている。なお、図１ではＭＴＪ素子の径が上にいくほど絞られた形状となっているが、積層膜のエッチングにより生じる形状であり、本明細書においては、かかる形状についてもピラー形状と表記する。保護膜の成膜前に大気曝露するとＭＴＪ素子１００の磁気特性が劣化するため、ＭＴＪ素子１００がピラー形状に加工した後、大気曝露することなく、プラズマＣＶＤによる保護膜を成膜する。
第１の保護膜１０９を成膜する際には、ＭＴＪ素子１００の側壁が露出した状態となるため、プラズマＣＶＤによる保護膜成膜中に、ＭＴＪ素子１００の側壁においてプラズマによる酸化還元反応が起こる。この結果、ＣｏＦｅＢ層とＭｇＯ層の積層界面における界面磁気異方性が減少し、ＭＴＪ素子の磁気特性が劣化する。このため、第１の保護膜１０９の成膜条件をプラズマの密度やエネルギーが低い条件とする。この結果、プラズマＣＶＤによる保護膜成膜中の酸化又は還元反応が緩やかになり、界面磁気異方性の減少を抑制することができる。
その後、第２の保護膜１１０を、第１の保護膜１０９との合計の応力がゼロに近づく条件で成膜する。この結果、ＣｏＦｅＢ層とＭｇＯ層の積層界面における格子不整合を解消し、界面磁気異方性の減少を更に抑制することができる。
実施例１では、第１の保護膜１０９及び第２の保護膜１１０の材料は、ともにプラズマＣＶＤによるＳｉＮを用いた。プラズマＣＶＤによってＳｉＮを成膜する場合、Ｈガスを用いるため還元反応が起きる。第１の保護膜１０９を成膜するときは、プラズマＣＶＤの印加バイアス電圧を５０Ｖとし、水素イオン密度及びエネルギーを低減した。この結果、還元反応が抑制され、界面磁気異方性は減少しない。この条件で成膜された第１の保護膜１０９の応力は、膜面に対して水平にＭＴＪ素子１００を内側に圧縮する方向に印加され（圧縮応力）、その大きさは５０ＭＰａであった。
第１の保護膜１０９は圧縮応力５０ＭＰａで成膜されているため、第２の保護膜１１０は、膜面に対して水平にＭＴＪ素子１００を外側に引っ張る方向に５０ＭＰａの応力（引っ張り応力）が印加される条件で成膜する。ＳｉＮを引っ張り応力とするためには、プラズマＣＶＤによって成膜する際に用いるＮガスの比率を高くすれば良い。従って、第１の保護膜１０９と第２の保護膜１１０とではＮ含有量が異なっており、第２の保護膜１１０のＳｉＮのＮ含有量は、第１の保護膜１０９のＳｉＮのＮ含有量より大きい。なお、第１の保護膜１０９及び第２の保護膜の応力方向及び応力値は、合計の応力がゼロに近づくように調整されることを説明するための例であり、これ以外の値でも構わない。
第２の保護膜をマスクとして下部電極層１０４をエッチングして素子分離し、層間絶縁膜１１２を成膜する。更に、層間絶縁膜１１２をＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）で平坦化しつつ、ハードマスク層１１１が露出するまで除去する。その後、ハードマスク層１１１上端と電気的に接続されるように上部配線層１１３を形成する。
図２Ａ〜Ｇに、図１のＭＴＪ素子の作製フローを示す。図２Ａは、ＭＪＴ素子１００を構成する積層膜の成膜構成を示している。ＭＲＡＭでは、半導体ウェハプロセスにおける配線プロセスにおいて、配線間にＭＴＪ素子を作製することが多い。実施例１においても配線間にＭＴＪ素子を作製する。配線層において、下部電極層１０４（第１の非磁性層１０６、第２の非磁性層１０７、第３の非磁性層１０８）、第１の強磁性層１０１、第１の障壁層１０２、第２の強磁性層１０３、キャップ層１０５、ハードマスク層１１１をこの順に積層する。それぞれの層の膜厚について、第１の強磁性層１０１は１．０ｎｍ、第１の障壁層１０２は１．０ｎｍ、第２の強磁性層１０３の膜厚は１．６ｎｍ、第１の非磁性層１０６の膜厚は５ｎｍ、第２の非磁性層１０７の膜厚は１０ｎｍ、第３の非磁性層１０８の膜厚は２０ｎｍとする。
図２Ｂはハードマスク層１１１を加工する工程を示している。ハードマスク層１１１の材料としてはＴａを用いることができる。ハードマスク層の成膜段階での膜厚は１５０ｎｍとした。ハードマスク層１１１上にレジスト膜を形成し、所望の位置にＭＴＪ素子が形成されるようにレジスト膜をパターニングし、レジストパターンをハードマスク層１１１に転写する。
図２Ｂでパターニングされたハードマスク層１１１を用いて、第１の強磁性層１０１、第１の障壁層１０２、第２の強磁性層１０３及びキャップ層１０５をエッチング加工する工程を図２Ｃに示す。エッチングの終点は、第１の強磁性層１０１を完全にエッチング加工し、第３の非磁性層１０８の表面から第３の非磁性層１０８の途中までエッチングした点とした。
この後、大気曝露することなく第１の保護膜１０９をプラズマＣＶＤで成膜する。この工程を図２Ｄに示す。第１の保護膜１０９としてＳｉＮ膜を適用し、その膜厚は１０ｎｍとする。この工程では、前述のように、水素イオンによる還元反応を抑制するためイオン密度及びエネルギーが低い条件としている。この成膜条件による第１の保護膜１０９の応力は圧縮応力５０ＭＰａを示す。
図２Ｅに、第２の保護膜１１０を成膜する工程を示す。第２の保護膜１１０としてＳｉＮ膜を適用し、その膜厚は２０ｎｍとする。第２の保護膜１１０は引っ張り応力５０ＭＰａとする必要がある。引っ張り応力にするためには、例えば、ＳｉＮの密度が３ｇ／ｃｍ３以上で、Ｎ−Ｈ量が５×１０２１ａｔｍｓ／ｃｍ３以上などの条件があるが、所望の引っ張り応力が実現できれば、この条件に限るものではない。このような条件を実現するためには、少なくとも、プラズマＣＶＤによる成膜時にＮガスの流量を大きくする必要がある。結果として、第２の保護膜１１０のＮ含有量は、第１の保護膜１０９のＮ含有量より大きくなる。
図２Ｆは、第２の保護膜１１０をマスクとして、下部電極層１０４をエッチングする工程を示している。その後、層間絶縁膜１１２を成膜する工程を図２Ｇに示す。
このようにして作製したＭＴＪ素子１００は、第１の保護膜１０９によって第１の強磁性層１０１及び第２の強磁性層１０３と第１の障壁層１０２との積層界面における、還元反応による界面磁気異方性の減少が抑制されている。また、第２の保護膜１１０によって、第１の保護膜１０９と第２の保護膜１１０の合計応力がゼロ近辺に制御されるため、格子不整合による界面磁気異方性の減少も抑制される。以上のように、第１の保護膜１０９には酸化還元反応の抑制、第２の保護膜１１０には応力調整といった異なる機能を与えることで、磁化が膜面に対して垂直方向に安定化したＭＴＪ素子が可能になる。
実施例１では保護膜を２層構造とし、それぞれに酸化還元反応の抑制と応力調整という異なる機能を与えた。実施例２では保護膜を３層構造とし、それぞれに酸化還元反応の抑制、応力調整、耐湿性の向上という３つの異なる機能を与え、更にＭＴＪ素子の信頼性を高める構造とする。
図３を用いて実施例２におけるＭＴＪ素子の構造を説明する。図３は、実施例２のＭＴＪ素子の断面図である。実施例２のＭＴＪ素子３００は実施例１と同じ積層構造とした。第１の強磁性層１０１を参照層、第２の強磁性層１０３を記録層とするボトムピン型の構造としているが、第１の強磁性層１０１を記録層とし、第２の強磁性層１０３を参照層とするトップピン型の構造としても良い。各層の材料についても実施例１と同様である。
図３に示すように、実施例２のＭＴＪ素子３００では、ＭＴＪ素子３００の側壁を覆うように形成された第１の保護膜１０９、第１の保護膜１０９を覆うように形成された第２の保護膜１１０、及び第２の保護膜１１０を覆うように形成された第３の保護膜３０１を備えている。
実施例２における第１の保護膜１０９の役割は、実施例１と同様である。第１の保護膜１０９はプラズマの密度やエネルギーが低い条件で成膜され、プラズマＣＶＤによる保護膜成膜中の酸化又は還元反応が緩やかになることで、界面磁気異方性の減少を抑制する。
第２の保護膜１１０は、第１の保護膜１０９及び第３の保護膜３０１との合計の応力がゼロに近づく条件で成膜する。この結果、ＣｏＦｅＢ層とＭｇＯ層の積層界面における格子不整合を解消し、界面磁気異方性の減少を更に抑制する。
第３の保護膜３０１は、大気に触れる可能性があるため耐湿性に優れた条件で成膜する。緻密な膜であるほど、耐湿性に優れた膜であるといえ、ＳｉとＮとの比が１：１となるようにガス量を調整し、プラズマの密度やエネルギーを高くすることで耐湿性に優れた膜を得ることができる。そのため、第３の保護膜３０１のＮ含有量は、第２の保護膜１１０のＮ含有量より小さくなっている。この結果、実施例２のＭＴＪ素子３００は、実施例１のＭＴＪ素子１００と比較して耐湿性を向上することができ、さらに信頼性の高いＭＴＪ素子を実現できる。
実施例２では、第１の保護膜１０９、第２の保護膜１１０及び第３の保護膜３０１の材料は、ともにプラズマＣＶＤによるＳｉＮを用いた。第１の保護膜１０９を成膜するときは、プラズマＣＶＤの印加バイアス電圧を５０Ｖとし、水素イオン密度及びエネルギーを低減する。この結果、還元反応が抑制され、界面磁気異方性は減少しない。この条件で成膜された第１の保護膜１０９の応力は圧縮応力であり、その大きさは５０ＭＰａであった。
次に、第２の保護膜１１０を成膜する。第１の保護膜１０９は圧縮応力５０ＭＰａで成膜されている。後述するように第３の保護膜３０１は圧縮応力１４０ＭＰａで成膜されている。このため、第２の保護膜１１０は、引っ張り応力１９０ＭＰａになる条件で成膜する。このため、実施例２では、実施例１と比較して、第２の保護膜１１０成膜時のＮガスの比率が高くなる。従って、実施例２では、実施例１と比較して、第２の保護膜１１０のＳｉＮにおけるＮ含有量が大きくなっている。また、第２の保護膜１１０のＳｉＮにおけるＮ含有量は第１の保護膜１０９、第３の保護膜３０１よりも大きい。
第３の保護膜３０１は上述のようなＳｉＮ膜の耐湿性を高める条件を用いて成膜した結果、応力は圧縮応力で１４０ＭＰａであった。第３の保護膜３０１を成膜後、第３の保護膜３０１をマスクとして下部電極層１０４をエッチングして素子分離し、層間絶縁膜１１２を成膜する。更に、層間絶縁膜１１２をＣＭＰで平坦化しつつハードマスク層１１１が露出するまで除去する。その後、ハードマスク層１１１上端と電気的に接続されるように上部配線層１１３を形成する。
このようにして第１の保護膜１０９、第２の保護膜１１０、及び第３の保護膜３０１をプラズマＣＶＤにより成膜することで、第１の保護膜１０９、第２の保護膜１１０、及び第３の保護膜３０１の合計の応力をゼロに近づけることが可能である。この結果、ＣｏＦｅＢ層とＭｇＯ層の間の界面磁気異方性の減少を抑制し、かつ耐湿性に優れた保護膜を形成できる。また、以上説明した第１の保護膜１０９、第２の保護膜１１０、及び第３の保護膜３０１の応力方向及び応力値は、合計の応力がゼロに近づくように調整されることを説明するための例であり、これ以外の値でも構わない。
図４Ａ〜Ｈに、図３のＭＴＪ素子の作製フローを示す。図４Ａは、ＭＪＴ素子３００を構成する積層膜の成膜構成を示している。実施例１と同様に、下部電極層１０４（第１の非磁性層１０６、第２の非磁性層１０７、第３の非磁性層１０８）、第１の強磁性層１０１、第１の障壁層１０２、第２の強磁性層１０３、キャップ層１０５、ハードマスク層１１１をこの順に積層し、それぞれの層の膜厚も実施例１と同じである。
図４Ｂ及び図４Ｃの工程も、実施例１と同様である。ハードマスク層１１１を加工し（図４Ｂ）、第１の強磁性層１０１、第１の障壁層１０２、第２の強磁性層１０３、及びキャップ層１０５をエッチング加工する（図４Ｃ）。実施例２におけるハードマスク層１１１の材料もＴａを用い、ハードマスク層１１１の成膜段階での膜厚を１５０ｎｍとしている。
この後、大気曝露することなく第１の保護膜１０９をプラズマＣＶＤで成膜する。この工程を図４Ｄに示す。この工程では、前述のように、還元反応を抑制するため水素イオン密度及びエネルギーが低い条件としている。第１の保護膜１０９は膜厚１０ｎｍのＳｉＮ膜であり、第１の保護膜１０９の応力は、圧縮応力５０ＭＰａを示す。
図４Ｅに、第２の保護膜１１０を成膜する工程を示す。実施例２では、第２の保護膜１１０としてＳｉＮ膜を適用し、その膜厚は１０ｎｍとする。第１の保護膜１０９は圧縮応力５０ＭＰａで成膜されている。また、後述する第３の保護膜３０１の応力は、圧縮応力で１４０ＭＰａである。このため、第２の保護膜１１０は引っ張り応力１９０ＭＰａとなるように成膜した。引っ張り応力を実現するために、プラズマＣＶＤによる成膜時にＮガスの流量を大きくする必要がある。結果として、第２の保護膜１１０のＮ含有量は、第１の保護膜１０９及び第３の保護膜３０１のＮ含有量より大きくなる。
図４Ｆは、第３の保護膜３０１を成膜する工程を示している。第３の保護膜３０１は保護膜の耐湿性を高める条件で成膜した結果、圧縮応力１４０ＭＰａであった。
図４Ｇは、第３の保護膜３０１をマスクとして、下部電極層１０４をエッチングする工程を示している。その後、層間絶縁膜１１２を成膜する工程を図４Ｈに示す。
このようにして作製したＭＴＪ素子３００は、第１の保護膜１０９によって第１の強磁性層１０１及び第２の強磁性層１０３と第１の障壁層１０２との積層界面における、還元反応による界面磁気異方性の減少が抑制されている。また、第２の保護膜１１０によって、第１の保護膜１０９、第２の保護膜１１０、第３の保護膜３０１の合計応力がゼロ近辺に制御されるため、格子不整合による界面磁気異方性の減少も抑制される。更に、第３の保護膜３０１によって耐湿性が向上している。以上のように、第１の保護膜１０９には酸化還元反応の抑制、第２の保護膜１１０には応力調整、第３の保護膜３０１には耐湿性の向上と、それぞれに異なる機能を独立に与えることが可能である。それぞれの保護膜は、対応する機能を最適化することができるので、ＭＴＪ素子の安定性向上に貢献できる。
図５を用いて実施例３におけるＭＴＪ素子の構造を説明する。図５は、実施例３のＭＴＪ素子の断面図である。実施例３のＭＴＪ素子５００は、実施例１及び実施例２と同じ積層構造とした。また、実施例３においても、第１の強磁性層１０１を参照層、第２の強磁性層１０３を記録層とするボトムピン型の構造としているが、第１の強磁性層１０１を記録層とし、第２の強磁性層１０３を参照層とするトップピン型の構造としても良い。各層の材料についても実施例１及び実施例２と同様である。
図５に示すように、実施例３のＭＴＪ素子５００では、ＭＴＪ素子５００の側壁を覆うように形成された第１の保護膜１０９、第１の保護膜１０９を覆うように形成された第２の保護膜５０１を備えている。
実施例３における第１の保護膜１０９の役割は、実施例１及び実施例２と同様である。第１の保護膜１０９はプラズマの密度やエネルギーが低い条件で成膜され、プラズマＣＶＤによる保護膜成膜中の酸化又は還元反応が緩やかになることで、界面磁気異方性の減少を抑制する。
第２の保護膜５０１は、実施例１及び実施例２とは異なり、耐湿性に優れた条件で成膜する。耐湿性に優れた条件とは実施例２の第３の保護膜３０１に関して説明した通りである。
その後、耐湿性に優れた第２の保護膜５０１により第１の強磁性層１０１、第１の障壁層１０２及び第２の強磁性層１０３が保護されている状態でエッチング装置に移動させ、第２の保護膜５０１をマスクとして、下部電極層１０４をエッチングし、素子分離を行う。下部電極層１０４をエッチング加工した後、プラズマＣＶＤ装置に移動させ、第３の保護膜５０２を成膜する。第３の保護膜５０２の役割は応力調整であり、第１の保護膜１０９、第２の保護膜５０１、及び第３の保護膜５０２の合計の応力がゼロに近づくように調整される。実施例３では、第１の保護膜１０９の応力が圧縮応力５０ＭＰａ、第２の保護膜５０１の応力が圧縮応力１４０ＭＰａであるため、第３の保護膜５０２の応力は引っ張り応力１９０ＭＰａに調整される。
このように、実施例３では、第３の保護膜５０２成膜時のＮガスの比率が高く、第１の保護膜１０９及び第２の保護膜５０１と比較して、第３の保護膜５０２のＳｉＮにおけるＮ含有量が大きくなっている。また、実施例３における、第１の保護膜１０９、第２の保護膜５０１、及び第３の保護膜５０２の応力方向及び応力値は、合計の応力がゼロに近づくように調整されることを説明するための例であり、これ以外の値でも構わない。
第３の保護膜５０２を成膜後、層間絶縁膜１１２を成膜する。更に、層間絶縁膜１１２をＣＭＰで平坦化しつつハードマスク層１１１が露出するまで除去する。その後、ハードマスク層１１１上端と電気的に接続されるように上部配線層１１３を形成する。
このように第１の保護膜１０９、第２の保護膜５０１、及び第３の保護膜５０２をプラズマＣＶＤの条件を変えながらＳｉＮ膜を成膜することで、第１の保護膜１０９、第２の保護膜５０１、及び第３の保護膜５０２の合計の応力をゼロに近づけることが可能である。この結果、ＣｏＦｅＢ層とＭｇＯ層の間の界面磁気異方性の減少を抑制し、かつ耐湿性に優れた保護膜を形成できる。
実施例３の特徴は、３層の保護膜の中でもっとも外側に位置する第３の保護膜５０２が応力調整を担う点にある。最外層である第３の保護膜５０２に応力調整の役割を持たせることで、より容易に第１の保護膜１０９、第２の保護膜５０１、第３の保護膜５０２に層間絶縁膜１１２を含めた層の合計の応力をゼロに近づけることができる。これは、応力調整の役割を果たす第３の保護膜５０２が層間絶縁膜１１２の近くに位置することによる。
図６Ａ〜Ｈに、図５のＭＴＪ素子の作製フローを示す。図６Ａは、ＭＪＴ素子５００を構成する積層膜の成膜構成を示している。実施例１及び実施例２と同様に、下部電極層１０４（第１の非磁性層１０６、第２の非磁性層１０７、第３の非磁性層１０８）、第１の強磁性層１０１、第１の障壁層１０２、第２の強磁性層１０３、キャップ層１０５、ハードマスク層１１１をこの順に積層し、それぞれの層の膜厚も実施例１及び実施例２と同じである。
図６Ｂ及び図６Ｃの工程も、実施例１及び実施例２と同様である。ハードマスク層１１１を加工し（図６Ｂ）、第１の強磁性層１０１、第１の障壁層１０２、第２の強磁性層１０３、及びキャップ層１０５をエッチング加工する（図６Ｃ）。実施例３におけるハードマスク層１１１の材料もＴａを用い、ハードマスク層１１１の成膜段階での膜厚を１５０ｎｍとしている。
この後、大気曝露することなく第１の保護膜１０９をプラズマＣＶＤで成膜する。この工程を図６Ｄに示す。この工程は、実施例１及び実施例２と同様に、プラズマによる還元反応を抑制するため水素イオン密度及びエネルギーが低い条件としている。第１の保護膜１０９は膜厚１０ｎｍのＳｉＮ膜であり、第１の保護膜１０９の応力は、圧縮応力５０ＭＰａを示す。
図６Ｅに、第２の保護膜５０１を成膜する工程を示す。実施例３では、第２の保護膜５０１としてＳｉＮ膜を適用し、その膜厚は２０ｎｍとする。第２の保護膜５０１は保護膜の耐湿性を高める条件で成膜した結果、圧縮応力１４０ＭＰａであった。
図６Ｆは、第２の保護膜５０１をマスクとして、下部電極層１０４をエッチングする工程を示している。
図６Ｇに、第３の保護膜５０２を成膜する工程を示す。第３の保護膜５０２は応力調整層であり、第１の保護膜１０９の応力は圧縮応力５０ＭＰａ、第２の保護膜５０１の応力は圧縮応力１４０ＭＰａであるため、第３の保護膜５０２の応力は引っ張り応力１９０ＭＰａとなるように成膜する。引っ張り応力を実現するために、プラズマＣＶＤによる成膜時にＮガスの流量を大きくする必要がある。結果として、第３の保護膜５０２のＮ含有量は、第１の保護膜１０９及び第２の保護膜５０１のＮ含有量より大きくなる。
その後、層間絶縁膜１１２を成膜する工程を図６Ｈに示す。
このようにして作製したＭＴＪ素子５００は、第１の保護膜１０９によって第１の強磁性層１０１及び第２の強磁性層１０３と第１の障壁層１０２との積層界面における、還元反応による界面磁気異方性の減少が抑制されている。また、第２の保護膜５０１によって耐湿性が向上している。さらに、第３の保護膜５０２によって、第１の保護膜１０９、第２の保護膜５０１、及び第３の保護膜５０２の合計応力がゼロ近辺に制御されるため、格子不整合による界面磁気異方性の減少も抑制される。以上のように、第１の保護膜１０９には酸化還元反応の抑制、第２の保護膜５０１には耐湿性の向上、第３の保護膜５０２には応力調整と、それぞれに異なる機能を独立に与えることが可能である。それぞれの保護膜は、対応する機能を最適化することができるので、ＭＴＪ素子の安定性向上に貢献できる。
以下、実施例１〜３として説明したＭＴＪ素子につき、共通の変形例について説明する。実施例１〜３では、記録層を単層（第２の強磁性層１０３）とする例を示したが、さらに磁気異方性を向上し膜面に対して垂直方向に磁化を安定化させるために、３層構造の記録層を用いても良い。
実施例１の磁気トンネル接合層において、単層（第２の強磁性層１０３）の記録層の代わりに、３層の記録層７０１を適用したＭＴＪ素子７００を図７に示す。３層構造の記録層７０１は、第３の強磁性層７０２、第４の非磁性層７０３、第４の強磁性層７０４で構成される。第３の強磁性層７０２の材料としてＣｏＦｅＢ、第４の非磁性層７０３の材料としてＴａ、第４の強磁性層７０４の材料としてＣｏＦｅＢを適用する。３層構造の記録層を適用する場合は、キャップ層７０５は単層ではなく、第２の障壁層７０６及び第５の非磁性層７０７で構成されることが望ましい。第２の障壁層７０６の材料としてＭｇＯ、第５の非磁性層７０７の材料としてＲｕを適用する。
３層構造の記録層及び２層構造のキャップ層を適用することにより、第３の強磁性層７０２及び第４の強磁性層７０４が、第４の非磁性層７０３を介して強磁性結合し、一体の磁性体としてはたらく。また、第４の強磁性層７０４と第２の障壁層７０６の積層界面においても、界面磁気異方性が発現する。これにより、ＭＴＪ素子の記録層の磁気異方性が増加する。本構造は、実施例１に限られず、他の実施例のＭＴＪ素子構造にも適用可能である。
さらに別の変形例について説明する。以上の例では、参照層を単層（第１の強磁性層１０１）とする例を示したが、さらに磁気異方性を向上し、膜面に対して垂直方向に磁化を安定化させるために、垂直磁化を持つ磁性多層膜を用いて積層フェリ型構造としても良い。
実施例１の磁気トンネル接合層において、単層（第１の強磁性層１０１）の参照層の代わりに、磁性多層膜を用いた積層フェリ型参照層８０１を適用したＭＴＪ素子８００を図８に示す。磁性多層膜を使った積層フェリ型参照層８０１は、第１の磁性多層膜８０２、第６の非磁性層８０３、第２の磁性多層膜８０４、第７の非磁性層８０５、第５の強磁性層８０６をこの順に積層した構造である。第１の磁性多層膜８０２の材料としてＣｏ／Ｐｔ多層膜、第６の非磁性層８０３の材料としてＲｕ、第２の磁性多層膜８０４の材料としてＣｏ／Ｐｔ多層膜、第７の非磁性層８０５の材料としてＴａ、第５の強磁性層８０６の材料としてＣｏＦｅＢを適用する。
磁性多層膜を用いた積層フェリ型参照層８０１では、第１の磁性多層膜８０２と第２の磁性多層膜８０４の磁化が反平行に結合するように、第６の非磁性層８０３の材料及び膜厚が選択されている。また、第２の磁性多層膜８０４と第５の強磁性層８０６の磁化が平行に結合するように第７の非磁性層８０５の材料及び膜厚が選択されている。この構造の利点は、第１の磁性多層膜８０２と第２の磁性多層膜８０４とが強い垂直磁気異方性を持つため、膜面に対して垂直方向に磁化が安定化すること、第１の磁性多層膜８０２と第２の磁性多層膜８０４が積層フェリ型構造であるため外部への漏洩磁場が小さいこと、第５の強磁性層８０６にＴＭＲ比が大きい材料を選択できることが挙げられる。本構造は、実施例１に限られず、他の実施例のＭＴＪ素子構造にも適用可能であり、３層構造の記録層の変形例とも組み合わせることが可能である。
以上説明したＭＴＪ素子をメモリセルに利用する。メモリセルは、ＭＴＪ素子と選択トランジスタとで構成される。図９はメモリセル９００の一般的な構造を示した模式図である。ここでは、一例として実施例１のＭＴＪ素子１００を適用している。メモリセル９００のＭＴＪ素子１００は、下部電極層１０４が選択トランジスタ９０１のドレイン電極と電気的に接続されている。さらに、上部配線層１１３はビット線９０２に電気的に接続されている。選択トランジスタ９０１のソース電極は、ビット線９０２と平行に配置されるソース線９０３に電気的に接続されている。選択トランジスタ９０１のゲート電極は、ビット線及びソース線と直交するように配置されるワード線９０４に接続されている。
図１０は、ＭＴＪ素子１００をアレイ状に配置したＭＲＡＭメモリアレイ１０００の概略図を示している。ビット線９０２、ソース線９０３、及びワード線９０４は複数配置され、ビット線９０２及びソース線９０３とワード線９０４とが交差する各点に、メモリセル９００が配置される。各ビット線９０２、ソース線９０３、ワード線９０４にはそれぞれ独立に電圧を制御する機構が設置されている。
特定のメモリセル９００を選択するときは、そのメモリセル９００が電気的に接続しているビット線９０２及びソース線９０３の電圧を制御し、メモリセル９００が接続しているワード線９０４に電圧を印加することで選択トランジスタ９０１に電流が印加される状態となる。例えば、ＭＴＪ素子を低抵抗状態に書き込みする場合、ソース線９０３の電位と比較してビット線９０２の電位が高くなるように設定する。この状態でワード線９０４に電圧を印加すると、ＭＴＪ素子の上部配線層１１３から下部電極層１０４に向かって電流が流れる。電流がＭＴＪ素子の書き込み閾値電流を超えるとＭＴＪ素子は低抵抗状態になる。
１００，３００，５００，７００，８００：ＭＴＪ素子、１０１：第１の強磁性層、１０２：第１の障壁層、１０３：第２の強磁性層、１０４：下部電極層、１０５，７０５：キャップ層、１０６：第１の非磁性層、１０７：第２の非磁性層、１０８：第３の非磁性層、１０９：第１の保護膜、１１０，５０１：第２の保護膜、１１１：ハードマスク層、１１２：層間絶縁膜、１１３：上部配線層、３０１，５０２：第３の保護膜、７０１：記録層、７０２：第３の強磁性層、７０３：第４の非磁性層、７０４：第４の強磁性層、７０６：第２の障壁層、７０７：第５の非磁性層、８０１：積層フェリ型参照層、８０２：第１の磁性多層膜、８０３：第６の非磁性層、８０４：第２の磁性多層膜、８０５：第７の非磁性層、８０６：第５の強磁性層、９００：メモリセル、９０１：選択トランジスタ、９０２：ビット線、９０３：ソース線、９０４：ワード線、１０００：ＭＲＡＭメモリアレイ。

Claims (19)

  1. 磁気トンネル接合層と、
    前記磁気トンネル接合層の側壁に形成される複数層の保護膜とを有し、
    前記保護膜は、プラズマＣＶＤにより形成されるＳｉＮ膜であるとともに前記磁気トンネル接合層に直接接する第１の保護膜を含み、
    前記第１の保護膜の成膜条件における水素イオン密度または水素イオンエネルギーは、前記第１の保護膜以外の保護膜の成膜条件における水素イオン密度または水素イオンエネルギーより低く、
    前記第１の保護膜以外の保護膜は、窒素密度が前記第１の保護膜の窒素密度よりも高い保護膜を含むことを特徴とする磁気トンネル接合素子。
  2. 請求項１に記載の磁気トンネル接合素子において、
    前記第１の保護膜以外の保護膜は、前記第１の保護膜を覆うように形成される第２の保護膜であることを特徴とする磁気トンネル接合素子。
  3. 請求項２に記載の磁気トンネル接合素子において、
    前記第１の保護膜は、圧縮応力を示し、
    前記第２の保護膜は、引っ張り応力を示すことを特徴とする磁気トンネル接合素子。
  4. 請求項２に記載の磁気トンネル接合素子において、
    前記第１の保護膜以外の保護膜は、前記第２の保護膜を覆うように形成される第３の保護膜を含み、
    前記第２の保護膜の窒素密度は、前記第１の保護膜および前記第３の保護膜の窒素密度より高く、
    前記第３の保護膜の耐湿性は、前記第１の保護膜および前記第２の保護膜の耐湿性より高いことを特徴とする磁気トンネル接合素子。
  5. 請求項４に記載の磁気トンネル接合素子において、
    前記第１の保護膜および前記第３の保護膜は、圧縮応力を示し、
    前記第２の保護膜は、引っ張り応力を示すことを特徴とする磁気トンネル接合素子。
  6. 請求項１に記載の磁気トンネル接合素子において、
    前記保護膜は、前記第１の保護膜を覆うように形成される第２の保護膜と前記第２の保護膜を覆うように形成される第３の保護膜を含み、
    前記第３の保護膜の窒素密度は、前記第１の保護膜および前記第２の保護膜の窒素密度より高く、
    前記第２の保護膜の耐湿性は、前記第１の保護膜および前記第３の保護膜の耐湿性より高いことを特徴とする磁気トンネル接合素子。
  7. 請求項６に記載の磁気トンネル接合素子において、
    前記第１の保護膜および前記第２の保護膜は、圧縮応力を示し、
    前記第３の保護膜は、引っ張り応力を示すことを特徴とする磁気トンネル接合素子。
  8. 請求項１ないし請求項７のいずれか一項に記載の磁気トンネル接合素子において、
    前記磁気トンネル接合層は、記録層となる第１の強磁性層と、参照層となる第２の強磁性層と、前記記録層と前記参照層との間の第１の障壁層とを有することを特徴とする磁気トンネル接合素子。
  9. 請求項１ないし請求項７のいずれか一項に記載の磁気トンネル接合素子において、
    前記磁気トンネル接合層に接するキャップ層と、前記磁気トンネル接合層に接する下部電極層とをさらに有し、
    前記磁気トンネル接合層は、前記キャップ層に接する記録層と、前記下部電極層に接する参照層と、前記記録層と前記参照層との間の第１の障壁層と、を有し、
    前記下部電極層は、第１の非磁性層と、第２の非磁性層と、第３の非磁性層とを有し、
    前記記録層は、前記第１の障壁層に接する第３の強磁性層と、第４の強磁性層と、前記第３の強磁性層と前記第４の強磁性層との間の第４の非磁性層と、を有し、
    前記キャップ層は、前記第４の強磁性層に接する第２の障壁層と第５の非磁性層を有することを特徴とする磁気トンネル接合素子。
  10. 請求項１ないし請求項７のいずれか一項に記載の磁気トンネル接合素子において、
    前記磁気トンネル接合層に接するキャップ層と、前記磁気トンネル接合層に接する下部電極層とをさらに有し、
    前記磁気トンネル接合層は、前記キャップ層に接する記録層と、前記下部電極層に接する参照層と、前記記録層と前記参照層との間の第１の障壁層と、を有し、
    前記参照層は、第１の磁性多層膜と第６の非磁性層と第２の磁性多層膜と第７の非磁性層と第５の強磁性層を有し、
    前記第１の磁性多層膜は、前記下部電極層に接し、
    前記第５の強磁性層は、前記第１の障壁層に接し、
    前記第１の磁性多層膜の磁化と前記第２の磁性多層膜の磁化は、反平行に結合し、
    前記第２の磁性多層膜の磁化と前記第５の強磁性層の磁化は、平行に結合することを特徴とする磁気トンネル接合素子。
  11. 第１の方向に延在する複数のビット線と、
    前記第１の方向に延在する複数のソース線と
    前記第１の方向と交差する第２の方向に延在する複数のワード線と、
    請求項１に記載の磁気トンネル接合素子と、ソース・ドレイン経路が前記磁気トンネル接合素子に直列接続される選択トランジスタとを有し、前記ビット線と前記ワード線の交点および前記ソース線と前記ワード線の交点に配置されたメモリセルとを有し、
    前記磁気トンネル接合素子および前記選択トランジスタのソース・ドレイン経路は、前記ビット線と前記ソース線との間に接続され、
    前記選択トランジスタのゲートは、前記ワード線に接続されることを特徴とする磁気メモリ。
  12. 第１の強磁性層と、第２の強磁性層と、前記第１の強磁性層と前記第２の強磁性層との間の第１の障壁層とが積層された磁気トンネル接合層を含む積層膜から磁気トンネル接合素子を製造する磁気トンネル接合素子の製造方法において、
    パターニングされたハードマスクを用いて前記磁気トンネル接合層をエッチングする第１の工程と、
    前記ハードマスクおよび前記磁気トンネル接合層の側壁にプラズマＣＶＤにより第１のＳｉＮ膜を成膜する第２の工程と、
    前記第１のＳｉＮ膜を覆う第２のＳｉＮ膜をプラズマＣＶＤにより成膜する第３の工程とを有し、
    前記第２の工程における水素イオン密度または水素イオンエネルギーは、前記第３の工程における水素イオン密度または水素イオンエネルギーより低く、
    前記第２のＳｉＮ膜は、窒素密度が前記第１のＳｉＮ膜の窒素密度より高くなる成膜条件により成膜されることを特徴とする磁気トンネル接合素子の製造方法。
  13. 請求項１２に記載の磁気トンネル接合素子の製造方法において、
    前記第１のＳｉＮ膜は、応力が圧縮応力となる成膜条件により成膜され、
    前記第２のＳｉＮ膜は、応力が引っ張り応力となる成膜条件により成膜されることを特徴とする磁気トンネル接合素子の製造方法。
  14. 請求項１２に記載の磁気トンネル接合素子の製造方法において、
    前記第２のＳｉＮ膜を覆う第３のＳｉＮ膜をプラズマＣＶＤにより成膜する第４の工程をさらに有し、
    前記第２の工程における水素イオン密度または水素イオンエネルギーは、前記第４の工程における水素イオン密度または水素イオンエネルギーより低く、
    前記第２のＳｉＮ膜は、窒素密度が前記第３のＳｉＮ膜の窒素密度より高くなる成膜条件により成膜され、
    前記第３のＳｉＮ膜は、耐湿性が前記第１のＳｉＮ膜および前記第２のＳｉＮ膜の耐湿性より高くなる成膜条件により成膜されることを特徴とする磁気トンネル接合素子の製造方法。
  15. 請求項１４に記載の磁気トンネル接合素子の製造方法において、
    前記第３のＳｉＮ膜は、応力が圧縮応力となる成膜条件により成膜されることを特徴とする磁気トンネル接合素子の製造方法。
  16. 第１の強磁性層と、第２の強磁性層と、前記第１の強磁性層と前記第２の強磁性層との間の第１の障壁層とが積層された磁気トンネル接合層を含む積層膜から磁気トンネル接合素子を製造する磁気トンネル接合素子の製造方法において、
    パターニングされたハードマスクを用いて前記磁気トンネル接合層をエッチングする第１の工程と、
    前記ハードマスクおよび前記磁気トンネル接合層の側壁にプラズマＣＶＤにより第１のＳｉＮ膜を成膜する第２の工程と、
    前記第１のＳｉＮ膜を覆う第２のＳｉＮ膜をプラズマＣＶＤにより成膜する第３の工程と、
    前記第２のＳｉＮ膜を覆う第３のＳｉＮ膜をプラズマＣＶＤにより成膜する第４の工程とを有し、
    前記第２の工程における水素イオン密度または水素イオンエネルギーは、前記第３の工程および前記第４の工程における水素イオン密度または水素イオンエネルギーより低く、
    前記第２のＳｉＮ膜は、耐湿性が前記第１のＳｉＮ膜および前記第３のＳｉＮ膜の耐湿性より高くなる成膜条件により成膜され、
    前記第３のＳｉＮ膜は、窒素密度が前記第１のＳｉＮ膜および前記第２のＳｉＮ膜の窒素密度より高くなる成膜条件により成膜されることを特徴とする磁気トンネル接合素子の製造方法。
  17. 請求項１６に記載の磁気トンネル接合素子の製造方法において、
    前記第１のＳｉＮ膜は、応力が圧縮応力となる成膜条件により成膜され、
    前記第２のＳｉＮ膜は、応力が圧縮応力となる成膜条件により成膜され、
    前記第３のＳｉＮ膜は、応力が引っ張り応力となる成膜条件により成膜されることを特徴とする磁気トンネル接合素子の製造方法。
  18. 請求項１に記載の磁気トンネル接合素子において、
    前記保護膜の各々が示す応力の総和は、０であることを特徴とする磁気トンネル接合素子。
  19. 請求項１２に記載の磁気トンネル接合素子の製造方法において、
    前記第１のＳｉＮ膜と前記第２のＳｉＮ膜を含む保護膜の各々が示す応力の総和は、０であることを特徴とする磁気トンネル接合素子の製造方法。
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