CN107731697A - 形成垂直互连结构的方法和半导体器件 - Google Patents

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Abstract

本发明涉及一种形成垂直互连结构的方法和半导体器件。半导体器件具有半导体管芯。密封剂在半导体管芯上形成。导电微通孔阵列在半导体管芯的覆盖区外部的密封剂上形成。具有台阶穿孔结构的第一穿模孔穿过密封剂形成以露出导电微通孔阵列。在一个实施例中，形成导电微通孔阵列还包括在密封剂和半导体管芯上形成绝缘层，在半导体管芯的覆盖区外部形成穿过绝缘层的微通孔阵列，以及在绝缘层上形成导电层。在另一实施例中，形成导电微通孔阵列还包括形成导电环。在另一实施例中，在半导体管芯上形成绝缘层以用于结构支撑，堆积互连结构在半导体管芯上形成，以及导电互连结构在第一穿模孔中形成。

Description

形成垂直互连结构的方法和半导体器件
本申请是申请号“2012104627554”、发明名称为“形成垂直互连结构的方法和半导体器件”的专利申请的分案申请。
技术领域
本发明一般涉及半导体器件，且更具体地涉及一种形成用于三维(3-D)扇出晶片级芯片尺度封装(Fo-WLCSP)的具有导电微通孔阵列的垂直互连结构的方法和半导体器件。
背景技术
常常在现代电子产品中发现半导体器件。半导体器件在电部件的数目和密度方面变化。分立的半导体器件一般包含一种类型的电部件，例如发光二极管（LED）、小信号晶体管、电阻器、电容器、电感器、以及功率金属氧化物半导体场效应晶体管（MOSFET）。集成半导体器件典型地包含几百个到数以百万的电部件。集成半导体器件的示例包括微控制器、微处理器、电荷耦合器件（CCD）、太阳能电池以及数字微镜器件（DMD）。
半导体器件执行各种的功能，诸如信号处理、高速计算、发射和接收电磁信号、控制电子器件、将太阳光转变为电力以及产生用于电视显示的视觉投影。在娱乐、通信、功率转换、网络、计算机以及消费产品的领域中发现半导体器件。还在军事应用、航空、汽车、工业控制器和办公设备中发现半导体器件。
半导体器件利用半导体材料的电属性。半导体材料的原子结构允许通过施加电场或基电流（base current）或通过掺杂工艺而操纵其导电性。掺杂向半导体材料引入杂质以操纵和控制半导体器件的导电性。
半导体器件包含有源和无源电结构。包括双极和场效应晶体管的有源结构控制电流的流动。通过改变掺杂水平和施加电场或基电流，晶体管要么促进要么限制电流的流动。包括电阻器、电容器和电感器的无源结构创建为执行各种电功能所必须的电压和电流之间的关系。无源和有源结构电连接以形成电路，这使得半导体器件能够执行高速计算和其他有用功能。
半导体器件一般使用两个复杂的制造工艺来制造，即，前端制造和和后端制造，每一个可能涉及成百个步骤。前端制造涉及在半导体晶片的表面上形成多个管芯。每个半导体管芯典型地是相同的且包含通过电连接有源和无源部件而形成的电路。后端制造涉及从完成的晶片分割（singulate）各个半导体管芯且封装管芯以提供结构支撑和环境隔离。如此处使用的术语“半导体管芯”指该措词的单数以及复数形式，并且因此可以指单个半导体器件以及多个半导体器件二者。
半导体制造的一个目的是生产较小的半导体器件。较小的器件典型地消耗较少的功率、具有较高的性能且可以更高效地生产。另外，较小的半导体器件具有较小的覆盖区（footprint），这对于较小的终端产品而言是希望的。较小的半导体管芯尺寸可以通过前端工艺中的改进来获得，该前端工艺中的改进导致半导体管芯具有较小、较高密度的有源和无源部件。后端工艺可以通过电互联和封装材料中的改进而导致具有较小覆盖区的半导体器件封装。
在传统Fo-WLCSP中，具有接触焊盘的半导体管芯安装到载体。密封剂沉积在半导体管芯和载体上。载体被移除并且堆积(build-up)互连结构在密封剂和半导体管芯上形成。通过在Fo-WLCSP内的半导体管芯的前侧和背侧二者上在堆积互连结构内形成再分配层(RDL)，可以实现含有在多级上的半导体器件的Fo-WLCSP(3-D器件集成)与外部器件之间的电互连。包括在半导体管芯的前侧和背侧上形成多个RDL会是一种制作用于3-D Fo-WLCSP的电互连的缓慢且昂贵的方法，并且会导致更高的制作成本。另外，堆积互连结构的RDL在应力下倾向于开裂和翘曲，该开裂和翘曲会传播穿过RDL到达半导体管芯和接触焊盘，造成电互连中的缺陷。导电互连结构可以在Fo-WLCSP内形成并且电连接到RDL以提供用于3-D器件集成的垂直电互连。在Fo-WLCSP内形成的导电互连结构会具有不良的与RDL的电和机械连接。此外，形成导电互连结构的过程会减小用于RDL的结构支撑，特别是当开口在RDL上的封装中形成时。在Fo-WLCSP内形成堆积互连结构和导电互连结构也会在移除载体之前和之后引起翘曲。
发明内容
对于简单、成本有效且可靠的用于半导体管芯的垂直电互连结构存在需求。因此，在一个实施例中，本发明是一种制作半导体器件的方法，该方法包括步骤：提供半导体管芯，在半导体管芯上形成密封剂，在半导体管芯的覆盖区外的密封剂上形成导电微通孔阵列，以及形成穿过密封剂的具有台阶穿孔(step-through-hole)结构的第一穿模孔(through-mold-hole)以露出导电微通孔阵列。
在另一实施例中，本发明是一种制作半导体器件的方法，该方法包括步骤：提供半导体管芯，在半导体管芯上形成密封剂，以及在半导体管芯的覆盖区外的密封剂上形成导电微通孔阵列。
在另一实施例中，本发明是一种制作半导体器件的方法，该方法包括步骤：提供半导体管芯，在半导体管芯上形成密封剂，以及形成穿过密封剂的具有台阶穿孔结构的第一穿模孔。
在另一实施例中，本发明是一种包括半导体管芯的半导体器件。密封剂在半导体管芯上形成。导电微通孔阵列在半导体管芯的覆盖区外的半导体管芯和密封剂上形成。具有台阶穿孔结构的第一穿模孔穿过密封剂形成以露出导电微通孔阵列。
附图说明
图1说明不同类型的封装安装到其表面的印刷电路板；
图2a-2c说明安装到印刷电路板的代表性半导体封装的另外细节；
图3a-3c说明具有通过锯道分离的多个半导体管芯的半导体晶片；
图4a-4w说明形成用于3-D Fo-WLCSP的垂直互连结构的工艺；
图5说明具有垂直互连结构的3-D Fo-WLCSP；
图6a-6h说明形成用于3-D Fo-WLCSP的具有背侧保护和平衡层的垂直互连结构的工艺；
图7说明具有含有背侧保护和平衡层的垂直互连结构的3-D Fo-WLCSP；
图8a-8g说明形成用于3-D Fo-WLCSP的具有前侧和背侧保护和平衡层的垂直互连结构的工艺；以及
图9说明具有含有前侧和背侧保护和平衡层的垂直互连结构的3-D Fo-WLCSP。
具体实施方式
在下面的描述中，参考图以一个或更多实施例描述本发明，在这些图中相似的标号代表相同或类似的元件。尽管就用于实现本发明目的的最佳模式描述本发明，但是本领域技术人员应当理解，其旨在覆盖可以包括在如下面的公开和图支持的所附权利要求及其等价物限定的本发明的精神和范围内的替换、修改和等价物。
半导体器件一般使用两个复杂制造工艺来制造：前端制造和后端制造。前端制造涉及在半导体晶片的表面上形成多个管芯。晶片上的每个管芯包含有源和无源电部件，它们电连接以形成功能电路。诸如晶体管和二极管的有源电部件具有控制电流流动的能力。诸如电容器、电感器、电阻器和变压器的无源电部件创建为执行电路功能所必须的电压和电流之间的关系。
通过包括掺杂、沉积、光刻、蚀刻和平坦化的一系列工艺步骤在半导体晶片的表面上形成无源和有源部件。掺杂通过诸如离子注入或热扩散的技术将杂质引入到半导体材料中。掺杂工艺修改了有源器件中半导体材料的导电性，将半导体材料转变为绝缘体、导体，或者响应于电场或基电流而动态地改变半导体材料的导电性。晶体管包含不同类型和掺杂程度的区域，其按照需要被布置为使得当施加电场或基电流时晶体管能够促进或限制电流的流动。
由具有不同电属性的材料层形成有源和无源部件。层可以通过部分由被沉积的材料类型确定的各种沉积技术来形成。例如，薄膜沉积可能涉及化学汽相沉积（CVD）、物理汽相沉积（PVD）、电解镀覆和化学镀覆工艺。每一层一般被图案化以形成有源部件、无源部件或部件之间的电连接的部分。
可以使用光刻对层进行图案化，光刻涉及例如光致抗蚀剂的光敏材料在待被图案化的层上的沉积。使用光，图案从光掩模转印到光致抗蚀剂。在一个实施例中，受光影响的光致抗蚀剂图案的部分使用溶剂来移除，露出待被图案化的底层的部分。在另一实施例中，不受光影响的光致抗蚀剂图案的部分，即负光致抗蚀剂，使用溶剂来移除，露出待被图案化的底层的部分。光致抗蚀剂的剩余部分被移除，留下图案化层。替换地，一些类型的材料通过使用诸如化学镀覆和电解镀覆这样的技术来直接向原先沉积/蚀刻工艺形成的区域或空位沉积材料而被图案化。
图案化是移除半导体晶片表面上的顶层的部分的基础操作。可以使用光刻、光掩模、掩模、氧化物或金属移除、摄影和模板印刷、以及显微光刻移除半导体晶片的部分。光刻包括在投影掩模（reticle）或光掩模中形成图案以及将图案转移到半导体晶片的表面层中。光刻在两步工艺中形成半导体晶片的表面上的有源和无源部件的水平尺度。首先，投影掩模或掩模上的图案转移到光致抗蚀剂层中。光致抗蚀剂是当暴露于光时经历结构和属性变化的光敏感材料。改变光致抗蚀剂的结构和属性的过程或者作为负性作用光致抗蚀剂或者作为正性作用光致抗蚀剂发生。第二，光致抗蚀剂层被转移到晶片表面中。当蚀刻移除半导体晶片的顶层的不被光致抗蚀剂覆盖的部分时，发生该转移。光致抗蚀剂的化学性质使得光致抗蚀剂保持基本上完整并且耐受通过化学蚀刻溶液的移除，而半导体晶片的顶层的不被光致抗蚀剂覆盖的部分被移除。形成、露出和移除光致抗蚀剂的过程以及移除一部分半导体晶片的过程可以根据所使用的具体抗蚀剂和期望的结果来修改。
在负性作用光致抗蚀剂中，光致抗蚀剂暴露于光并且在称为聚合的过程中从可溶解状态改变为不可溶解状态。在聚合中，未聚合材料暴露于光或能量源并且聚合物形成具有蚀刻抗性的交联材料。在大多数负性抗蚀剂中，聚合物为聚异戊二烯。利用化学溶剂或显影剂移除可溶解部分(即，不暴露于光的部分)在抗蚀剂层中留下对应于投影掩模上不透明图案的孔。图案存在于不透明区域中的掩模称为亮场掩模。
在正性作用光致抗蚀剂中，光致抗蚀剂暴露于光并且在称为光溶解的过程中从相对不可溶解状态改变为溶解度高得多的状态。在光溶解中，相对不可溶解的抗蚀剂暴露于适当的光能量并且被转换到溶解度高得多的状态。抗蚀剂的光溶解部分可以在显影过程中由溶剂移除。基本的正光致抗蚀剂聚合物为苯酚甲酚聚合物，也称为苯酚甲酚清漆树脂。利用化学溶剂或显影剂移除可溶解部分(即，暴露于光的部分)在抗蚀剂层中留下对应于投影掩模上透明图案的孔。图案存在于透明区域中的掩模称为暗场掩模。
在移除半导体晶片的不被光致抗蚀剂覆盖的顶部部分之后，其余的光致抗蚀剂被移除，留下图案化层。替换地，使用诸如化学镀覆和电解镀覆的技术，一些类型的材料通过将材料直接沉积在由先前沉积/蚀刻过程形成的区域或孔洞中而被图案化。
在现有图案上沉积材料的薄膜可以放大底层图案且形成不均匀的平坦表面。需要均匀的平坦表面来生产更小且更致密堆叠的有源和无源部件。平坦化可以用于从晶片的表面移除材料且产生均匀的平坦表面。平坦化涉及使用抛光垫对晶片的表面进行抛光。研磨材料和腐蚀化学物在抛光期间被添加到晶片的表面。组合的研磨物的机械行为和化学物的腐蚀行为移除任何不规则外貌，导致均匀的平坦表面。
后端制造指将完成的晶片切割或分割为各个半导体管芯且然后封装半导体管芯以用于结构支撑和环境隔离。为了分割半导体管芯，晶片沿着称为锯道或划线的晶片的非功能区域被划片且折断。使用激光切割工具或锯条来分割晶片。在分割之后，各个半导体管芯被安装到封装基板，该封装基板包括引脚或接触焊盘以用于与其他系统部件互连。在半导体管芯上形成的接触焊盘然后连接到封装内的接触焊盘。电连接可以使用焊料凸块、柱形凸块、导电胶或引线接合来制成。密封剂或其他成型材料沉积在封装上以提供物理支撑和电隔离。完成的封装然后被插入到电系统中且使得半导体器件的功能性对于其他系统部件可用。
图1说明具有芯片载体基板或印刷电路板（PCB）52的电子器件50，该芯片载体基板或印刷电路板（PCB）52具有安装在其表面上的多个半导体封装。取决于应用，电子器件50可以具有一种类型的半导体封装或多种类型的半导体封装。用于说明性目的，在图1中示出了不同类型的半导体封装。
电子器件50可以是使用半导体封装以执行一个或更多电功能的独立系统。替换地，电子器件50可以是较大系统的子部件。例如，电子器件50可以是蜂窝电话、个人数字助理（PDA）、数码摄像机（DVC）或其他电子通信器件的一部分。替换地，电子器件50可以是图形卡、网络接口卡或可以被插入到计算机中的其他信号处理卡。半导体封装可以包括微处理器、存储器、专用集成电路（ASIC）、逻辑电路、模拟电路、RF电路、分立器件或其他半导体管芯或电部件。微型化和重量减小对于这些产品被市场接受是至关重要的。半导体器件之间的距离必须减小以实现更高的密度。
在图1中，PCB 52提供用于安装到PCB上的半导体封装的结构支撑和电互连的一般性基板。使用蒸发、电解镀覆、化学镀覆、丝网印刷或者其他合适的金属沉积工艺，导电信号迹线54在PCB 52的表面上或其层内形成。信号迹线54提供半导体封装、安装的部件以及其他外部系统部件中的每一个之间的电通信。迹线54还向半导体封装中的每一个提供功率和接地连接。
在一些实施例中，半导体器件具有两个封装级别。第一级封装是用于机械和电附连半导体管芯到中间载体的技术。第二级封装涉及机械和电附连中间载体到PCB。在其他实施例中，半导体器件可以仅具有第一级封装，其中管芯被直接机械和电地安装到PCB。
用于说明目的，在PCB 52上示出包括接合引线封装56和倒装芯片58的若干类型的第一级封装。另外，示出在PCB 52上安装的若干类型的第二级封装，包括球栅阵列（BGA）60、凸块芯片载体（BCC）62、双列直插式封装（DIP）64、岸面栅格阵列（LGA）66、多芯片模块（MCM）68、四方扁平无引脚封装（QFN）70以及方形扁平封装72。取决于系统需求，使用第一和第二级封装类型的任何组合配置的半导体封装以及其他电子部件的任何组合可以连接到PCB52。在一些实施例中，电子器件50包括单一附连的半导体封装，而其他实施例需要多个互连封装。通过在单个基板上组合一个或更多半导体封装，制造商可以将预制部件结合到电子器件和系统中。因为半导体封装包括复杂的功能性，可以使用较不昂贵的部件和流水线制造工艺来制造电子器件。所得到的器件较不倾向于发生故障且对于制造而言较不昂贵，导致针对消费者的较少的成本。
图2a-2c示出示例性半导体封装。图2a说明安装在PCB 52上的DIP 64的进一步细节。半导体管芯74包括有源区域，该有源区域包含实现为根据管芯的电设计而在管芯内形成且电互连的有源器件、无源器件、导电层以及电介质层的模拟或数字电路。例如，电路可以包括一个或更多晶体管、二极管、电感器、电容器、电阻器以及在半导体管芯74的有源区域内形成的其他电路元件。接触焊盘76是诸如铝（Al）、铜（Cu）、锡（Sn）、镍（Ni）、金（Au）或银（Ag）的一层或多层导电材料，且电连接到半导体管芯74内形成的电路元件。在DIP 64的组装期间，半导体管芯74使用金-硅共熔层或者诸如热环氧物或环氧树脂的粘合剂材料而安装到中间载体78。封装体包括诸如聚合物或陶瓷的绝缘封装材料。导线80和接合引线82提供半导体管芯74和PCB 52之间的电互连。密封剂84沉积在封装上，以通过防止湿气和颗粒进入封装且污染半导体管芯74或接合引线82而进行环境保护。
图2b说明安装在PCB 52上的BCC 62的进一步细节。半导体管芯88使用底层填料或者环氧树脂粘合剂材料92而安装在载体90上。接合引线94提供接触焊盘96和98之间的第一级封装互连。模塑料或密封剂100沉积在半导体管芯88和接合引线94上，从而为器件提供物理支撑和电隔离。接触焊盘102使用诸如电解镀覆或化学镀覆之类的合适的金属沉积工艺而在PCB 52的表面上形成以防止氧化。接触焊盘102电连接到PCB 52中的一个或更多导电信号迹线54。凸块104在BCC 62的接触焊盘98和PCB 52的接触焊盘102之间形成。
在图2c中，使用倒装芯片类型第一级封装将半导体管芯58面朝下地安装到中间载体106。半导体管芯58的有源区域108包含实现为根据管芯的电设计而形成的有源器件、无源器件、导电层以及电介质层的模拟或数字电路。例如，电路可以包括一个或更多晶体管、二极管、电感器、电容器、电阻器以及有源区域108内的其他电路元件。半导体管芯58通过凸块110电和机械连接到载体106。
使用利用凸块112的BGA类型第二级封装，BGA 60电且机械连接到PCB 52。半导体管芯58通过凸块110、信号线114和凸块112电连接到PCB 52中的导电信号迹线54。模塑料或密封剂116被沉积在半导体管芯58和载体106上以为器件提供物理支撑和电隔离。倒装芯片半导体器件提供从半导体管芯58上的有源器件到PCB 52上的导电轨迹的短导电路径以便减小信号传播距离、降低电容且改善整体电路性能。在另一实施例中，半导体管芯58可以使用倒装芯片类型第一级封装来直接机械和电地连接到PCB 52而不使用中间载体106。
图3a示出具有用于结构支撑的基底基板材料122的半导体晶片120，该基底基板材料诸如是硅、锗、砷化镓、磷化铟或者碳化硅。在晶片120上形成如上所述通过非有源的管芯间晶片区域或者锯道126分离的多个半导体管芯或部件124。锯道126提供切割区域以将半导体晶片120分割成各个半导体管芯124。
图3b示出半导体晶片120的一部分的剖面图。每个半导体管芯124具有背表面128和有源表面130，其包含实现为在管芯内形成的且根据管芯的电设计和功能而电互连的有源器件、无源器件、导电层以及电介质层的模拟或数字电路。例如，电路可以包括一个或更多个晶体管、二极管以及在有源表面130内形成的其他电路元件以实现诸如数字信号处理器(DSP)、ASIC、存储器或其他信号处理电路之类的模拟电路或数字电路。半导体管芯124还可以包含诸如电感器、电容器和电阻器的集成无源器件(IPD)以用于RF信号处理。
使用PVD、CVD、电解镀覆、化学镀覆工艺或其他合适的金属沉积工艺而在有源表面130上形成导电层132。导电层132可以是Al、Cu、Sn、Ni、Au、Ag或其他合适导电材料中的一层或更多层。导电层132操作为电连接到有源表面130上的电路的接触焊盘。导电层132可以距离半导体管芯124的边缘第一距离并排布置，如图3b所示。替换地，导电层132可以在多个行中偏移，使得第一行接触焊盘距离管芯的边缘第一距离布置，并且与第一行交替的第二行接触焊盘距离管芯的边缘第二距离布置。
使用PVD、CVD、印刷、旋涂、喷涂、丝网印刷或层压在有源表面130和导电层132上形成绝缘或钝化层134。绝缘层134含有二氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、五氧化二钽(Ta2O5)、氧化铝(Al2O3)或具有类似绝缘和结构属性的其它材料的一层或更多层。利用图案化光致抗蚀剂层通过蚀刻工艺移除绝缘层134的部分以露出导电层132。替换地，使用激光器136通过激光直接消融(LDA)移除绝缘层134的部分以露出导电层132。
在图3c中，使用锯条或激光切割工具138通过锯道126将半导体晶片120分割成各个半导体管芯124。
与图1和2a-2c相关联，图4a-4w说明形成用于3-D Fo-WLCSP的垂直互连结构的过程。在图4a中，基板或载体140含有诸如硅、聚合物、氧化铍或其它合适的低成本刚性材料的牺牲基底材料以用于结构支撑。界面层或双面胶带142在载体140上形成作为临时粘合接合膜或蚀刻停止层。根据半导体封装的设计或功能，载体140可以是圆形或矩形。
在图4b中，以绝缘层134为引导，使用拾取和安放操作将来自图3c的半导体管芯124置于界面层142和载体140上且安装到界面层142和载体140，其中有源表面130朝向载体。半导体管芯124安装到载体140成为重构造或重配置的晶片143的一部分。
在图4c中，使用膏料印刷、压缩模制、转移模制、液体密封剂模制、真空层压、旋涂或其它合适的涂料器，将密封剂或模塑料144沉积在半导体管芯124和载体140上。密封剂144可以是聚合物复合材料，诸如具有填料的环氧树脂、具有填料的环氧丙烯酸酯或者具有适当填料的聚合物。密封剂144是不导电的并且在环境上保护半导体器件免受外部元件或污染物影响。绝缘层134的表面145与界面层142的露出表面146共面。
图4d-4w说明另一实施例，其中在将半导体管芯124安装到载体140之后，绝缘层134表面145嵌在界面层142中。从图4a继续，以绝缘层134为引导，来自图3c的半导体管芯124置于界面层142上且安装到界面层142。绝缘层134的表面145嵌在界面层142内，并且表面145从界面层142的与载体140相对的表面146垂直地偏移。界面层142的一部分覆盖绝缘层134的侧壁148。在一个实施例中，半导体管芯124的有源表面130与界面层142的表面146共面。半导体管芯124安装到载体140成为重配置晶片143的一部分。
在图4e中，使用膏料印刷、压缩模制、转移模制、液体密封剂模制、真空层压、旋涂或其它合适的涂料器，在半导体管芯124和载体140上沉积密封剂或模塑料150。密封剂150可以是聚合物复合材料，诸如具有填料的环氧树脂、具有填料的环氧丙烯酸酯或者具有适当填料的聚合物。密封剂150是不导电的并且在环境上保护半导体器件免受外部元件和污染物影响。绝缘层134的表面145从密封剂150的接触界面层142的表面154垂直地偏移。因而，密封剂150的表面154和绝缘层134的表面145不共面。
在图4f中，通过化学蚀刻、机械剥离、化学机械平坦化(CMP)、机械研磨、热烘烤、UV光、激光扫描或者湿法剥去移除载体140和界面层142以露出导电层132、绝缘层134和密封剂150。密封剂150在移除载体140之后为半导体管芯124提供结构支撑。
使用PVD、CVD、印刷、旋涂、喷涂、丝网印刷或层压在密封剂150和绝缘层134上形成绝缘或钝化层160。绝缘层160含有具有或不具有填料的光敏聚合物电介质膜、非光敏聚合物电介质膜、SiO2、Si3N4、SiON、Ta2O5、Al2O3或具有类似绝缘和结构属性的其它材料的一层或更多层。
在图4g中，利用图案化光致抗蚀剂层通过蚀刻工艺移除绝缘层160的一部分从而形成通孔或开口164以露出导电层132。替换地，使用激光器166通过LDA移除绝缘层160的一部分从而形成通孔164以露出导电层132。此外，利用图案化光致抗蚀剂层通过蚀刻工艺移除在半导体管芯124的覆盖区外部的绝缘层160的一部分从而形成微通孔或开口168。替换地，使用激光器170通过LDA移除绝缘层160的一部分从而形成微通孔168。
微通孔168可以具有直、倾斜、台阶或渐变的侧壁。在一个实施例中，微通孔168的截面宽度或直径范围为10-100微米(µm)。在另一实施例中，微通孔168的截面宽度或直径范围为20-30µm。在半导体管芯124的覆盖区外部以及在半导体管芯124的外围区域或范围中，以微通孔168的阵列或群组的形式形成多个微通孔168从而形成微通孔阵列174。微通孔阵列174含有一个或多个微通孔168。微通孔阵列174从绝缘层160的第一表面176延伸到绝缘层160的与表面176相对的第二表面178。微通孔阵列174露出半导体管芯124的覆盖区外部的密封剂150的表面154。
在图4h中，使用诸如PVD、CVD、电解镀覆或化学镀覆工艺的图案化和金属沉积工艺，在绝缘层160、密封剂150和半导体管芯124上形成导电层180。导电层180可以是Al、Cu、Sn、Ni、Au、Ag或其它合适导电材料的一层或更多层。根据半导体管芯124的设计和功能，导电层180的各个部分可以电共用或者电隔离。导电层180的一部分延伸穿过通孔164从而将导电层180电连接到导电层132。导电层180的一部分沿着绝缘层160并且平行于半导体管芯124的有源表面130水平地延伸从而横向地将电互连再分配到半导体管芯124的导电层132。导电层180作为扇出再分配层(RDL)操作，提供半导体管芯124的电信号的横向或水平再分配。
导电层180的一部分也延伸穿过微通孔168从而形成导电微通孔182。导电微通孔182从导电层180的水平部分延伸穿过绝缘层160，到达密封剂150的表面154。导电微通孔182可以具有直、倾斜、渐变或台阶的侧壁。在一个实施例中，导电微通孔182具有大体上圆锥形形状，其具有大体上圆形截面。在另一实施例中，导电微通孔182具有大体上圆柱形形状，其具有大体上圆形截面。在另一实施例中，导电微通孔182具有大体上立方体形状，其具有大体上矩形截面。导电微通孔182的形状可以根据半导体管芯124的设计和功能而变化。在一个实施例中，导电微通孔182的截面宽度或直径范围为10-100µm。在另一实施例中，导电微通孔182的截面宽度或直径范围为20-30µm。
在半导体管芯124的覆盖区外部在半导体管芯124的外围区域或范围中，导电微通孔182形成为多个导电微通孔182的群组或阵列从而形成导电微通孔阵列184。导电微通孔阵列184中的导电微通孔182形成导电层180的一系列峰和谷，提供了用于导电层180和后续形成的导电互连结构之间的接触的更大表面积。
图4i从平行于半导体管芯124的有源表面130和导电层180的水平部分，沿着绝缘层160的表面178以及密封剂150的表面154伸展的平面示出来自图4h的组件的平面图。多个导电微通孔182a-182g在半导体管芯124的覆盖区外部形成并且延伸穿过绝缘层160到达密封剂150。特别是，导电微通孔182a-182f形成在中心导电微通孔182g周围的大体上圆形或六角形形状或图案中。导电微通孔182g相对于导电微通孔182a-182f位于中心。导电微通孔182a-182f置于中心导电微通孔182g的外围区域的六角形形状的角部。每个导电微通孔182a-182f与导电微通孔182g的距离相等。导电微通孔182a-182f与每个相邻导电微通孔182a-182f的距离也相等。
导电微通孔182a-182g全体上构成导电微通孔阵列184。在一个实施例中，根据半导体管芯124的设计和功能，导电微通孔阵列184具有更少或附加的导电微通孔182。在另一实施例中，导电微通孔182布置在导电微通孔阵列184内的不同图案或布置中，例如多个导电微通孔182的列或行。图4j从平行于半导体管芯124的有源表面130沿着绝缘层160的表面176，沿着半导体管芯124的有源表面130以及接着再沿着绝缘层160的表面176伸展的平面，示出来自图4h的组件的平面图。导电微通孔182a-182g的截面宽度大于图4i，反映了导电微通孔182a-182g具有渐变的侧壁的实施例。在另一实施例中，导电微通孔182具有直或台阶的侧壁。
图4k说明另一实施例，在沉积导电层180之前，在微通孔168周围形成沟槽186。从图4g继续，使用图案化光致抗蚀剂层通过蚀刻工艺移除在半导体管芯124的覆盖区之间或外部以及在微通孔阵列174的周界附近的绝缘层160的一部分，从而形成沟槽186。替换地，使用激光器188通过LDA移除绝缘层160的一部分，从而形成沟槽186。沟槽186可以具有直、倾斜、台阶或渐变的侧壁。根据半导体管芯124的设计和功能，沟槽186的覆盖区可以改变形状。例如，沟槽186的覆盖区可以为围绕微通孔168的大体上圆形或矩形。
在图4l中，使用诸如PVD、CVD、电解镀覆或化学镀覆工艺的图案化和金属沉积工艺，在绝缘层160、密封剂150和半导体管芯124上形成导电层180。导电层180可以是Al、Cu、Sn、Ni、Au、Ag或其它合适导电材料的一层或更多层。根据半导体管芯124的设计和功能，导电层180的各个部分可以电共用或电隔离。导电层180的一部分延伸穿过通孔164从而将导电层180电连接到导电层132。导电层180的一部分沿着绝缘层160并且平行于半导体管芯124的有源表面130水平地延伸，从而将电互连横向地再分配到半导体管芯124的导电层132。导电层180作为扇出RDL操作，提供半导体管芯124的电信号的横向或水平再分配。
导电层180的一部分延伸穿过微通孔168以形成导电微通孔182。导电层180的一部分延伸穿过沟槽186以形成导电环190。导电微通孔182和导电环190从导电层180的水平部分延伸到密封剂150的表面154。导电微通孔182和导电环190可以具有直、倾斜、渐变或台阶的侧壁。在一个实施例中，导电微通孔182具有大体上圆锥形形状，其具有大体上圆形截面。在另一实施例中，导电微通孔182具有大体上圆柱形形状，其具有大体上圆形截面。导电微通孔182的形状可以根据半导体管芯124的设计和功能而变化。在一个实施例中，导电微通孔182的截面宽度或直径范围为10-100µm。在另一实施例中，导电微通孔182的截面宽度或直径范围为20-30µm。在半导体管芯124的覆盖区外部在半导体管芯124的外围区域或范围中，导电微通孔182形成为由导电环190围绕的多个导电微通孔182的群组或阵列，从而形成导电微通孔阵列192。在导电微通孔阵列192中，导电微通孔182和导电环190构成导电层180的一系列峰和谷，提供了用于导电层180和后续形成的导电互连结构之间的更大表面积。
图4m从平行于半导体管芯124的有源表面130和导电层180的水平部分，沿着绝缘层160的表面178和密封剂150的表面154伸展的平面示出来自图4l的俯视图或平面图。多个导电微通孔182a-182g在半导体管芯124的覆盖区外部形成并且延伸穿过绝缘层160到达密封剂150。特别是，导电微通孔182a-182f形成在中心导电微通孔182g周围的大体上圆形或六角形形状或图案中。导电微通孔182g相对于导电微通孔182a-182f位于中心。每个导电微通孔182a-182f与导电微通孔182g的距离相等。导电微通孔182a-182f置于中心导电微通孔182g的外围区域中的六角形的角部。导电微通孔182a-182f与每个相邻导电微通孔182a-182f的距离相等。导电环190在导电微通孔182a-182g周围在导电微通孔182a-182g的外围区域中形成。导电环190的覆盖区大体上为圆形，导电微通孔182g位于导电环190的中心并且导电微通孔182a-182f与导电环190的距离相等。导电环190的形状可以根据半导体管芯124的设计和功能而变化。
导电微通孔182a-182g和导电环190构成导电微通孔阵列192。在一个实施例中，根据半导体管芯124的设计和功能，导电微通孔阵列192具有更少或附加的导电微通孔182。在另一实施例中，导电微通孔182布置在导电微通孔阵列192内的不同图案或布置中，例如多个导电微通孔182的列或行。图4n从平行于半导体管芯124的有源表面130沿着绝缘层160的表面176，沿着半导体管芯124的有源表面130以及接着再沿着绝缘层160的表面176伸展的平面，示出来自图4m的组件的平面图。导电微通孔182a-182g和导电环190的截面宽度大于图4m，反映了导电微通孔182a-182g和导电环190渐变的侧壁的实施例。在另一实施例中，导电微通孔182a-182g和导电环190具有直、倾斜、弯曲或台阶的侧壁。
从图4h继续，使用PVD、CVD、印刷、旋涂、喷涂、丝网印刷或层压，在导电层180和绝缘层160上形成绝缘或钝化层200，如图4o所示。绝缘层200含有具有或不具有填料的光敏聚合物电介质膜、非光敏聚合物电介质膜、SiO2、Si3N4、SiON、Ta2O5、Al2O3或具有类似绝缘和结构属性的其它材料的一层或更多层。使用图案化光致抗蚀剂层通过蚀刻工艺移除绝缘层200的一部分，从而形成通孔或开口202并且露出导电层180。替换地，使用激光器204通过LDA移除绝缘层200的一部分，从而形成通孔202并且露出导电层180。根据半导体管芯124的设计和功能，绝缘层200厚度可以等于、小于或大于绝缘层160的厚度。
在图4p中，使用图案化利用PVD、CVD、溅射、电解镀覆、化学镀覆工艺或其它合适的金属沉积工艺，在绝缘层200和导电层180上形成导电层210。导电层210可以是Al、Cu、Sn、Ni、Au、Ag或其它合适导电材料的一层或更多层。导电层210电连接到导电层180。导电层210的一部分沿着绝缘层200并且平行于半导体管芯124的有源表面130水平地延伸，从而将电互连横向地再分配到导电层180。导电层210作为用于半导体管芯124的电信号的扇出RDL操作。取决于半导体管芯124的连接，导电层210的其它部分是电共用或电隔离。
使用PVD、CVD、印刷、旋涂、喷涂、丝网印刷或层压，在绝缘层200和导电层210上形成绝缘或钝化层214。绝缘层214含有具有或不具有填料的光敏聚合物电介质膜、非光敏聚合物电介质膜、SiO2、Si3N4、SiON、Ta2O5、Al2O3或具有类似绝缘和结构属性的其它材料的一层或更多层。使用图案化光致抗蚀剂层通过蚀刻工艺移除绝缘层214的一部分从而形成开口216并且露出导电层210。替换地，使用激光器218通过LDA移除绝缘层214的一部分从而形成开口216并且露出导电层210。绝缘层214的厚度和材料可以根据半导体管芯124的设计和功能而变化。绝缘层214的厚度可以小于或等于绝缘层160的厚度。替换地，绝缘层214的厚度可以大于绝缘层160的厚度，从而为封装提供附加的结构支撑、平衡、应力释放以及翘曲控制。
在图4q中，使用蒸发、电解镀覆、化学镀覆、球滴或丝网印刷工艺，在露出的导电层210上沉积导电凸块材料。凸块材料可以是具有可选助焊剂溶液的Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及其组合。例如，凸块材料可以是共熔Sn/Pb、高铅焊料或无铅焊料。凸块材料使用合适的附连或接合工艺接合到导电层210。在一个实施例中，凸块材料通过将材料加热到其熔点之上而进行回流以形成圆球或凸块220。在一些应用中，凸块220被二次回流以改善与导电层210的电接触。凸块下金属化(UBM)层可以在凸块220下形成。凸块220还可以被压缩接合到导电层210。凸块220代表可以在导电层210上形成的一种类型的导电互连结构。该互连结构也可以使用柱形凸块、微凸块或其它电互连。
绝缘层160、200和214，导电层180和210以及凸块220全体上构成在半导体管芯124和密封剂150上形成的堆积互连结构224，其中导电微通孔阵列184在半导体管芯124的覆盖区外部形成。附加的绝缘层和RDL可以在形成凸块220之前在绝缘层214上形成，从而根据半导体管芯124的设计和功能提供跨过封装的附加的垂直和水平电连接。
在图4r中，使用层压或其它合适的应用工艺，在半导体管芯124、密封剂150和堆积互连结构224上应用背研磨带(back grinding tape)230。背研磨带230接触绝缘层214和凸块220。背研磨带230循着凸块220的表面的轮廓并且在凸块220周围以及凸块220之间延伸。背研磨带230包括耐热性高达270℃的带。背研磨带230还包括具有热脱离功能的带。背研磨带230的示例包括UV带HT 440以及非UV带MY-595。背研磨带230为后续背研磨和从密封剂150的与堆积互连结构224相对的背侧表面232移除密封剂150的一部分提供结构支撑。
密封剂150的背侧表面232利用研磨器234经历研磨操作，从而平坦化并且减小密封剂150的厚度。化学蚀刻也可用于移除和平坦化密封剂150。在研磨操作结束后，半导体管芯124的背表面128露出。半导体管芯124的厚度也可以通过研磨操作减小。替换地，密封剂150的厚度维持覆盖半导体管芯124的背表面128。在研磨操作之后，密封剂150具有从密封剂150的表面154到密封剂150的露出的背侧表面236测量的厚度T1。在一个实施例中，密封剂150的厚度T1介于100-250µm。背研磨带230在研磨操作期间可以被主动冷却。
在图4s中，在导电微通孔阵列184上在半导体管芯124的外围区域中移除密封剂150的一部分以形成开口240。通过钻孔、高能量水喷射、使用图案化光致抗蚀剂层的蚀刻工艺或其它合适的工艺形成开口240。替换地，使用激光器241通过LDA在导电微通孔阵列184上在半导体管芯124的外围区域中移除密封剂150的一部分以形成开口240。开口240具有垂直或倾斜侧壁242并且从密封剂150的背侧表面236延伸，部分地穿过密封剂150，到达密封剂150的凹陷表面244。开口240构成穿模孔(TMH)并且部分地延伸穿过密封剂150。在一个实施例中，开口240的截面宽度范围为180-450µm。在形成开口240之后，在开口240的覆盖区中，密封剂150具有从密封剂150的表面154到密封剂150的凹陷表面244测量的厚度T2，厚度T2小于厚度T1。在一个实施例中，密封剂150的厚度T2介于20-50µm。
在图4t中，在开口240的覆盖区中，在半导体管芯124的外围区域内以及在导电微通孔阵列184上移除密封剂150和绝缘层160的一部分，从而形成开口250并且露出导电层180和导电微通孔阵列184。通过钻孔、高能量水喷射、使用图案化光致抗蚀剂层的蚀刻工艺或其它合适的工艺形成开口250。替换地，在开口240的覆盖区中，在半导体管芯124的外围区域内以及在导电微通孔阵列184上，使用激光器252通过LDA移除密封剂150的一部分以形成开口250。开口250包括垂直或倾斜侧壁254并且延伸穿过密封剂150和绝缘层160，从凹陷表面244延伸到导电层180。开口250构成TMH并且从密封剂150的凹陷表面244延伸穿过绝缘层160到达导电层180。开口250的截面宽度小于开口240的截面宽度。在一个实施例中，开口250的截面宽度范围为50-150µm。
开口240和250全体上构成开口260。开口260具有台阶侧壁262，该台阶侧壁是由于形成具有比开口240小的截面宽度的开口250的工艺而得到。开口260具有在开口250内的50-150µm的第一直径或截面宽度，以及在开口240内的180-450µm的第二直径或截面宽度。因而，开口260构成具有台阶穿孔结构的TMH。在处理期间，例如在去胶渣工艺、焊料封顶或者封装叠加堆叠焊接工艺期间，台阶穿孔结构增加结构支撑并且减小对包括堆积互连结构224的封装的损伤。
该组件在形成开口260期间可以被主动冷却以避免剥落背研磨带230，并且最小化对半导体管芯124的热冲击。在另一实施例中，该组件在形成开口260期间不被主动冷却，但是激光源或钻孔序列参数被最优化以最小化对半导体管芯124的热冲击。
形成开口260的工艺还包括移除覆盖导电微通孔阵列184的绝缘层160的一部分。因而，开口260穿过密封剂150露出导电层180的导电微通孔182和导电微通孔阵列184。与导电层180的露出部分是平坦或平面的情形相比，露出的导电微通孔阵列184为导电层180提供更大的露出表面积。导电微通孔阵列184由此提供导电层180和后续沉积的导电凸块材料之间更大的接触表面积，从而得到后续沉积的导电凸块材料和导电层180之间的改善且更鲁棒的电和机械接触。导电微通孔182也增加导电微通孔阵列184的覆盖区内导电层180的有效厚度，而不显著加入导电层180内导电材料的数量。
图4u示出来自图4t的组件的俯视图或平面图。开口260在半导体管芯124的外围区域中形成并且从密封剂150的露出的背侧表面236延伸穿过密封剂150和绝缘层160到达导电层180。开口260构成具有台阶穿孔结构的TMH。开口260露出具有导电微通孔182a-182g的导电层180，导电微通孔182a-182g形成导电微通孔阵列184。导电微通孔182a-182g形成导电层180的一系列峰和谷，所述峰和谷增加导电层180的表面积。与导电层180的露出部分是平坦或平面的情形相比，导电微通孔阵列184提供导电层180的更大的露出表面积。因而，导电微通孔阵列184促进了导电层180和后续沉积的导电凸块材料之间的改善且更鲁棒的机械和电连接。
在图4v中，使用蒸发、电解镀覆、化学镀覆、球滴、丝网印刷、喷射或其它合适的工艺，在露出的导电层180和导电微通孔182上沉积导电凸块材料。凸块材料可以是具有可选的助焊剂溶液的Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及其组合。例如，凸块材料可以是共熔Sn/Pb、高铅焊料或无铅焊料。使用合适的附连或接合工艺将凸块材料接合到导电层180。在一个实施例中，凸块材料通过材料加热到其熔点之上而进行回流以形成圆球或凸块266。在一些应用中，凸块266被二次回流以改善与导电层180的电接触。UBM层可以在凸块266下形成。凸块也可以压缩接合到导电层180。
凸块266代表可以在导电层180上形成的一种类型的导电互连结构。导电互连结构也可以使用接合引线、Cu、Ag，或者其它导电膏料、柱形凸块、微凸块、具有Cu芯的焊料球、具有浸渍焊料膏料或焊料涂层的Cu球或柱或其它电互连。凸块266在导电层180上形成并且在导电微通孔阵列184的导电微通孔182之上和之间形成。因此，穿过凸块266、导电层180、堆积互连结构224和半导体管芯124形成用于下一级互连的3-D互连。3-D互连为半导体管芯124提供垂直电互连，而在半导体管芯124的覆盖区上没有背侧互连或RDL。导电微通孔182提供导电层180和凸块266之间的增加的接触表面积，以得到导电层180和凸块266之间的改善且更鲁棒的机械和电连接。
在形成凸块266之后移除背研磨带230。替换地，在完成密封剂150的研磨操作之后但是在形成开口260之前移除背研磨带230，并且在绝缘层214和凸块220上应用具有高热导性和高耐热性的支撑带。重构造的晶片143也可以在形成开口260之前置于具有柔性顶层的支撑夹具中以避免结构损伤。支撑夹具具有高热导性并且具有小真空孔阵列以在形成开口260期间为重构造的晶片143提供热保护和结构支撑。
在图4w中，利用锯条或激光切割工具270，穿过密封剂150以及绝缘层160、200和214，将来自图4t的组件分割为各个Fo-WLCSP 280。
图5示出分割之后的Fo-WLCSP 280。Fo-WLCSP 280提供了与在半导体管芯124的覆盖区外部形成的扇出RDL和导电微通孔阵列184的3-D电互连。密封剂150沉积在半导体管芯124上。绝缘层160形成于半导体管芯124的有源表面130和密封剂150上。导电层180形成于绝缘层160上并且电连接到半导体管芯124的导电层132。导电层180的一部分沿着绝缘层160并且平行于半导体管芯124的有源表面130水平地延伸，从而将电互连横向地再分配到半导体管芯124的导电层132。导电层180作为扇出RDL操作，提供半导体管芯124的电信号的横向或水平再分配。导电层180具有在半导体管芯124的覆盖区外部形成的导电微通孔阵列184。导电微通孔阵列184包括一个或多个导电微通孔182。导电微通孔阵列184从导电层180的水平部分延伸穿过绝缘层160到达密封剂150的表面154。
在导电微通孔阵列184上的密封剂150和绝缘层160的一部分被移除以形成开口260，该开口构成TMH。开口260具有范围为50-150µm的第一直径或截面宽度和范围为180-450µm的第二直径或截面宽度。因而，开口260具有台阶侧壁262，并且开口260构成具有台阶穿孔结构的TMH。在处理期间，例如在去胶渣工艺、焊料封顶或者封装叠加堆叠焊接工艺期间，台阶穿孔结构增加结构支撑并且减小对包括堆积互连结构224的封装的损伤。
开口260露出导电层180的导电微通孔182和导电微通孔阵列184。与露出的导电层180是平坦或平面的情形相比，露出的导电微通孔阵列184为导电层180提供更大的露出表面积。由导电微通孔阵列184引起的导电层180的附加的露出表面积提供了后续沉积的导电凸块材料和导电层180之间的改善且更鲁棒的电和机械接触。
导电凸块材料在开口260内沉积在导电层180上以形成凸块266。凸块266在导电层180上形成并且在导电微通孔阵列184的导电微通孔182之上和之间形成。因此，穿过凸块266、导电层180、堆积互连结构224和半导体管芯124形成用于下一级互连的3-D互连。3-D互连为半导体管芯124提供垂直电互连，而在半导体管芯124的覆盖区上没有背侧互连或RDL。导电微通孔182提供导电层180和凸块266之间的增加的接触表面积以及改善且更鲁棒的机械和电连接。
与图1和2a-2c相关联，图6a-6h说明形成用于3-D Fo-WLCSP的具有背侧保护和平衡层的垂直互连结构的过程。从图4m继续，利用PVD、CVD、溅射、电解镀覆、化学镀覆工艺或其它合适的金属沉积工艺使用图案化，在绝缘层200和导电层180上形成导电层290，如图6a所示。导电层290可以是Al、Cu、Sn、Ni、Au、Ag或其它合适导电材料的一层或更多层。导电层290电连接到导电层180。导电层290的一部分沿着绝缘层200并且平行于半导体管芯124的有源表面130水平地延伸，从而将电互连横向地再分配到导电层180。导电层290作为用于半导体管芯124的电信号的扇出RDL操作。取决于半导体管芯124的连接，导电层290的其它部分电共用或电隔离。
使用PVD、CVD、印刷、旋涂、喷涂、丝网印刷或层压，在绝缘层200和导电层290上形成绝缘或钝化层294。绝缘层294含有具有或不具有填料的光敏聚合物电介质膜、非光敏聚合物电介质膜、SiO2、Si3N4、SiON、Ta2O5、Al2O3或具有类似绝缘和结构属性的其它材料的一层或更多层。使用图案化光致抗蚀剂层通过蚀刻工艺移除绝缘层294的一部分从而形成开口296并且露出导电层290。替换地，使用激光器298通过LDA移除绝缘层294的一部分从而形成开口296并且露出导电层290。绝缘层294的厚度和材料可以根据半导体管芯124的设计和功能而变化。绝缘层294的厚度可以小于或等于绝缘层160的厚度。替换地，绝缘层294的厚度可以大于绝缘层160的厚度，从而提供对封装的附加的结构支撑、平衡、应力释放和翘曲控制。
在图6b中，使用蒸发、电解镀覆、化学镀覆、球滴或丝网印刷工艺，在露出的导电层290上沉积导电凸块材料。凸块材料可以是具有可选的助焊剂溶液的Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及其组合。例如，凸块材料可以是共熔Sn/Pb、高铅焊料或无铅焊料。使用合适的附连或接合工艺将凸块材料接合到导电层290。在一个实施例中，凸块材料通过将材料加热到其熔点之上而进行回流以形成球或凸块300。在一些应用中，凸块300被二次回流以改善与导电层290的电接触。UBM层可以在凸块300下形成。凸块300也可以压缩接合到导电层290。凸块300代表可以在导电层290上形成的一种类型的导电互连结构。该互连结构也可以使用柱形凸块、微凸块或其它电互连。
导电层180和290、绝缘层160、200和294以及凸块300全体上包括在半导体管芯124和密封剂150上形成的堆积互连结构304。附加的绝缘层和RDL可以在形成凸块300之前在绝缘层294上形成，从而根据半导体管芯124的设计和功能提供跨过封装的附加的垂直和水平电连接。
在图6c中，使用层压或其它合适的应用工艺，在半导体管芯124、密封剂150和堆积互连结构304上应用背研磨带310。背研磨带310接触绝缘层294和凸块300。背研磨带310循着凸块300的表面的轮廓并且在凸块300周围以及凸块300之间延伸。背研磨带310包括耐热性高达270℃的带。背研磨带310还包括具有热脱离功能的带。背研磨带310的示例包括UV带HT 440以及非UV带MY-595。背研磨带310为后续背研磨操作以及从密封剂150的与堆积互连结构304相对的背侧表面312移除密封剂150的一部分提供结构支撑。
密封剂150的背侧表面312利用研磨器314进行研磨操作，从而平坦化表面并且减小密封剂的厚度。化学蚀刻也可用于移除和平坦化密封剂150。在研磨操作结束后，半导体管芯124的背表面128露出。半导体管芯124的厚度也可以通过研磨操作减小。替换地，密封剂150的厚度维持覆盖半导体管芯124的背表面128。在研磨操作之后，密封剂150具有从密封剂150的表面154到密封剂150的露出的背侧表面316测量的厚度T3。背研磨带310在研磨操作期间可以被主动冷却。
在图6d中，使用PVD、CVD、印刷、旋涂、喷涂、丝网印刷或层压，在密封剂150的露出的背侧表面316和半导体124的背表面128上形成绝缘或钝化层318。绝缘层318含有具有或不具有填料的光敏聚合物电介质膜、非光敏聚合物电介质膜、SiO2、Si3N4、SiON、Ta2O5、Al2O3或具有类似绝缘和结构属性的其它材料的一层或更多层。绝缘层318作为背侧保护和平衡层操作，为半导体器件提供环境保护免受外部元件和污染物的影响。此外，绝缘层318在后续加工和处理期间为封装提供结构支撑，从而平衡封装上的应力，并且减小封装的翘曲或开裂。因此，在一个实施例中，绝缘层318具有类似或等于绝缘层294和密封剂150的热膨胀系数(CTE)。根据半导体管芯124的设计和功能，绝缘层318的厚度可以等于、小于或大于绝缘层294的厚度。在一个实施例中，绝缘层318的厚度范围为20-75µm。
在图6e中，在导电微通孔阵列184上在半导体管芯124的外围区域中移除密封剂150的一部分以形成开口320。通过钻孔、高能量水喷射、使用图案化光致抗蚀剂层的蚀刻工艺或其它合适的工艺形成开口320。替换地，使用激光器324通过LDA在导电微通孔阵列184上在半导体管芯124的外围区域中移除密封剂150的一部分以形成开口320。开口320具有垂直或倾斜侧壁326并且从绝缘层318的背侧表面328延伸，部分地穿过密封剂150，到达密封剂150的凹陷表面329。开口320构成TMH并且部分地延伸穿过密封剂150。在一个实施例中，开口320的截面宽度范围为180-450µm。在形成开口320之后，在开口320的覆盖区中，密封剂150具有从密封剂150的表面154到密封剂150的凹陷表面329测量的厚度T4，厚度T4小于厚度T3。
在图6f中，在开口320的覆盖区中，在半导体管芯124的外围区域内以及在导电微通孔阵列184上移除密封剂150和绝缘层160的一部分，从而形成开口330并且露出导电层180和导电微通孔阵列184。通过钻孔、高能量水喷射、使用图案化光致抗蚀剂层的蚀刻工艺或其它合适的工艺形成开口330。替换地，在开口320的覆盖区中，在半导体管芯124的外围区域内以及在导电微通孔阵列184上，使用激光器332通过LDA移除密封剂150的一部分以形成开口330。开口330包括垂直或倾斜侧壁334并且延伸穿过密封剂150，从凹陷表面329延伸导电层180。开口330构成TMH并且从密封剂150的凹陷表面329延伸穿过绝缘层160，到达导电层180。开口330的截面宽度小于开口320的截面宽度。在一个实施例中，开口330的截面宽度范围为50-150µm。
开口320和330全体上构成开口340。开口340具有台阶侧壁342，该台阶侧壁是由于使用形成比开口320小的截面宽度的开口330的工艺而得到。开口340具有在开口330内的范围为50-150µm的第一直径或截面宽度，以及在开口320内的范围为180-450µm的第二直径或截面宽度。因而，开口340构成具有台阶穿孔结构的TMH。在处理期间，例如在去胶渣工艺、焊料封顶或者封装叠加堆叠焊接工艺期间，台阶穿孔结构增加结构支撑并且减小对包括堆积互连结构304的封装的损伤。
该组件在形成开口340期间可以被主动冷却以避免剥落背研磨带310，并且最小化对半导体管芯124的热冲击。在另一实施例中，该组件在形成开口340期间不被主动冷却，但是激光源或钻孔序列参数被最优化以最小化对半导体管芯124的热冲击。
形成开口340的工艺还包括移除覆盖导电微通孔阵列184的绝缘层160的一部分。因而，开口340穿过密封剂150露出导电层180的导电微通孔182和导电微通孔阵列184。与露出的导电层180是平坦或平面的情形相比，露出的导电微通孔阵列184为导电层180提供更大的露出表面积。导电微通孔阵列184由此提供导电层180和后续沉积的导电凸块材料之间更大的接触表面积，从而得到后续沉积的导电凸块材料和导电层180之间的改善且更鲁棒的电和机械接触。导电微通孔182也增加导电微通孔阵列184的覆盖区内导电层180的有效厚度，而不显著加入导电层180内导电材料的数量。
在图6g中，使用蒸发、电解镀覆、化学镀覆、球滴、丝网印刷、喷射或其它合适的工艺，在露出的导电层180和导电微通孔182上沉积导电凸块材料。凸块材料可以是具有可选的助焊剂溶液的Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及其组合。例如，凸块材料可以是共熔Sn/Pb、高铅焊料或无铅焊料。使用合适的附连或接合工艺将凸块材料接合到导电层180。在一个实施例中，凸块材料通过材料加热到其熔点之上而进行回流以形成圆球或凸块346。在一些应用中，凸块346被二次回流以改善与导电层180的电接触。UBM层可以在凸块346下形成。凸块也可以压缩接合到导电层180。
凸块346代表可以在导电层180上形成的一种类型的导电互连结构。导电互连结构也可以使用接合引线、Cu、Ag，或者其它导电膏料、柱形凸块、微凸块、具有Cu芯的焊料球、具有浸渍焊料膏料或焊料涂层的Cu球或柱或其它电互连。凸块346在导电层180上形成并且在导电微通孔阵列184的导电微通孔182之上和之间形成。因此，穿过凸块346、导电层180、堆积互连结构304和半导体管芯124形成用于下一级互连的3-D互连。3-D互连提供垂直电互连，而在半导体管芯124的覆盖区上没有形成背侧互连或RDL。导电微通孔182提供导电层180和凸块346之间增加的接触表面积，以得到导电层180和凸块346之间的改善且更鲁棒的机械和电连接。
在形成凸块346之后移除背研磨带310。替换地，在完成密封剂150的研磨操作之后但是在形成开口340之前移除背研磨带310，并且在绝缘层294和凸块300上应用具有高热导性和高耐热性的支撑带。重构造的晶片143也可以在形成开口340之前置于具有柔性顶层的支撑夹具中以避免结构损伤。支撑夹具具有高热导性并且具有小真空孔阵列以在形成开口340期间为重构造的晶片143提供热保护和结构支撑。
在图6h中，利用锯条或激光切割工具360，穿过绝缘层318、密封剂150以及绝缘层160、200和294，将来自图6g的组件分割为各个Fo-WLCSP 360。
图7示出分割之后的Fo-WLCSP 360。Fo-WLCSP 360提供了与在半导体管芯124的覆盖区外部形成的扇出RDL和导电微通孔阵列184的3-D电互连。密封剂沉积在半导体管芯124上。绝缘层160形成于半导体管芯124的有源表面130和密封剂150上。导电层180形成于绝缘层160并且电连接到半导体管芯124的导电层132。导电层180的一部分沿着绝缘层160并且平行于半导体管芯124的有源表面130水平地延伸，从而将电互连横向地再分配到半导体管芯124的导电层132。导电层180作为扇出RDL操作，提供半导体管芯124的电信号的横向或水平再分配。导电层180具有在半导体管芯124的覆盖区外部形成的导电微通孔阵列184。导电微通孔阵列184包括一个或多个导电微通孔182。导电微通孔阵列184从导电层180的水平部分延伸穿过绝缘层160到达密封剂150的表面154。
绝缘层318形成于密封剂150的背侧表面316和半导体管芯124的背表面128上。绝缘层318作为背侧保护和平衡层操作，为半导体器件提供环境保护免受外部元件和污染物的影响。此外，绝缘层318在后续加工和处理期间为封装提供结构支撑，从而平衡封装上的应力，并且减小封装的翘曲或开裂。因此，在一个实施例中，绝缘层318具有类似或等于绝缘层294和密封剂150的CTE。
移除导电微通孔阵列184上的密封剂150和绝缘层160、318的一部分以形成开口340，该开口340构成TMH。开口340具有范围为50-150µm的第一直径或截面宽度以及范围为180-450µm的第二直径或截面宽度。因而，开口340具有台阶侧壁342，并且开口340构成具有台阶穿孔结构的TMH。在处理期间，例如在去胶渣工艺、焊料封顶或者封装叠加堆叠焊接工艺期间，台阶穿孔结构增加结构支撑并且减小对包括堆积互连结构304的封装的损伤。
开口340穿过密封剂150露出导电层180的导电微通孔182和导电微通孔阵列184。与露出的导电层180是平坦或平面而将被露出的情形相比，露出的导电微通孔阵列184为导电层180提供更大的露出表面积。与导电层180的露出部分是平坦或平面的情形相比，导电微通孔阵列184由此提供导电层180和后续沉积的导电凸块材料之间更大的接触表面积。由导电微通孔阵列184引起的导电层180的附加的露出表面积提供了后续沉积的导电凸块材料和导电层180之间的改善且更鲁棒的电和机械接触。
导电凸块材料在开口340内沉积在导电层180上以形成凸块346。凸块346在导电层180上形成并且在导电微通孔阵列184的导电微通孔182之上和之间形成。因此，穿过凸块346、导电层180、堆积互连结构304和半导体管芯124形成用于下一级互连的3-D互连。3-D互连为半导体管芯124提供水平和垂直电互连，而在半导体管芯124的覆盖区上没有背侧互连或RDL。导电微通孔182提供导电层180和凸块346之间的增加的接触表面积以及改善且更鲁棒的机械和电连接。
与图1和2a-2c相关联，图8a-8g说明形成用于3-D Fo-WLCSP的具有前侧和背侧保护和平衡层的垂直互连结构的过程。从图4q继续，使用PVD、CVD、印刷、旋涂、喷涂、丝网印刷或层压，在凸块220和绝缘层214上及周围形成绝缘或钝化层370，如图8a所示。绝缘层370含有具有或不具有填料的光敏聚合物电介质膜、非光敏聚合物电介质膜、SiO2、Si3N4、SiON、Ta2O5、Al2O3或具有类似绝缘和结构属性的其它材料的一层或更多层。绝缘层370作为前侧保护、支撑和平衡层操作，为半导体器件提供环境保护免受外部元件和污染物的影响。此外，绝缘层370为封装提供结构支撑，平衡封装上的应力，并且减小封装的翘曲或开裂。因此，在一个实施例中，绝缘层370具有类似或等于绝缘层214和密封剂150的CTE。根据半导体管芯124的设计和功能，绝缘层318的厚度可以等于、小于或大于绝缘层214的厚度。在一个实施例中，绝缘层370的厚度范围为10-100µm。
在绝缘层370和堆积互连结构224上应用背研磨带380。背研磨带380接触绝缘层370和凸块220。背研磨带380循着凸块220的表面的轮廓并且在凸块220周围以及凸块220之间延伸。背研磨带380包括耐热性高达270℃的带。背研磨带380还包括具有热脱离功能的带。背研磨带380的示例包括UV带HT 440以及非UV带MY-595。在一个实施例中，绝缘层370被结合在背研磨带380中并且与背研磨带380一起被应用，并且在后续移除背研磨带380之后绝缘层370保持原位。背研磨带380为后续研磨操作和从密封剂150的与堆积互连结构224相对的背侧表面382移除密封剂150的一部分提供结构支撑。
在图8b中，密封剂150的背侧表面382利用研磨器384经历研磨操作，从而平坦化并且减小密封剂150的厚度。化学蚀刻也可用于移除和平坦化密封剂150。在研磨操作结束后，半导体管芯124的背表面128露出。半导体管芯124的厚度也可以通过研磨操作减小。替换地，密封剂150的厚度维持覆盖半导体管芯124的背表面128。在研磨操作之后，密封剂150具有从密封剂150的表面154到密封剂150的露出的背侧表面386测量的厚度T5。背研磨带380在研磨操作期间可以被主动冷却。
在图8c中，使用PVD、CVD、印刷、旋涂、喷涂、丝网印刷或层压，在密封剂150的露出的背侧表面386和半导体124的背表面128上形成绝缘或钝化层388。绝缘层388含有具有或不具有填料的光敏聚合物电介质膜、非光敏聚合物电介质膜、SiO2、Si3N4、SiON、Ta2O5、Al2O3或具有类似绝缘和结构属性的其它材料的一层或更多层。绝缘层388作为背侧保护和平衡层操作，为半导体器件提供环境保护免受外部元件和污染物的影响。此外，绝缘层388在后续加工和处理期间为封装提供结构支撑，从而平衡封装上的应力，并且减小封装的翘曲或开裂。因此，在一个实施例中，绝缘层388具有类似或等于绝缘层370和密封剂150的CTE。根据半导体管芯124的设计和功能，绝缘层388的厚度可以等于、小于或大于绝缘层370的厚度。在一个实施例中，绝缘层388的厚度范围为20-75µm。
在图8d中，在导电微通孔阵列184上在半导体管芯124的外围区域中移除密封剂150和绝缘层388的一部分以形成开口390。通过钻孔、高能量水喷射、使用图案化光致抗蚀剂层的蚀刻工艺或其它合适的工艺形成开口390。替换地，使用激光器394通过LDA在导电微通孔阵列184上在半导体管芯124的外围区域中移除密封剂150的一部分以形成开口390。开口390具有垂直或倾斜侧壁396并且从绝缘层388的背侧表面398延伸，部分地穿过密封剂150，到达凹陷表面399。开口390构成部分地穿过密封剂150延伸的TMH。在一个实施例中，开口390的截面宽度范围为180-450µm。在形成开口390之后，在开口390的覆盖区中，密封剂150具有从密封剂150的表面154到密封剂150的凹陷表面399测量的厚度T6，厚度T6小于厚度T5。
在图8e中，在开口390的覆盖区中，在半导体管芯124的外围区域内以及在导电微通孔阵列184上移除密封剂150和绝缘层160的一部分，从而形成开口400并且露出导电层180和导电微通孔阵列184。通过钻孔、高能量水喷射、使用图案化光致抗蚀剂层的蚀刻工艺或其它合适的工艺形成开口400。替换地，在开口390的覆盖区中，在半导体管芯124的外围区域内以及在导电微通孔阵列184上，使用激光器402通过LDA移除密封剂150以及绝缘层160、388的一部分以形成开口400。开口400包括垂直或倾斜侧壁404并且穿过密封剂150从凹陷表面399延伸到导电层180。开口400构成TMH并且从凹陷表面399延伸穿过绝缘层160，到达导电层180。开口400的截面宽度小于开口390的截面宽度。在一个实施例中，开口400的截面宽度范围为50-150µm。
开口390和400全体上构成开口410。开口410具有台阶侧壁412，该台阶侧壁是由于形成具有比开口390小的截面宽度的开口400的工艺而得到。开口410具有在开口400内的范围为50-150µm的第一直径或截面宽度，以及在开口390内的范围为180-450µm的第二直径或截面宽度。因而，开口410构成具有台阶穿孔结构的TMH。在处理期间，例如在去胶渣工艺、焊料封顶或者封装叠加堆叠焊接工艺期间，台阶穿孔结构增加结构支撑并且减小对包括堆积互连结构224的封装的损伤。
该组件在形成开口410期间可以被主动冷却以避免剥落背研磨带390，并且最小化对半导体管芯124的热冲击。在另一实施例中，该组件在形成开口410期间不被主动冷却，但是激光源或钻孔序列参数被最优化以最小化对半导体管芯124的热冲击。
形成开口410的工艺还包括移除覆盖导电微通孔阵列184的绝缘层160的一部分。因而，开口410穿过密封剂150露出导电层180的导电微通孔182和导电微通孔阵列184。与露出的导电层180是平坦或平面的情形相比，露出的导电微通孔阵列184为导电层180提供更大的露出表面积。导电微通孔阵列184由此提供导电层180和后续沉积的导电凸块材料之间更大的接触表面积，从而得到后续沉积的导电凸块材料和导电层180之间的改善且更鲁棒的电和机械接触。导电微通孔182也增加导电微通孔阵列184的覆盖区内导电层180的有效厚度，而不显著加入导电层180内导电材料的数量。
在图8f中，使用蒸发、电解镀覆、化学镀覆、球滴、丝网印刷、喷射或其它合适的工艺，在导电层180和导电微通孔182上沉积导电凸块材料。凸块材料可以是具有可选的助焊剂溶液的Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及其组合。例如，凸块材料可以是共熔Sn/Pb、高铅焊料或无铅焊料。使用合适的附连或接合工艺将凸块材料接合到导电层180。在一个实施例中，凸块材料通过材料加热到其熔点之上而进行回流以形成圆球或凸块416。在一些应用中，凸块416被二次回流以改善与导电层180的电接触。UBM层可以在凸块416下形成。凸块也可以压缩接合到导电层180。
凸块416代表可以在导电层180上形成的一种类型的导电互连结构。导电互连结构也可以使用接合引线、Cu、Ag，或者其它导电膏料、柱形凸块、微凸块、具有Cu芯的焊料球、具有浸渍焊料膏料或焊料涂层的Cu球或柱或其它电互连。凸块416在导电层180上形成并且在导电微通孔阵列184的导电微通孔182之上和之间形成。因此，穿过凸块416、导电层180、堆积互连结构224和半导体管芯124形成3-D互连。3-D互连为半导体管芯124提供水平和垂直电互连，而在半导体管芯124的覆盖区上没有背侧互连或RDL。导电微通孔182提供导电层180和凸块416之间增加的接触表面积，以得到导电层180和凸块346之间的改善且更鲁棒的机械和电连接。
在形成凸块416之后移除背研磨带380。替换地，在完成密封剂150的研磨操作之后但是在形成开口41之前移除背研磨带380，并且在绝缘层370和凸块220上应用具有高热导性和高耐热性的支撑带。重构造的晶片143也可以在形成开口410之前置于具有柔性顶层的支撑夹具中以避免结构损伤。支撑夹具具有高热导性并且具有小真空孔阵列以在形成开口410期间为重构造的晶片143提供热保护和结构支撑。
在图8g中，利用锯条或激光切割工具420，穿过绝缘层388、密封剂150以及绝缘层160、200、214和370，将来自图8f的组件分割为各个Fo-WLCSP 430。
图9示出分割之后的Fo-WLCSP 430。Fo-WLCSP 430提供了与在半导体管芯124的覆盖区外部形成的扇出RDL和导电微通孔阵列184的3-D电互连。密封剂150沉积在半导体管芯124上。绝缘层160形成于半导体管芯124的有源表面130和密封剂150上。导电层180形成于绝缘层160上并且电连接到半导体管芯124的导电层132。导电层180的一部分沿着绝缘层160并且平行于半导体管芯124的有源表面130水平地延伸，从而将电互连横向地再分配到半导体管芯124的导电层132。导电层180作为扇出RDL操作，提供半导体管芯124的电信号的横向或水平再分配。导电层180具有在半导体管芯124的覆盖区外部形成的导电微通孔阵列184。导电微通孔阵列184包括一个或多个导电微通孔182。导电微通孔阵列184从导电层180的水平部分延伸穿过绝缘层160到达密封剂150的表面154。
绝缘层370形成于凸块220和绝缘层214上以及周围。绝缘层370作为前侧保护、支撑和平衡层操作，为半导体器件提供环境保护免受外部元件和污染物的影响。此外，绝缘层370为封装提供结构支撑，平衡封装上的应力，并且减小封装的翘曲或开裂。因此，在一个实施例中，绝缘层370具有类似或等于绝缘层214和密封剂150的CTE。绝缘层388形成于密封剂150的背侧表面386和半导体管芯124的背表面128上。绝缘层388作为背侧保护和平衡层操作，为半导体器件提供环境保护免受外部元件和污染物的影响。此外，绝缘层388在后续加工和处理期间为封装提供结构支撑，从而平衡封装上的应力，并且减小封装的翘曲或开裂。因此，在一个实施例中，绝缘层388具有类似或等于绝缘层370和密封剂150的CTE。
在导电微通孔阵列184上移除密封剂150以及绝缘层160和388的一部分以形成开口410，该开口410构成TMH。开口410具有范围为50-150µm的第一直径或截面宽度以及范围为180-450µm的第二直径或截面宽度。因而，开口410具有台阶侧壁412，并且开口410构成具有台阶穿孔结构的TMH。在处理期间，例如在去胶渣工艺、焊料封顶或者封装叠加堆叠焊接工艺期间，台阶穿孔结构增加结构支撑并且减小对包括堆积互连结构304的封装的损伤。
开口410穿过密封剂150露出导电层180的导电微通孔182和导电微通孔阵列184。与露出的导电层180是平坦或平面而将被露出的情形相比，露出的导电微通孔阵列184为导电层180提供更大的露出表面积。与导电层180的露出部分是平坦或平面的情形相比，导电微通孔阵列184由此提供导电层180和后续沉积的导电凸块材料之间更大的接触表面积。由导电微通孔阵列184引起的导电层180的附加的露出表面积提供了后续沉积的导电凸块材料和导电层180之间的改善且更鲁棒的电和机械接触。
导电凸块材料在开口410内沉积在导电层180上以形成凸块416。凸块416在导电层180上形成并且在导电微通孔阵列184的导电微通孔182之上和之间形成。因此，穿过凸块416、导电层180、堆积互连结构224和半导体管芯124形成用于下一级互连的3-D互连。3-D互连为半导体管芯124提供水平和垂直电互连，而在半导体管芯124的覆盖区上没有背侧互连或RDL。导电微通孔182提供导电层180和凸块416之间的增加的接触表面积以及改善且更鲁棒的机械和电连接。
概言之，半导体器件(Fo-WLCSP 280)具有半导体管芯(半导体管芯124)。密封剂(密封剂150)在半导体管芯(半导体管芯124)上形成。导电微通孔阵列(导电微通孔阵列184)在半导体管芯(半导体管芯124)的覆盖区外部在密封剂(密封剂150)上形成。具有台阶穿孔结构(开口260)的第一TMH穿过密封剂(密封剂150)形成以露出导电微通孔阵列(导电微通孔阵列184)。形成导电微通孔阵列(导电微通孔阵列184)还包括在密封剂(密封剂150)和半导体管芯(半导体管芯124)上形成绝缘层(绝缘层160)，在半导体管芯(半导体管芯124)的覆盖区外部形成穿过绝缘层(绝缘层160)的微通孔阵列(微通孔阵列174)，以及在绝缘层(绝缘层160)上形成导电层(导电层180)。形成导电微通孔阵列(导电微通孔阵列192)还包括形成导电环(导电环190)。形成第一TMH(开口260)还包括：形成部分地穿过密封剂(密封剂150)到达密封剂(密封剂150)的凹陷表面(凹陷表面244)的第二TMH(开口240)，以及在第二TMH(开口240)的覆盖区内形成穿过密封剂(密封剂150)的第三TMH(开口250)，该第三TMH具有比第二TMH(开口240)的截面宽度小的截面宽度并且从密封剂(密封剂150)的凹陷表面(凹陷表面244)延伸到导电微通孔阵列(导电微通孔阵列184)。在半导体管芯(半导体管芯124)上形成用于结构支撑的绝缘层(绝缘层318；绝缘层370；绝缘层388)。堆积互连结构(堆积互连结构224)在半导体管芯上形成(半导体管芯124)。
尽管已经详细说明了本发明的一个或更多实施例，但是本领域技术人员应当意识到，可以在不偏离如随后的权利要求提及的本发明的范围的情况下对那些实施例做出修改和改写。

Claims (15)

1.一种制造半导体器件的方法，包括：
提供半导体管芯；
在所述半导体管芯上沉积密封剂；
在所述半导体管芯的覆盖区外部以及在所述半导体管芯和密封剂上形成导电微通孔阵列；和
形成穿过密封剂的第一穿模孔（TMH）以暴露导电微通孔阵列。
2.根据权利要求1所述的方法，其中形成所述导电微通孔阵列包括：
在所述半导体管芯和所述密封剂上形成绝缘层；
形成穿过所述绝缘层且在所述半导体管芯的所述覆盖区外部的微通孔阵列；和
在绝缘层上形成导电层。
3.根据权利要求1所述的方法，还包括形成包括所述导电微通孔阵列的导电环。
4.根据权利要求1所述的方法，还包括：
形成第二TMH，所述第二TMH部分地穿过所述密封剂到所述密封剂的凹陷表面；和
在所述第二TMH的覆盖区内形成穿过所述密封剂的第三TMH，第三TMH具有小于所述第二TMH的横截面宽度的横截面宽度并且从所述密封剂的凹陷表面延伸到所述导电微通孔阵列。
5.根据权利要求1所述的方法，还包括在所述半导体管芯上形成堆积互连结构。
6.一种制造半导体器件的方法，包括：
提供半导体管芯；
在所述半导体管芯上沉积密封剂；和
在密封剂上并且在半导体管芯的覆盖区之外形成导电微通孔阵列，该导电微通孔阵列包括多个导电通孔。
7.根据权利要求6所述的方法，还包括形成穿过所述密封剂的包括台阶穿孔结构的第一穿模孔（TMH）以暴露所述导电微通孔阵列。
8. 根据权利要求7所述的方法，还包括：
形成第二TMH，所述第二TMH部分地穿过所述密封剂到所述密封剂的凹陷表面；和
在所述第二TMH的覆盖区内形成穿过所述密封剂的第三TMH，第三TMH包括小于所述第二TMH的横截面宽度的横截面宽度并且从所述密封剂的凹陷表面延伸到所述导电微通孔阵列。
9.根据权利要求7所述的方法，还包括在所述第一TMH内形成导电互连结构。
10.根据权利要求6所述的方法，还包括：
在所述密封剂和所述半导体管芯上形成绝缘层；
形成穿过所述绝缘层且在所述半导体管芯的所述覆盖区外部的微通孔阵列；和
在绝缘层上形成导电层。
11.一种半导体器件，包括：
半导体管芯；
形成在所述半导体管芯上的绝缘层；和
形成穿过绝缘层的导电微通孔阵列。
12.根据权利要求11所述的半导体器件，还包括形成在所述导电微通孔阵列上的第二绝缘层，并且包括包含玻璃纤维或玻璃织物的聚合物复合材料。
13.根据权利要求11所述的半导体器件，其中所述导电微通孔阵列还包括导电环。
14.根据权利要求11所述的半导体器件，其中所述绝缘层还包括包含玻璃纤维的聚合物复合材料。
15.根据权利要求11所述的半导体器件，还包括：
形成在所述半导体管芯上的密封剂；和
台阶穿孔结构，形成穿过所述密封剂以暴露所述导电微通孔阵列。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110890338A (zh) * 2018-09-07 2020-03-17 矽品精密工业股份有限公司 电子封装结构及其制法
CN112530880A (zh) * 2019-09-17 2021-03-19 铠侠股份有限公司 半导体装置及半导体装置的制造方法

Families Citing this family (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9064936B2 (en) * 2008-12-12 2015-06-23 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
US9679836B2 (en) * 2011-11-16 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods for forming the same
US9842798B2 (en) 2012-03-23 2017-12-12 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a PoP device with embedded vertical interconnect units
US8810024B2 (en) 2012-03-23 2014-08-19 Stats Chippac Ltd. Semiconductor method and device of forming a fan-out PoP device with PWB vertical interconnect units
US9837303B2 (en) 2012-03-23 2017-12-05 STATS ChipPAC Pte. Ltd. Semiconductor method and device of forming a fan-out device with PWB vertical interconnect units
US10049964B2 (en) 2012-03-23 2018-08-14 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a fan-out PoP device with PWB vertical interconnect units
US9082780B2 (en) * 2012-03-23 2015-07-14 Stats Chippac, Ltd. Semiconductor device and method of forming a robust fan-out package including vertical interconnects and mechanical support layer
US20130313710A1 (en) * 2012-05-22 2013-11-28 Micron Technology, Inc. Semiconductor Constructions and Methods of Forming Semiconductor Constructions
US9059157B2 (en) * 2012-06-04 2015-06-16 Stats Chippac Ltd. Integrated circuit packaging system with substrate and method of manufacture thereof
US9385102B2 (en) * 2012-09-28 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming supporting layer over semiconductor die in thin fan-out wafer level chip scale package
US9799592B2 (en) 2013-11-19 2017-10-24 Amkor Technology, Inc. Semicondutor device with through-silicon via-less deep wells
US9538633B2 (en) * 2012-12-13 2017-01-03 Nvidia Corporation Passive cooling system integrated into a printed circuit board for cooling electronic components
KR20140119522A (ko) * 2013-04-01 2014-10-10 삼성전자주식회사 패키지-온-패키지 구조를 갖는 반도체 패키지
KR102059402B1 (ko) * 2013-04-15 2019-12-26 삼성전자주식회사 전자소자 패키지 및 이에 사용되는 패키지 기판
KR20140130884A (ko) * 2013-05-02 2014-11-12 주식회사 포스코엘이디 광 반도체 조명장치
US9252092B2 (en) 2013-07-24 2016-02-02 Stats Chippac, Ltd. Semiconductor device and method of forming through mold hole with alignment and dimension control
KR101590453B1 (ko) 2013-07-31 2016-02-02 앰코 테크놀로지 코리아 주식회사 휨 개선을 위한 반도체 칩 다이 구조 및 방법
US9472533B2 (en) 2013-11-20 2016-10-18 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming wire bondable fan-out EWLB package
JP6335513B2 (ja) * 2014-01-10 2018-05-30 新光電気工業株式会社 半導体装置、半導体装置の製造方法
US9735134B2 (en) 2014-03-12 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with through-vias having tapered ends
US9330994B2 (en) * 2014-03-28 2016-05-03 Stats Chippac, Ltd. Semiconductor device and method of forming RDL and vertical interconnect by laser direct structuring
KR102004795B1 (ko) * 2014-07-18 2019-07-29 삼성전기주식회사 반도체 패키지 및 그 제조 방법
US9972601B2 (en) 2014-09-26 2018-05-15 Intel Corporation Integrated circuit package having wirebonded multi-die stack
US9613843B2 (en) * 2014-10-13 2017-04-04 General Electric Company Power overlay structure having wirebonds and method of manufacturing same
US9754849B2 (en) * 2014-12-23 2017-09-05 Intel Corporation Organic-inorganic hybrid structure for integrated circuit packages
EP3046064A1 (en) * 2015-01-13 2016-07-20 Open Text S.A. Systems and methods for product fulfillment in a cloud-based multi-tenancy system
TWI584431B (zh) * 2015-01-21 2017-05-21 尼克森微電子股份有限公司 超薄半導體元件封裝結構的製造方法
US10153175B2 (en) 2015-02-13 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Metal oxide layered structure and methods of forming the same
US10679866B2 (en) * 2015-02-13 2020-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure for semiconductor package and method of fabricating the interconnect structure
US9786623B2 (en) 2015-03-17 2017-10-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming PoP semiconductor device with RDL over top package
JP2016195221A (ja) * 2015-04-01 2016-11-17 住友電工デバイス・イノベーション株式会社 半導体装置及び半導体装置の測定方法
US10090241B2 (en) * 2015-05-29 2018-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. Device, package structure and method of forming the same
US9916999B2 (en) 2015-06-04 2018-03-13 Micron Technology, Inc. Methods of fabricating a semiconductor package structure including at least one redistribution layer
US9520333B1 (en) * 2015-06-22 2016-12-13 Inotera Memories, Inc. Wafer level package and fabrication method thereof
KR102420126B1 (ko) 2016-02-01 2022-07-12 삼성전자주식회사 반도체 소자
US10109666B2 (en) * 2016-04-13 2018-10-23 Taiwan Semiconductor Manufacturing Co., Ltd. Pad structure for backside illuminated (BSI) image sensors
US9659911B1 (en) * 2016-04-20 2017-05-23 Powertech Technology Inc. Package structure and manufacturing method thereof
TWI578421B (zh) * 2016-04-29 2017-04-11 力成科技股份有限公司 可堆疊半導體封裝構造及其製造方法
US10014260B2 (en) 2016-11-10 2018-07-03 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method for forming the same
US10825076B2 (en) * 2017-04-17 2020-11-03 Walmart Apollo Llc Systems to fulfill a picked sales order and related methods therefor
US10510709B2 (en) * 2017-04-20 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semicondcutor package and manufacturing method thereof
US10515927B2 (en) * 2017-04-21 2019-12-24 Applied Materials, Inc. Methods and apparatus for semiconductor package processing
US10541209B2 (en) 2017-08-03 2020-01-21 General Electric Company Electronics package including integrated electromagnetic interference shield and method of manufacturing thereof
US10541153B2 (en) * 2017-08-03 2020-01-21 General Electric Company Electronics package with integrated interconnect structure and method of manufacturing thereof
US10804115B2 (en) 2017-08-03 2020-10-13 General Electric Company Electronics package with integrated interconnect structure and method of manufacturing thereof
US10818627B2 (en) * 2017-08-29 2020-10-27 Advanced Semiconductor Engineering, Inc. Electronic component including a conductive pillar and method of manufacturing the same
US11232957B2 (en) 2017-11-29 2022-01-25 Pep Inovation Pte. Ltd. Chip packaging method and package structure
US11233028B2 (en) 2017-11-29 2022-01-25 Pep Inovation Pte. Ltd. Chip packaging method and chip structure
US11610855B2 (en) 2017-11-29 2023-03-21 Pep Innovation Pte. Ltd. Chip packaging method and package structure
US11114315B2 (en) * 2017-11-29 2021-09-07 Pep Innovation Pte. Ltd. Chip packaging method and package structure
US10665522B2 (en) 2017-12-22 2020-05-26 Intel IP Corporation Package including an integrated routing layer and a molded routing layer
EP3633716A1 (en) * 2018-10-05 2020-04-08 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Package with embedded electronic component being encapsulated in a pressureless way
US11342256B2 (en) 2019-01-24 2022-05-24 Applied Materials, Inc. Method of fine redistribution interconnect formation for advanced packaging applications
US20200243461A1 (en) * 2019-01-30 2020-07-30 Powertech Technology Inc. Semiconductor package and manufacturing method thereof
US11081369B2 (en) * 2019-02-25 2021-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and manufacturing method thereof
US11600590B2 (en) * 2019-03-22 2023-03-07 Advanced Semiconductor Engineering, Inc. Semiconductor device and semiconductor package
CN109994438B (zh) * 2019-03-29 2021-04-02 上海中航光电子有限公司 芯片封装结构及其封装方法
IT201900006736A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
IT201900006740A1 (it) * 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di strutturazione di substrati
US11931855B2 (en) 2019-06-17 2024-03-19 Applied Materials, Inc. Planarization methods for packaging substrates
US11862546B2 (en) 2019-11-27 2024-01-02 Applied Materials, Inc. Package core assembly and fabrication methods
CN113206072A (zh) * 2020-01-31 2021-08-03 台湾积体电路制造股份有限公司 半导体封装
US11637054B2 (en) * 2020-01-31 2023-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of manufacturing the same
US11257790B2 (en) 2020-03-10 2022-02-22 Applied Materials, Inc. High connectivity device stacking
KR20210126228A (ko) * 2020-04-10 2021-10-20 삼성전자주식회사 반도체 패키지
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
US11400545B2 (en) 2020-05-11 2022-08-02 Applied Materials, Inc. Laser ablation for package fabrication
US11232951B1 (en) 2020-07-14 2022-01-25 Applied Materials, Inc. Method and apparatus for laser drilling blind vias
US11676832B2 (en) 2020-07-24 2023-06-13 Applied Materials, Inc. Laser ablation system for package fabrication
US11521937B2 (en) 2020-11-16 2022-12-06 Applied Materials, Inc. Package structures with built-in EMI shielding
US11404318B2 (en) 2020-11-20 2022-08-02 Applied Materials, Inc. Methods of forming through-silicon vias in substrates for advanced packaging
US11854924B2 (en) * 2020-12-04 2023-12-26 Mediatek Inc. Semiconductor package with improved reliability
US11854837B2 (en) 2021-04-22 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacturing
US11705365B2 (en) 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060092687A (ko) * 2005-02-18 2006-08-23 엘지전자 주식회사 비지에이 반도체 패키지 및 그 실장 구조
US20070108573A1 (en) * 2005-11-17 2007-05-17 Samsung Electronics Co., Ltd. Wafer level package having redistribution interconnection layer and method of forming the same
US20100117218A1 (en) * 2008-11-13 2010-05-13 Samsung Electro-Mechanics Co., Ltd. Stacked wafer level package and method of manufacturing the same
CN101958261A (zh) * 2009-08-25 2011-01-26 日月光半导体制造股份有限公司 可堆栈式半导体封装结构
CN101996895A (zh) * 2009-08-12 2011-03-30 新科金朋有限公司 半导体器件及其制造方法
US20120208319A1 (en) * 2010-03-31 2012-08-16 Infineon Technologies Ag Packaged Semiconductor Device with Encapsulant Embedding Semiconductor Chip that Includes Contact Pads

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5250843A (en) 1991-03-27 1993-10-05 Integrated System Assemblies Corp. Multichip integrated circuit modules
US5353498A (en) 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
US5872338A (en) 1996-04-10 1999-02-16 Prolinx Labs Corporation Multilayer board having insulating isolation rings
US5841193A (en) 1996-05-20 1998-11-24 Epic Technologies, Inc. Single chip modules, repairable multichip modules, and methods of fabrication thereof
US6833613B1 (en) 1997-12-18 2004-12-21 Micron Technology, Inc. Stacked semiconductor package having laser machined contacts
US6002169A (en) 1998-06-15 1999-12-14 Lsi Logic Corporation Thermally enhanced tape ball grid array package
TW495943B (en) 2001-04-18 2002-07-21 Siliconware Precision Industries Co Ltd Semiconductor package article with heat sink structure and its manufacture method
US6750547B2 (en) 2001-12-26 2004-06-15 Micron Technology, Inc. Multi-substrate microelectronic packages and methods for manufacture
TW200302685A (en) 2002-01-23 2003-08-01 Matsushita Electric Ind Co Ltd Circuit component built-in module and method of manufacturing the same
US6987031B2 (en) 2002-08-27 2006-01-17 Micron Technology, Inc. Multiple chip semiconductor package and method of fabricating same
DE102004022884B4 (de) 2004-05-06 2007-07-19 Infineon Technologies Ag Halbleiterbauteil mit einem Umverdrahtungssubstrat und Verfahren zur Herstellung desselben
FR2893764B1 (fr) 2005-11-21 2008-06-13 St Microelectronics Sa Boitier semi-conducteur empilable et procede pour sa fabrication
US8072059B2 (en) 2006-04-19 2011-12-06 Stats Chippac, Ltd. Semiconductor device and method of forming UBM fixed relative to interconnect structure for alignment of semiconductor die
US8174119B2 (en) 2006-11-10 2012-05-08 Stats Chippac, Ltd. Semiconductor package with embedded die
JP2008166373A (ja) 2006-12-27 2008-07-17 Nec Electronics Corp 半導体装置およびその製造方法
KR100809718B1 (ko) 2007-01-15 2008-03-06 삼성전자주식회사 이종 칩들을 갖는 적층형 반도체 칩 패키지 및 그 제조방법
US8409920B2 (en) 2007-04-23 2013-04-02 Stats Chippac Ltd. Integrated circuit package system for package stacking and method of manufacture therefor
US20080284045A1 (en) 2007-05-18 2008-11-20 Texas Instruments Incorporated Method for Fabricating Array-Molded Package-On-Package
TWI332790B (en) 2007-06-13 2010-11-01 Ind Tech Res Inst Image sensor module with a three-dimensional dies-stacking structure
US7944034B2 (en) 2007-06-22 2011-05-17 Texas Instruments Incorporated Array molded package-on-package having redistribution lines
US7863090B2 (en) 2007-06-25 2011-01-04 Epic Technologies, Inc. Packaged electronic modules and fabrication methods thereof implementing a cell phone or other electronic system
KR101329355B1 (ko) 2007-08-31 2013-11-20 삼성전자주식회사 적층형 반도체 패키지, 그 형성방법 및 이를 구비하는전자장치
US7651889B2 (en) * 2007-09-13 2010-01-26 Freescale Semiconductor, Inc. Electromagnetic shield formation for integrated circuit die package
US7834462B2 (en) 2007-09-17 2010-11-16 Qimonda Ag Electric device, stack of electric devices, and method of manufacturing a stack of electric devices
US7777351B1 (en) 2007-10-01 2010-08-17 Amkor Technology, Inc. Thin stacked interposer package
US20090212420A1 (en) * 2008-02-22 2009-08-27 Harry Hedler integrated circuit device and method for fabricating same
US8101460B2 (en) 2008-06-04 2012-01-24 Stats Chippac, Ltd. Semiconductor device and method of shielding semiconductor die from inter-device interference
KR20100009941A (ko) 2008-07-21 2010-01-29 삼성전자주식회사 단차를 갖는 몰딩수지에 도전성 비아를 포함하는 반도체패키지, 그 형성방법 및 이를 이용한 적층 반도체 패키지
US7952176B2 (en) 2008-12-09 2011-05-31 Stats Chippac Ltd. Integrated circuit packaging system and method of manufacture thereof
US9082806B2 (en) 2008-12-12 2015-07-14 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
US7642128B1 (en) 2008-12-12 2010-01-05 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
US8012797B2 (en) * 2009-01-07 2011-09-06 Advanced Semiconductor Engineering, Inc. Method for forming stackable semiconductor device packages including openings with conductive bumps of specified geometries
TWI499024B (zh) 2009-01-07 2015-09-01 Advanced Semiconductor Eng 堆疊式多封裝構造裝置、半導體封裝構造及其製造方法
US9299648B2 (en) 2009-03-04 2016-03-29 Stats Chippac Ltd. Integrated circuit packaging system with patterned substrate and method of manufacture thereof
US7993976B2 (en) 2009-06-12 2011-08-09 Stats Chippac, Ltd. Semiconductor device and method of forming conductive vias with trench in saw street
CN102157402B (zh) * 2011-03-23 2013-02-13 南通富士通微电子股份有限公司 系统级封装方法
CN102157394A (zh) * 2011-03-22 2011-08-17 南通富士通微电子股份有限公司 高密度系统级封装方法
US8409979B2 (en) 2011-05-31 2013-04-02 Stats Chippac, Ltd. Semiconductor device and method of forming interconnect structure with conductive pads having expanded interconnect surface area for enhanced interconnection properties

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060092687A (ko) * 2005-02-18 2006-08-23 엘지전자 주식회사 비지에이 반도체 패키지 및 그 실장 구조
US20070108573A1 (en) * 2005-11-17 2007-05-17 Samsung Electronics Co., Ltd. Wafer level package having redistribution interconnection layer and method of forming the same
US20100117218A1 (en) * 2008-11-13 2010-05-13 Samsung Electro-Mechanics Co., Ltd. Stacked wafer level package and method of manufacturing the same
CN101996895A (zh) * 2009-08-12 2011-03-30 新科金朋有限公司 半导体器件及其制造方法
CN101958261A (zh) * 2009-08-25 2011-01-26 日月光半导体制造股份有限公司 可堆栈式半导体封装结构
US20120208319A1 (en) * 2010-03-31 2012-08-16 Infineon Technologies Ag Packaged Semiconductor Device with Encapsulant Embedding Semiconductor Chip that Includes Contact Pads

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110890338A (zh) * 2018-09-07 2020-03-17 矽品精密工业股份有限公司 电子封装结构及其制法
CN112530880A (zh) * 2019-09-17 2021-03-19 铠侠股份有限公司 半导体装置及半导体装置的制造方法
US11894358B2 (en) 2019-09-17 2024-02-06 Kioxia Corporation Semiconductor device and manufacturing method thereof
CN112530880B (zh) * 2019-09-17 2024-02-09 铠侠股份有限公司 半导体装置及半导体装置的制造方法

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