CN107546229B - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN107546229B
CN107546229B CN201611129796.6A CN201611129796A CN107546229B CN 107546229 B CN107546229 B CN 107546229B CN 201611129796 A CN201611129796 A CN 201611129796A CN 107546229 B CN107546229 B CN 107546229B
Authority
CN
China
Prior art keywords
pad
pads
stepped
lines
stacked
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201611129796.6A
Other languages
English (en)
Other versions
CN107546229A (zh
Inventor
李南宰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Priority to CN202010623869.7A priority Critical patent/CN111952310A/zh
Publication of CN107546229A publication Critical patent/CN107546229A/zh
Application granted granted Critical
Publication of CN107546229B publication Critical patent/CN107546229B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region

Abstract

本发明提供一种半导体装置，其可包括第一单元结构、第二单元结构、焊盘结构、电路以及一个或多个开口。焊盘结构可设置在第一单元结构和第二单元结构之间，并可电联接到第一单元结构和第二单元结构。焊盘结构可具有多个阶梯结构。电路可设置在焊盘结构下方。一个或多个开口可穿过焊盘结构并可暴露电路。一个或多个开口可设置在多个阶梯结构之间。

Description

半导体装置及其制造方法
相关申请的交叉引用
本申请要求于2016年6月27日向韩国知识产权局提交的申请号为10-2016-0080257的韩国专利申请的优先权，该申请的全部公开内容通过引用并入本申请。
技术领域
本公开的各种实施例总体涉及一种电子装置及其制造方法，且更特别地，涉及一种三维半导体装置及其制造方法。
背景技术
不管非易失性存储器装置是否连接至电源，非易失性存储器装置都能保留存储的数据。随着二维非易失性存储器装置技术达到其物理缩放极限，一些半导体制造商正通过在衬底上将存储器单元彼此堆叠来生产三维(3D)非易失性存储器装置。
三维存储器装置可包括与层间绝缘层交替堆叠的栅电极，并且还可包括穿过栅电极和层间绝缘层的沟道层。以此方式，存储器单元可沿沟道层垂直地布置。为了提高这种具有三维结构的非易失性存储器装置的可靠性，正在开发各种结构和制造方法。
发明内容
在本公开的实施例中，半导体装置可包括电路、焊盘结构、第一开口、第二开口、第一互连结构及第二互连结构。焊盘结构可设置在电路上方，并可包括包含彼此堆叠的第一焊盘的第一阶梯结构、包含彼此堆叠的第二焊盘的第二阶梯结构以及包含彼此堆叠的第三焊盘的第三阶梯结构。第一开口可设置在第一阶梯结构和第二阶梯结构之间，并可穿过焊盘结构且暴露电路。第二开口可设置在第二阶梯结构和第三阶梯结构之间，并可穿过焊盘结构且暴露电路。第一互连结构可将第一焊盘和第三焊盘彼此电联接，并通过第一开口或第二开口将第一焊盘和第三焊盘共同联接到电路。第二互连结构可将第二焊盘彼此电联接，并通过第一开口或第二开口将第二焊盘联接到电路。
在本公开的实施例中，半导体装置可包括第一单元结构、第二单元结构、焊盘结构、电路和一个或多个开口。焊盘结构可设置在第一单元结构和第二单元结构之间，并可电联接到第一单元结构和第二单元结构。焊盘结构可具有多个阶梯结构。电路可设置在焊盘结构下方。一个或多个开口可穿过焊盘结构并暴露电路。一个或多个开口可设置在多个阶梯结构之间。
在本公开的实施例中，一种半导体装置的制造方法可包括在衬底的焊盘区域上形成电路，其中衬底包括在第一方向上依次布置的第一单元区域、焊盘区域和第二单元区域。该方法可包括在其上形成有电路的衬底上方形成堆叠结构，该堆叠结构包括彼此堆叠的第一组至第n(n是大于或等于3的自然数)组。该方法可包括部分地图案化堆叠结构的焊盘区域，以及形成设置在第一单元区域中的第一单元结构、设置在第二单元区域中的第二单元结构以及设置在焊盘区域中的焊盘结构。焊盘结构可包括多个阶梯结构，并可电联接到第一单元结构和第二单元结构。该方法可包括形成穿过焊盘结构并暴露电路的一个或多个开口。一个或多个开口可设置在多个阶梯结构之间。
附图说明
图1A至图1D是示出根据本公开的实施例的半导体装置的示例结构的图。
图2A和图2B是分别示出根据本公开的实施例的半导体装置的示例结构的布局图和横截面图。
图3A至图3C是示出根据本公开的实施例的半导体装置的示例结构的布局图。
图4A至图8A、图4B至图8B和图9是分别示出根据本公开的实施例的半导体装置的制造方法的布局图和横截面图。
图10和图11是示出根据本公开的实施例的存储器系统的示例配置的图。
图12和图13是示出根据本公开的实施例的计算系统的示例的图。
具体实施方式
现将参照附图在下文中更全面地描述示例实施例；然而，它们可以不同的形式实施，并且不应被解释为受限于本文所阐述的实施例。相反，提供这些实施例使得本公开将是全面且完整的，并将向本领域技术人员充分传达示例实施例的范围。
在附图中，为了清楚说明，可将尺寸夸大。将理解的是，当元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或也可存在一个或多个介于中间的元件。相同的附图标记始终表示相同的元件。
在下文中，将参照附图更详细地描述实施例。本文参照横截面图描述实施例，其中横截面图是实施例(和中间结构)的示意图。由此，因为例如制造技术和/或公差，图示形状的变化将被预期。因此，实施例不应被解释为受限于本文所示区域的特定形状，而是可以包括例如由制造导致的形状偏差。在附图中，为了清楚，可夸大层和区域的长度与尺寸。附图中相同的参考标记表示相同的元件。
诸如“第一”和“第二”的术语可用于描述各种部件，但是它们不应当限制各种部件。这些术语仅用于区分一个部件与其它部件的目的。例如，在不脱离本公开的精神和范围的情况下，第一部件可被称为第二部件，第二部件可被称为第一部件，等等。此外，“和/或”可包括所提到的部件中的任何一个或组合。
此外，只要句中没有特别提及，单数形式可包括复数形式。此外，在本说明书中使用的“包括/包含”或“包括有/包含有”表示存在或添加了一个或多个部件、步骤、操作和元件。
此外，除非另有定义，否则在本说明书中使用的包括技术和科学术语的所有术语具有与相关领域的技术人员通常理解的含义相同的含义。在通常使用的字典中定义的术语应当被解释为具有与在相关领域的背景下所解释的含义相同的含义，并且除非在本说明书中另有明确定义，否则不应被解释为具有理想化或过度正式的含义。
还应注意的是，在本说明书中，“连接/联接”不仅指一个部件直接联接另一个部件，而且指通过中间部件间接地联接另一个部件。另一方面，“直接连接/直接联接”是指一个部件直接联接另一个部件而没有中间部件。
在下文中，将参照附图详细地描述各个示例性实施例。在附图中，为便于说明，可夸大部件的厚度和长度。在下面的描述中，为简单明了，可省略相关功能和构造的详细说明。在整个说明书和附图中，相同的参考标记指相同的元件。
图1A至图1D是示出根据本公开的实施例的半导体装置的示例结构的图。图1A和图1B是布局图，图1C是沿图1B的线A-A'截取的横截面图，图1D是沿图1B的线B-B'截取的横截面图。
参照图1A和图1B，根据实施例的半导体装置可包括衬底、单元结构CS1和CS2、焊盘结构PS及电路。衬底可包括单元区域CR1和CR2以及焊盘区域PR。例如，单元区域CR1和CR2可包括第一单元区域CR1和第二单元区域CR2，并且焊盘区域PR可位于第一单元区域CR1和第二单元区域CR2之间。因此，在单元结构CS1和CS2包括第一单元结构CS1和第二单元结构CS2的情况下，可在第一方向I-I'上依次布置第一单元结构CS1、焊盘结构PS和第二单元结构CS2。此外，半导体装置可基于存储块执行擦除操作。存储块MB中的每个可包括第一单元区域CR1、第二单元区域CR2以及位于第一单元区域CR1和第二单元区域CR2之间的焊盘区域PR。第一单元区域CR1和第二单元区域CR2可共享焊盘结构PS。
第一单元结构CS1和第二单元结构CS2可分别位于衬底的第一单元区域CR1和第二单元区域CR2中。单元结构CS1和CS2可包括彼此交替堆叠的导电层和绝缘层。换言之，每个单元结构CS1和CS2可具有与绝缘层交错堆叠的一系列导电层。此外，单元结构CS1和CS2可包括通过导电层和绝缘层的沟道层CH。最下方的一个或多个导电层可用作源极选择线。最上方的一个或多个导电层可用作漏极选择线。其它导电层可用作字线。此处，彼此串联联接的一个或多个源极选择晶体管、多个存储器单元和一个或多个漏极选择晶体管可形成单个存储器串。存储器串可在垂直方向上设置。
第一单元结构CS1可包括一个或多个第一源极选择线、多个第一字线以及一个或多个第一漏极选择线。例如，彼此堆叠的多个第一字线可设置在一个或多个第一源极选择线上，并且一个或多个第一漏极选择线可设置在最上方的第一字线上。第二单元结构CS2可包括依次彼此堆叠的一个或多个第二源极选择线、多个第二字线以及一个或多个第二漏极选择线。例如，彼此堆叠的多个第二字线可设置在一个或多个第二源极选择线上，并且一个或多个第二漏极选择线可设置在最上方的第二字线上。此外，第一单元结构CS1可包括第一垂直存储器串，第二单元结构CS2可包括第二垂直存储器串。
焊盘结构PS可位于衬底的焊盘区域PR中。例如，焊盘结构PS可位于第一单元结构CS1和第二单元结构CS2之间。焊盘结构PS可与第一单元结构CS1和第二单元结构CS2直接接触，并可电联接到第一单元结构CS1和第二单元结构CS2。另外，电路可位于焊盘结构PS下方，并可通过穿过焊盘结构PS的至少一个开口OP暴露电路的至少一部分。开口OP可填充有绝缘图案IP。此外，多个开口OP可沿中心线CL布置成行，该中心线CL在焊盘区域PR的中心部分上沿着第一方向I-I'延伸。开口OP可位于焊盘区域PR的中心部分，并且开口OP的数量及其形状可以各种方式修改。
焊盘结构PS可包括彼此交替堆叠的导电层和绝缘层。例如，焊盘结构PS可包括与绝缘层交错堆叠的一系列导电层。在焊盘结构PS的导电层与第一单元结构CS1和第二单元结构CS2的导电层之中，设置在同一水平上的导电层可以彼此电联接。此外，部分地图案化焊盘结构PS以使其具有各种高度的阶梯结构。按此方式，可形成焊盘P1至P4，其中通过焊盘P1至P4能单独施加偏压到相应的堆叠的导电层。此外，未图案化的焊盘结构PS的导电层可用作将焊盘P1至P4电联接至单元结构CS1和CS2的导电层的导线(例如，互连部)。
焊盘结构PS可包括第一阶梯结构S1和第二阶梯结构S2。在实施例中，第一阶梯结构S1和第二阶梯结构S2可设置在每个相邻的开口OP之间。第一阶梯结构S1和第二阶梯结构S2可沿中心线CL布置。例如，第一阶梯结构S1可设置在中心线CL的一侧，第二阶梯结构S2可设置在中心线CL的另一侧。在实施例中，第一阶梯结构S1和第二阶梯结构S2可以关于中心线CL对称。
第一阶梯结构S1在第一方向I-I'上布置，并且相邻的第一阶梯结构S1可通过相应的开口OP彼此隔离。第二阶梯结构S2在第一方向I-I'上布置，并且相邻的第二阶梯结构S2也可通过相应的开口OP彼此隔离。此外，关于中心线CL对称布置的相邻的第一阶梯结构S1和第二阶梯结构S2可通过第三狭缝SL3A彼此隔离。
焊盘结构PS可包括第一线结构LS1和第二线结构LS2。第一线结构LS1可将第一焊盘P1电联接到第一单元结构CS1和第二单元结构CS2。第二线结构LS2可将第二焊盘P2电联接到第一单元结构CS1和第二单元结构CS2。第一线结构LS1可设置在中心线CL和第二狭缝SL2A之间。第二线结构LS2可设置在中心线CL和第二狭缝SL2B之间。在此情况下，第一线结构LS1、第一阶梯结构S1、第二阶梯结构S2和第二线结构LS2可依次布置在第二方向II-II'上。另外，第一线结构LS1、开口OP和第二线结构LS2可依次布置在第二方向II-II'上。
第一线结构LS1包括彼此堆叠的第一线L1。第一线L1中的每个将第一焊盘P1电联接到第一单元结构CS1或第二单元结构CS2。第一线L1中的每个可将第一焊盘P1电联接到第一单元结构CS1和第二单元结构CS2。第一线结构LS1的高度等于或大于第一阶梯结构S1的高度。第二线结构LS2包括彼此堆叠的第二线L2。第二线L2中的每个将第二焊盘P2电联接到第一单元结构CS1或第二单元结构CS2。第二线L2中的每个可将第二焊盘P2电联接到第一单元结构CS1和第二单元结构CS2。第二线结构LS2的高度等于或大于第二阶梯结构S2的高度。第一线结构LS1可包括设置在堆叠的第一线L1之上的第一虚拟阶梯结构DS1。第二线结构LS2可包括设置在堆叠的第二线L2之上的第二虚拟阶梯结构DS2。
焊盘结构PS可包括与第一单元结构CS1接触的第三阶梯结构S3和与第二单元结构CS2接触的第四阶梯结构S4。第三阶梯结构S3设置在第一单元结构CS1与对应的开口OP之间，并包括彼此堆叠的第三焊盘P3。第四阶梯结构S4设置在第二单元结构CS2与对应的开口OP之间，并包括彼此堆叠的第四焊盘P4。第三焊盘P3可电联接到第一单元结构CS1。例如，第三焊盘P3可与第一单元结构CS1直接接触。第四焊盘P4可电联接到第二单元结构CS2。例如，第四焊盘P4可与第二单元结构CS2直接接触。
半导体装置可包括在堆叠方向(例如，第一单元结构CS1、焊盘结构PS和第二单元结构CS2的每个中包括的层堆叠的方向)上穿过第一单元结构CS1、焊盘结构PS或第二单元结构CS2的第一至第五狭缝SL1至SL5。第一至第五狭缝SL1至SL5可分别填充有第一至第五狭缝绝缘层。第一至第五狭缝SL1至SL5中的每个可具有完全穿过相应堆叠结构的深度。可选地，第一至第五狭缝SL1至SL5中的每个可具有部分穿透相应堆叠结构的深度。
第一狭缝SL1可将相邻沟道层CH的漏极选择线彼此分离，并可设置在存储块MB中。第一狭缝SL1中的每个可在堆叠方向上穿过第二单元结构CS2，并可具有穿过第二漏极选择线的深度。第一狭缝SL1可在第一方向I-I'上延伸以穿过第四阶梯结构S4。第一狭缝SL1可使联接至第二漏极选择线的第四焊盘P4彼此隔离。同样，第一狭缝SL1可设置成穿过第一单元结构CS1和第三阶梯结构S3。
第二狭缝SL2A和SL2B可电分离相邻的存储块MB，并可设置在相邻的存储块MB之间的边界上。第二狭缝SL2A和SL2B中的每个可具有在堆叠方向上完全穿过第一单元结构CS1和第二单元结构CS2以及焊盘结构PS的深度。
第三狭缝SL3A和SL3B设置在存储块MB中，并且每个狭缝具有在第一方向I-I'上延伸的线形状。第三狭缝SL3A和SL3B中的每个可具有在堆叠方向上完全穿过第一单元结构CS1和第二单元结构CS2的深度。第三狭缝SL3A可延伸到焊盘区域PR，并与中心线CL重叠。第三狭缝SL3A可横穿多个开口OP，并可插入相邻的第一阶梯结构S1和第二阶梯结构S2之间。因此，相邻的第一阶梯结构S1和第二阶梯结构S2可通过第三狭缝SL3A彼此隔离。第三狭缝SL3B可设置在中心线CL与第二狭缝SL2A和SL2B之间，并且每个第三狭缝SL3B可具有穿过第一单元结构CS1和第三阶梯结构S3或第二单元结构CS2和第四阶梯结构S4的深度。
第四狭缝SL4和第五狭缝SL5使设置在相同水平处的导线彼此隔离。第四狭缝SL4和第五狭缝SL5可设置在焊盘结构PS中。第四狭缝SL4可在第一方向I-I'上延伸，并可联接至第三狭缝SL3B。第五狭缝SL5可在第二方向II-II'上延伸，并可横穿相应的开口OP。第五狭缝SL5可联接到第四狭缝SL4。因此，第四狭缝SL4和第五狭缝SL5可以C形彼此联接。
第四狭缝SL4中的每个可具有仅穿过联接到源极选择线的线的深度。第五狭缝SL5中的每个可具有完全穿过焊盘结构PS的深度。联接到源极选择线的线通过第二狭缝SL2A和SL2B、第三狭缝SL3A、第四狭缝SL4和第五狭缝SL5被图案化。联接到字线的线通过第二狭缝SL2A和SL2B、第三狭缝SL3A和第五狭缝SL5被图案化。因此，源极选择线和字线可通过调整第四狭缝SL4的深度以不同的形状被图案化。
参照图1C和图1D，焊盘结构PS可设置在衬底20的焊盘区域PR中，电路21可设置在焊盘结构PS下方。电路21可包括各种部件，诸如晶体管、电容器以及电阻器。在实施例中，电路21可以是X-解码器X-DEC。焊盘结构PS可包括堆叠的层1至16，并且层1至16中的每一层可包括第一层A和第二层B。例如，第一层A可以是导电层，第二层B可以是绝缘层。可选地，第一层A可以是绝缘层，第二层B可以是导电层。
第一阶梯结构S11至S13中的每个包括第一焊盘P11至P13。第一焊盘P11至P13分别电联接到第一线L11至L13上。第一线L11至L13将第一焊盘P11至P13电联接到第一垂直存储器串的第一源极选择线和/或第二垂直存储器串的第二源极选择线。
第一阶梯结构S14中的每个包括第一焊盘P14。第一焊盘P14分别电联接到第一线L14。第一线L14将第一焊盘P14电联接到第一垂直存储器串的第一字线和第二垂直存储器串的第二字线。
可关于中心线CL对称地布置第一阶梯结构S11至S14和第二阶梯结构S21至S24。可关于中心线CL对称地布置第一线L11至L14和第二线L21至L24。
第三阶梯结构S3可包括电联接到第一垂直存储器串的第一漏极选择线的第三焊盘P3。第四阶梯结构S4可包括电联接到第二垂直存储器串的第二漏极选择线的第四焊盘P4。作为参考，第十三层13的第三焊盘P3可电联接到第一垂直存储器串的第一字线，第十三层13的第四焊盘P4可电联接到第二垂直存储器串的第二字线。
此处，第一单元结构CS1和第二单元结构CS2在焊盘结构PS的相对侧设置。第一单元结构CS1和第二单元结构CS2可共享焊盘结构PS。因此，与电路仅设置在单元区域的一侧的情况相比，电路21与单元结构CS1和CS2之间的距离可减小一半，由此可减少RC延迟。因此，可增加半导体装置的编程速度。
此外，电路21和多个开口OP可设置在焊盘区域PR的中心部分，并且在多个开口OP之间的空间中分布焊盘。由此，焊盘区域PR需要较小区域。另外，因为通过部分地图案化焊盘结构来形成焊盘且非图案化区域被用作导线(如，互连部)，所以能够简化制造工艺。
图2A和图2B是示出根据本公开的实施例的半导体装置的示例结构的图。图2A是互连结构的布局图，图2B是沿着第一方向I-I'的线截取的第一阶梯结构的横截面图。图2A和图2B中的相同或相似的元件用与图1A至图1D中的参考符号相同的参考符号标记，并且将省略或简化任何重复的详细描述。
参照图2A和图2B，第一互连结构C1可将第一阶梯结构S11的第一焊盘P11电联接到第一阶梯结构S13的第一焊盘P13。此外，第一互连结构C1可将第一焊盘P11和P13联接到电路21。例如，第一互连结构C1可包括联接至各自的第一焊盘P11的第一接触插塞31、联接至各自的第一焊盘P13的第二接触插塞32、设置在对应的开口OP中并联接至电路21的第三接触插塞33以及将第一至第三接触插塞31至33彼此电联接并在第一方向I-I'上延伸的导线34。
第二互连结构C2可将第一阶梯结构S12的第一焊盘P12彼此电联接，并可将第一焊盘P12联接到电路21。例如，第二互连结构C2可包括联接到各自的第一焊盘P12的第一接触插塞35、设置在对应的开口OP中并联接到电路21的第二接触插塞36以及将第一接触插塞35和第二接触插塞36彼此电联接并在第一方向I-I'上延伸的导线37。
第三互连结构C3可将第二阶梯结构S21的第二焊盘P21电联接到第二阶梯结构S23的第二焊盘P23，并将第一焊盘P21和第二焊盘P23电联接到电路21。第四互连结构C4可将第二阶梯结构S22的第二焊盘P22联接到电路。
第五互连结构C5可将在第二方向II-II'上彼此相邻的第一阶梯结构S14的第一焊盘P14和第二阶梯结构S24的第二焊盘P24彼此电联接。在第一焊盘P14和第二焊盘P24中，设置在相同水平处的第一焊盘P14和第二焊盘P24彼此电联接。
第六互连结构C6可将第三阶梯结构S3的第三焊盘P3电联接到第四阶梯结构S4的第四焊盘P4。例如，第六互连结构C6可包括联接到各自的第三焊盘P3的第四接触插塞38、联接到各自的第四焊盘P4的第五接触插塞39以及将第四接触插塞38和第五接触插塞39彼此电联接的导线40。
作为参考，根据包含在单个存储器串中的源极选择晶体管、存储器单元及漏极选择晶体管的各自数量，可以修改联接方法。在一个示例中，图2A和图2B中所示的垂直存储器串包括三个源极选择晶体管、十个存储器单元以及三个漏极选择晶体管。因此，第一阶梯结构S11的第四层4的第一焊盘P11可通过第五互连结构C5电联接到第二阶梯结构S21的第四层4的第二焊盘P21。此外，在第二方向II-II'上彼此相邻的第三阶梯结构S3的第十三层13的第三焊盘P3可以通过第五互连结构C5彼此电联接。尽管图2A和图2B示出了包括三个源极选择晶体管、十个存储器单元以及三个漏极选择晶体管的垂直存储器串的示例，但其仅旨在说明而非限定本发明，并且堆叠层的数量或互连结构的联接方法可以变化。
图3A至图3C是示出根据本公开的实施例的半导体装置的示例结构的布局图。图3A是示出联接到源极选择线的导线和焊盘的布局图。图3B是示出联接到字线的导线和焊盘的布局图。图3C是示出联接到漏极选择线的焊盘的布局图。
参照图3A，第一单元结构CS1包括第一源极选择线SSL11至SSL14，第二单元结构CS2包括第二源极选择线SSL21至SSL24。焊盘结构PS的第一焊盘P11至P13和第二焊盘P21至P23电联接到第一源极选择线SSL11至SSL14和第二源极选择线SSL21至SSL24。
第一焊盘P11电联接到第一线L11。第一焊盘P12电联接到第一线L12。第一焊盘P13电联接到第一线L13。设置在相同水平处的第一线L11至L13通过狭缝SL彼此隔离。
第一线L11将第一源极选择线SSL12电联接到第一焊盘P11。第一线L12共同联接到第一源极选择线SSL11和第二源极选择线SSL21。因此，第一线L12将第一源极选择线SSL11和第二源极选择线SSL21电联接到第一焊盘P12。第一线L13将第二源极选择线SSL22电联接到第一焊盘P13。
第二焊盘P21电联接到第二线L21。第二焊盘P22电联接到第二线L22。第二焊盘P23电联接到第二线L23。设置在相同水平处的第二线L21至L23通过狭缝SL彼此隔离。
第二线L21将第一源极选择线SSL13电联接到第二焊盘P21。第二线L22共同联接到第一源极选择线SSL14和第二源极选择线SSL24。因此，第二线L22将第一源极选择线SSL14和第二源极选择线SSL24电联接到第二焊盘P22。第二线L23将第二源极选择线SSL23电联接到第二焊盘P23。
因此，可单独控制包含在第一单元结构CS1中的第一源极选择线SSL11至SSL14。此外，可单独控制包含在第二单元结构CS2中的第二源极选择线SSL21至SSL24。
参照图3B，第一单元结构CS1包括第一字线WL11至WL14，第二单元结构CS2包括第二字线WL21至WL24。焊盘结构PS的第一焊盘P14和第二焊盘P24电联接到第一字线WL11至WL14和第二字线WL21至WL24。
第一焊盘P14电联接到第一线L14，第二焊盘P24电联接到第二线L24。在第一线L14和第二线L24中，设置在相同水平处的第一线L14和第二线L24通过狭缝SL彼此隔离。
第一线L14共同联接到第一字线WL11至WL12和第二字线WL21至WL22。因此，第一线L14将第一字线WL11至WL12和第二字线WL21至WL22电联接到第一焊盘P14。第二线L24共同联接到第一字线WL13至WL14和第二字线WL23至WL24。因此，第二线L24将第一字线WL13至WL14和第二字线WL23至WL24电联接到第二焊盘P24。
参照图3C，第一单元结构CS1包括第一漏极选择线DSL11至DSL18，第二单元结构CS2包括第二漏极选择线DSL21至DSL28。此外，焊盘结构PS的第三焊盘P31至P38分别电联接到第一漏极选择线DSL11至DSL18。第四焊盘P41至P48分别电联接到第二漏极选择线DSL21至DSL28。第三焊盘P31至P38可分别与第一漏极选择线DSL11至DSL18直接接触。第四焊盘P41至P48可分别与第二漏极选择线DSL21至DSL28直接接触。
图4A至图9是示出根据本公开的实施例的半导体装置的制造方法的布局图和横截面图。图4A、图5A、图6A、图7A、图8A及图9是布局图，图4B、图5B、图6B、图7B及图8B是横截面图。图4A至图9中的相同或相似的元件用与先前附图中的参考符号相同的参考符号标记，并且将省略或简化任何重复的详细描述。
参照图4A和图4B，在包含第一单元区域CR1、第二单元区域CR2和焊盘区域PR的衬底60上形成电路61。例如，在衬底60的焊盘区域PR上形成X-解码器，然后形成层间绝缘层。随后，在衬底60上形成堆叠层41至44。以覆盖电路61的方式在衬底60的第一单元区域CR1、焊盘区域PR和第二单元区域CR2上形成堆叠层41至44。
然后，尽管未示出，可形成穿过第一单元区域CR1和第二单元区域CR2的堆叠层41至44的沟道层，以及包围各沟道层的侧壁的数据存储层。数据存储层中的每个可包括含有诸如硅、电荷捕获材料(例如氮化物)、相变材料、纳米点等材料的浮栅。
然后，形成穿过堆叠层41至44的第一狭缝SL1，并在第一狭缝SL1中形成第一狭缝绝缘层SLI1。第一狭缝SL1可设置在焊盘区域PR中。每个第一狭缝SL1可具有在第一方向I-I'上延伸的线形状。第一狭缝SL1在堆叠方向(例如，层41至44堆叠的方向)上穿过堆叠层41至44。第一狭缝SL1可彼此间隔开。第一狭缝SL1可具有彼此相同的长度。可选地，第一狭缝SL1可具有不同的长度。
例如，在形成n组堆叠的堆叠结构中，形成第一组G1，然后形成第一狭缝SL1和第一狭缝绝缘层SLI1。以此方式，第一组G1可具有与剩余的第二至第n组的图案不同的图案。此处，n是大于或等于3的自然数。
参照图5A和图5B，在第一组G1的堆叠层41至44上形成第二至第n组的堆叠层45至56。以此方式，堆叠层41至56可以形成堆叠结构ST。堆叠结构ST可包括第一单元结构和第二单元结构以及焊盘结构。第一单元结构可以是形成第一单元区域CR1的堆叠结构ST的一部分。第二单元结构可以是形成第二单元区域CR2的堆叠结构ST的一部分。焊盘结构可以是形成焊盘区域PR的堆叠结构ST的一部分。即，单个堆叠结构ST的不同部分可执行不同的功能。
层41至56中的每一个可包括第一材料层C和第二材料层D。例如，在层41至56的每一个中，可将第一材料层C设置在第二材料层D上。可选地，可将第二材料层D设置在第一材料层C上。
提供第一材料层C以形成字线、选择线、焊盘等，提供第二材料层D以使堆叠的导电层彼此绝缘。例如，第一材料层C中的每个可由包含氮化物材料等的牺牲层形成，第二材料层D中的每个可由包含氧化物材料等的绝缘层形成。可选地，第一材料层C中的每个可由包含多晶硅、钨等的导电层形成，第二材料层D中的每个可由包含氧化物材料等的绝缘层形成。作为进一步的选择，第一材料层C中的每个可由包含掺杂多晶硅等的导电层形成，第二材料层D中的每个可由包含未掺杂多晶硅等的牺牲层形成。
堆叠层41至56可根据线的形状、焊盘的位置等进行分组。在图5A和图5B所示的示例中，n为3，因此堆叠层41至56被分成三组，三组是第一组(41至44；G1)、第二组(45至52；G2)和第三组(53至56；G3)。此处，第一组G1中的线的形状与第二组G2或第三组G3的线的形状的不同在于，第一组G1通过第一狭缝绝缘层SLI1被额外地图案化。此外，在第一组G1和第二组G2中，焊盘设置在焊盘区域PR的中心部分，而第三组G3的焊盘与单元结构接触。堆叠组的数量以及每个组中包括的堆叠层的数量可变化。
随后，在堆叠结构ST上形成第一掩模图案57。第一掩模图案57包括第一开口OP1，第一开口OP1中的每个具有在第二方向II-II'上延伸的线形状。此后，使用第一掩模图案57部分地图案化第n组，并因此多个阶梯结构以预定图案暴露第n组的层。
例如，在n为3的情况下，使用第一掩模图案57作为蚀刻阻挡层(etch barrier)来蚀刻第三组G3的层56，然后减小第一掩模图案57，使得第一开口OP1在第一方向I-I'上延伸。此后，使用减小的第一掩模图案57作为蚀刻阻挡层来蚀刻第三组G3的层55和56。以此方式，通过重复执行蚀刻操作和减小第一掩模图案57的操作，每个阶梯结构的第三组G3的层53至56可以预定图案暴露。由此，可以形成包含第一线L1和第一虚拟阶梯结构DS1的第一线结构LS1，以及包含第二线L2和第二虚拟阶梯结构DS2的第二线结构LS2。此外，可形成与第一单元结构CS1接触的第三阶梯结构S3和与第二单元结构CS2接触的第四阶梯结构S4。随后，去除第一掩模图案57。
参照图6A、图6B、图7A及图7B，部分地图案化堆叠结构ST的第一组至第(n-1)组，以形成以预定图案暴露第一至第(n-1)组的层的多个阶梯结构。例如，在n为3的情况下，可形成以预定图案暴露第一组和第二组的层的多个阶梯结构。
首先，在堆叠结构ST上形成包含第二开口OP2的第二掩模图案58，然后使用第二掩模图案58作为蚀刻阻挡层来蚀刻层50至53。随后，去除第二掩模图案58。此后，在堆叠结构ST上形成包含第三开口OP3的第三掩模图案59，然后使用第三掩模图案59作为蚀刻阻挡层来蚀刻层42至49。由此，可形成以预定图案暴露层41至52的第一阶梯结构S1和第二阶梯结构S2。
形成第二掩模图案58和第三掩模图案59以覆盖第一线结构LS1和第二线结构LS2以及第三阶梯结构S3和第四阶梯结构S4。第二掩模图案58和第三掩模图案59包括第二开口OP2和第三开口OP3，第二开口OP2和第三开口OP3具有岛形，并暴露将形成第一阶梯结构S1和第二阶梯结构S2的区域。根据堆叠层的数量，第二开口OP2和第三开口OP3可以至少部分彼此重叠。第二开口OP2和第三开口OP3可具有彼此相同的宽度。可选地，第二开口OP2和第三开口OP3可具有彼此不同的宽度。此外，蚀刻层的数量可以改变。
参照图8A和图8B，在堆叠结构ST上形成层间绝缘层70，然后以穿过层间绝缘层70和堆叠结构ST的方式形成第四开口OP4。此后，在第四开口OP4中形成绝缘图案71。例如，以穿过焊盘区域PR即堆叠结构ST的焊盘结构的方式形成第四开口OP4。第四开口OP4中的每个具有完全穿过焊盘结构并暴露电路61的深度。
参照图9，以穿过堆叠结构ST的方式形成第二至第五狭缝SL2、SL3A、SL3B、SL4和SL5。第二至第四狭缝SL2、SL3A、SL3B和SL4在第一方向I-I'上延伸，第五狭缝SL5在第二方向II-II'上延伸。此外，第三狭缝SL3A和第五狭缝SL5彼此相交，并且第三狭缝SL3B和第五狭缝SL5与第一狭缝SL1以C形彼此联接。
第二狭缝SL2电分离相邻的存储块MB，并设置在相邻的存储块MB之间的边界上。第二狭缝SL2中的每个具有完全穿过堆叠层41至56的深度。第四狭缝SL4将设置在相同水平处的漏极选择线彼此分离，并且每个第四狭缝SL4具有穿过被设置成用作漏极选择线的层54至56的深度。第三狭缝SL3A和SL3B分离设置在相同水平处的源极选择线，分离设置在相同水平处的漏极选择线，并具有完全穿过堆叠层41至56的深度。第三狭缝SL3A设置在存储块的中心，并横穿多个第四开口OP4。此外，第五狭缝SL5分离设置在相同水平处的源极选择线，并具有完全穿过堆叠结构41至56的深度。
在实施例中，设置在相同水平处的源极选择线通过第一狭缝SL1、第三狭缝SL3A和SL3B和第五狭缝SL5彼此分离。此外，设置在相同水平处的漏极选择线通过第三狭缝SL3A和SL3B和第四狭缝SL4彼此分离。
可同时形成第二至第五狭缝SL2、SL3A、SL3B、SL4和SL5。可选地，可使用两个或更多个步骤来形成第二至第五狭缝SL2、SL3A、SL3B、SL4和SL5。例如，形成第二狭缝SL2、第四狭缝SL4和第五狭缝SL5，然后在其中形成第二狭缝绝缘层、第四狭缝绝缘层和第五狭缝绝缘层。随后，形成与第五狭缝SL5相交的第三狭缝SL3A和SL3B，然后在其中形成第三狭缝绝缘层。
此外，在第二狭缝SL2、第四狭缝SL4和第五狭缝SL5中形成设置成用作支撑体的狭缝绝缘层之后，可执行使用第三狭缝SL3A和SL3B的附加工艺。例如，在第一材料层C是牺牲层而第二材料层D是绝缘层的情况下，第一材料层C可用导电层代替。在另一示例中，在第一材料层C是导电层而第二材料层D是绝缘层的情况下，可以硅化第一材料层C。此外，在第一材料层C是导电层而第二材料层D是牺牲层的情况下，第一材料层C可用绝缘层代替。
图10是示出根据本公开的实施例的存储器系统的示例配置的图。
参照图10，根据本发明的实施例的存储器系统1000包括存储器装置1200和控制器1100。
存储器装置1200用于存储具有诸如文本、图形和软件代码的各种类型数据的数据信息。存储器装置1200可以是非易失性存储器，并包括参照图1A至图9所描述的结构。此外，存储器装置1200可包括第一单元结构、第二单元结构、焊盘结构、电路以及一个或多个开口。焊盘结构可设置在第一单元结构和第二单元结构之间，并可电联接到第一单元结构和第二单元结构。焊盘结构可具有多个阶梯结构。电路可设置在焊盘结构下方。一个或多个开口可穿过焊盘结构并暴露电路。一个或多个开口可设置在多个阶梯结构之间。存储器装置1200的结构及其制造方法与上文所述相同，因此将省略其详细说明。
控制器1100可联接到主机和存储器装置1200，并可响应于来自主机的请求访问存储器装置1200。例如，控制器1100可控制存储器装置1200的读取、写入、移除和后台操作。
控制器1100可包括随机存取存储器(RAM)1110、中央处理单元(CPU)1120、主机接口1130、错误校正码(ECC)电路1140以及存储器接口1150等。
RAM 1110可用作CPU 1120的主存储器、存储器装置1200与主机之间的高速缓冲存储器、存储器装置1200与主机之间的缓冲存储器等。作为参考，RAM 1110可用静态随机存取存储器(SRAM)、只读存储器(ROM)等代替。
CPU 1120可控制控制器1100的整体操作。例如，CPU 1120可操作存储在RAM 1110中的诸如闪存转换层(FTL)的固件。
主机接口1130可与主机接合。例如，控制器1100可通过诸如以下的各种接口协议中的至少一种与主机通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、外围部件互连(PCI)协议、PCI-express(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议以及集成驱动电路(IDE)协议、专用协议等。
ECC电路1140可使用错误校正码(ECC)来检测和校正从存储器装置1200读取的数据中包括的错误。
存储器接口1150可与存储器装置1200接合。例如，存储器接口1150可包括NAND接口或NOR接口。作为参考，控制器1100还可包括临时存储数据的缓冲存储器(未示出)。缓冲存储器可用于临时存储将从主机接口1130传输到外部装置的数据或将从存储器接口1150传输到存储器装置1200的数据。控制器1100还可包括用于存储代码数据的ROM，该代码数据用于与主机接合。
由于根据实施例的存储器系统1000包括具有改进的集成度和特性的存储器装置1200，因此存储器系统1000可被小型化，同时具有良好的特性。
图11是示出根据本公开的实施例的存储器系统的示例配置的图。此处，将省略或简化任何重复的详细描述。
参照图11，根据实施例的存储器系统1000'可包括存储器装置1200'和控制器1100。控制器1100可包括RAM 1110、CPU 1120、主机接口1130、ECC电路1140、存储器接口1150等。
存储器装置1200'可以是非易失性存储器装置，并可包括上面参照图1A至图9所描述的存储器串。此外，存储器装置1200'可包括第一单元结构、第二单元结构、焊盘结构、电路以及一个或多个开口。焊盘结构可设置在第一单元结构和第二单元结构之间，并可电联接到第一单元结构和第二单元结构。焊盘结构可具有多个阶梯结构。电路可以设置在焊盘结构下方。一个或多个开口可穿过焊盘结构并暴露电路。一个或多个开口可设置在多个阶梯结构之间。存储器装置1200'的结构及其制造方法与上文所述相同，因此将省略其详细说明。
此外，存储器装置1200'可以是包括多个存储器芯片的多芯片封装。多个存储器芯片被划分成多个组。多个组可以通过第一至第k信道CH1至CHk与控制器1100通信。每组的存储器芯片可适于通过公共信道与控制器1100通信。可修改存储器系统1000'，使得每单个存储器芯片连接到相应的单个信道。
如上所述，根据实施例，由于存储器系统1000'包括具有改进的集成度和特性的存储器装置1200'，因此存储器系统1000'可被小型化，同时具有良好的特性。可以多芯片封装的形式制造存储器装置1200'，以提高存储器系统1000'的数据存储容量并提高其驱动速度。
图12是示出根据本公开的实施例的计算系统的示例配置的图。此处，将省略或简化任何重复的详细描述。
参照图12，根据本公开的实施例的计算系统2000可包括存储器装置2100、CPU2200、RAM 2300、用户接口2400、电源2500、系统总线2600等。
存储器装置2100可存储经由用户接口2400提供的数据、由CPU 2200处理的数据等。存储器装置2100可通过系统总线2600电联接到CPU 2200、RAM 2300、用户接口2400、电源2500等。例如，存储器装置2100可经由控制器(未示出)联接到系统总线2600。可选地，存储器装置2100可直接连接到系统总线2600。在存储器装置2100直接连接到系统总线2600的情况下，可通过CPU 2200、RAM 2300等执行控制器的功能。
存储器装置2100可以是非易失性存储器，并且包括上面参照图1A至图9所描述的存储器串。另外，存储器装置2100可包括第一单元结构、第二单元结构、焊盘结构、电路以及一个或多个开口。焊盘结构可设置在第一单元结构和第二单元结构之间，并且可电联接到第一单元结构和第二单元结构。焊盘结构可具有多个阶梯结构。电路可设置在焊盘结构下方。一个或多个开口可穿过焊盘结构并暴露电路。一个或多个开口可以设置在多个阶梯结构之间。存储器装置2100的结构及其制造方法与上文所述相同，因此将省略其详细说明。
此外，如上面参照图11所述，存储器装置2100可以是配置有多个存储器芯片的多芯片封装。
具有上述配置的计算系统2000可作为诸如以下的电子装置的各种元件中的一种被提供：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏控制台、导航装置、黑匣子、数字照相机、3维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境中发送/接收信息的装置、用于形成家庭网络的各种装置中的一种、用于形成计算机网络的各种电子装置中的一种、用于形成远程信息处理网络的各种电子装置中的一种、RFID装置等。
如上所述，由于根据实施例的计算系统2000包括具有改进的集成度和特性的存储器装置2100，因此计算系统2000可被小型化，同时具有良好的特性。
图13是示出根据本公开的实施例的计算系统的图。
参照图13，根据本公开的实施例的计算系统3000可包括软件层，该软件层包含操作系统3200、应用3100、文件系统3300、转换层3400等。计算系统3000可包括诸如存储器装置3500的硬件层。
操作系统3200可管理计算系统3000的软件资源和硬件资源等，并控制CPU的程序执行。应用3100可包括由计算系统3000执行的各种应用程序，并且可以是由操作系统3200执行的实用程序。
文件系统3300可指计算系统3000中被提供以控制数据、文件等的逻辑结构。文件系统3300可根据给定的规则来组织将存储在存储器装置3500等中的文件或数据。文件系统3300可根据在计算系统3000中使用的操作系统3200来确定。例如，如果操作系统3200是基于微软Windows的系统，则文件系统3300可以是文件分配表(FAT)、NT文件系统(NTFS)等。如果操作系统3200是基于Unix/Linux的系统，则文件系统3300可以是扩展文件系统(EXT)、Unix文件系统(UFS)、日志文件系统(JFS)等。
虽然在附图中操作系统3200、应用3100和文件系统3300被表示为单独的块，但操作系统3200中可包括应用3100和文件系统3300。
转换层3400可响应于来自文件系统3300的请求，将地址转换成适于存储器装置3500的形式。例如，转换层3400可将由文件系统3300产生的逻辑地址转换成存储器装置3500的物理地址。逻辑地址和物理地址的映射信息可存储在地址转换表中。例如，转换层3400可以是闪存转换层(FTL)、通用闪速存储链路层(ULL)等。
存储器装置3500可以是非易失性存储器。存储器装置3500可包括上面参照图1A至图9所描述的存储器串。此外，存储器装置3500可包括第一单元结构、第二单元结构、焊盘结构、电路以及一个或多个开口。焊盘结构可设置在第一单元结构和第二单元结构之间，并且可电联接到第一单元结构和第二单元结构。焊盘结构可具有多个阶梯结构。电路可设置在焊盘结构下方。一个或多个开口可穿过焊盘结构并暴露电路。一个或多个开口可设置在多个阶梯结构之间。存储器装置3500的结构及其制造方法与上文所述相同，因此将省略其详细说明。
可将具有上述配置的计算系统3000划分为在较高水平区域中操作的操作系统层和在较低水平区域中操作的控制器层。应用3100、操作系统3200和文件系统3300可包括在操作系统层中，并由计算系统3000的操作存储器驱动。转换层3400可包括在操作系统层或控制器层中。
如上所述，由于根据实施例的计算系统3000包括具有改进的集成度和特性的存储器装置3500，因此计算系统3000可被小型化，同时具有良好的特性。
根据实施例，可通过减小电路和单元结构之间的距离来改善编程速度。此外，可通过减小焊盘区域的面积来提高集成度，并可简化制造工艺。
本文已公开了示例实施例，尽管采用了特定术语，但这些术语仅以一般和描述的意义使用并解释，而不用于限定的目的。在一些情况下，如在递交本申请时，对于本领域普通技术人员显而易见的是，除非特别指出，否则结合特定实施例描述的特征、特点和/或元件可单独使用或可与结合其它实施例描述的特征、特点和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离如所附权利要求中所述的本发明的精神和范围的情况下，可以进行各种形式和细节上的改变。

Claims (27)

1.一种半导体装置，其包括：
电路；
焊盘结构，其设置在所述电路上方，所述焊盘结构包括包含彼此堆叠的第一焊盘的第一阶梯结构、包含彼此堆叠的第二焊盘的第二阶梯结构以及包含彼此堆叠的第三焊盘的第三阶梯结构；
第一开口，其设置在所述第一阶梯结构和所述第二阶梯结构之间并且穿过所述焊盘结构并暴露所述电路；
第二开口，其设置在所述第二阶梯结构和所述第三阶梯结构之间并且穿过所述焊盘结构并暴露所述电路；
第一互连结构，其将所述第一焊盘和所述第三焊盘彼此电联接，并通过所述第一开口或所述第二开口将所述第一焊盘和所述第三焊盘联接到所述电路；以及
第二互连结构，其将所述第二焊盘彼此电联接，并通过所述第一开口或所述第二开口将所述第二焊盘联接到所述电路。
2.根据权利要求1所述的半导体装置，其中，所述第一阶梯结构和所述第二阶梯结构关于所述第一开口对称，并且所述第一阶梯结构和所述第二阶梯结构中的每个具有阶梯形状，其中阶梯结构的一部分的高度随着所述阶梯结构的一部分接近所述第一开口而增加。
3.根据权利要求1所述的半导体装置，其中，所述第二阶梯结构和所述第三阶梯结构关于所述第二开口对称，并且所述第二阶梯结构和所述第三阶梯结构中的每个具有阶梯形状，其中阶梯结构的一部分的高度随着所述阶梯结构的一部分接近所述第二开口而减小。
4.根据权利要求1所述的半导体装置，其中，所述焊盘结构包括：
第一线结构，其包括彼此堆叠的第一线，所述第一线电联接到各自的所述第一焊盘；
第二线结构，其包括彼此堆叠的第二线，所述第二线电联接到各自的所述第二焊盘；以及
第三线结构，其包括彼此堆叠的第三线，所述第三线电联接到各自的所述第三焊盘，并且
其中，在所述第一线至所述第三线中，设置在相同水平处的第一线至第三线彼此隔离。
5.根据权利要求4所述的半导体装置，其进一步包括：
第一单元结构，其包括彼此堆叠的第一源极选择线和彼此堆叠的第二源极选择线，并被形成为使得在所述第一源极选择线和所述第二源极选择线之中，设置在相同水平处的第一源极选择线和第二源极选择线彼此隔离；以及
第二单元结构，其包括彼此堆叠的第三源极选择线和彼此堆叠的第四源极选择线，并被形成为使得在所述第三源极选择线和所述第四源极选择线之中，设置在相同水平处的第三源极选择线和第四源极选择线彼此隔离，
其中，所述第一线电联接到各自的所述第二源极选择线，所述第二线中的每个共同联接到在所述第一源极选择线和所述第三源极选择线之中的设置在相同水平处的第一源极选择线和第三源极选择线，并且所述第三线电联接到各自的所述第四源极选择线。
6.一种半导体装置，其包括：
第一单元结构；
第二单元结构；
焊盘结构，其设置在所述第一单元结构和所述第二单元结构之间，并且共同电联接到所述第一单元结构和所述第二单元结构，所述焊盘结构具有多个阶梯结构；
电路，其设置在所述焊盘结构下方；以及
一个或多个开口，其穿过所述焊盘结构并暴露所述电路，所述一个或多个开口设置在所述多个阶梯结构之间并且将所述多个阶梯结构彼此隔离。
7.根据权利要求6所述的半导体装置，其中，所述多个阶梯结构包括：
第一阶梯结构，其包括彼此堆叠的第一焊盘，所述第一焊盘电联接到所述第一单元结构；
第二阶梯结构，其包括彼此堆叠的第二焊盘，所述第二焊盘电联接到所述第一单元结构和所述第二单元结构；以及
第三阶梯结构，其包括彼此堆叠的第三焊盘，所述第三焊盘电联接到所述第二单元结构。
8.根据权利要求7所述的半导体装置，其中，所述开口包括：
第一开口，其设置在所述第一阶梯结构和所述第二阶梯结构之间，并被形成为使所述第一焊盘和所述第二焊盘彼此隔离；以及
第二开口，其设置在所述第二阶梯结构和所述第三阶梯结构之间，并被形成为使所述第二焊盘和所述第三焊盘彼此隔离。
9.根据权利要求7所述的半导体装置，其进一步包括：
第一互连结构，其将所述第一焊盘和所述第三焊盘彼此电联接，并通过所述开口将所述第一焊盘和所述第三焊盘联接到所述电路；以及
第二互连结构，其将所述第二焊盘彼此电联接，并通过所述开口将所述第二焊盘联接到所述电路。
10.根据权利要求7所述的半导体装置，其中，所述焊盘结构包括：
第一线结构，其包括彼此堆叠的第一线，所述第一线电联接到各自的所述第一焊盘；
第二线结构，其包括彼此堆叠的第二线，所述第二线电联接到各自的所述第二焊盘；以及
第三线结构，其包括彼此堆叠的第三线，所述第三线电联接到各自的所述第三焊盘，并且
其中，在所述第一线至所述第三线中，设置在相同水平处的第一至第三线彼此隔离。
11.根据权利要求10所述的半导体装置，其中：
所述第一单元结构包括彼此堆叠的第一源极选择线和彼此堆叠的第二源极选择线，并且在所述第一源极选择线和所述第二源极选择线之中，设置在相同水平处的第一源极选择线和第二源极选择线彼此隔离；以及
所述第二单元结构包括彼此堆叠的第三源极选择线和彼此堆叠的第四源极选择线，并且在所述第三源极选择线和所述第四源极选择线之中，设置在相同水平处的第三源极选择线和第四源极选择线彼此隔离。
12.根据权利要求11所述的半导体装置，其中：
所述第一线电联接到各自的所述第一源极选择线；
所述第二线中的每个共同联接到在所述第二源极选择线和所述第三源极选择线之中的设置在相同水平处的第二源极选择线和第三源极选择线；以及
所述第三线电联接到各自的所述第四源极选择线。
13.根据权利要求7所述的半导体装置，其进一步包括：
狭缝绝缘层，其在一个方向上延伸以横穿所述开口并在堆叠方向上穿过所述焊盘结构；
第四阶梯结构，其面向所述第一阶梯结构，使得所述狭缝绝缘层被设置在所述第一阶梯结构和所述第四阶梯结构之间，所述第四阶梯结构包括彼此堆叠的第四焊盘，所述第四焊盘电联接到所述第一单元结构；
第五阶梯结构，其面向所述第二阶梯结构，使得所述狭缝绝缘层被设置在所述第二阶梯结构和所述第五阶梯结构之间，所述第五阶梯结构包括彼此堆叠的第五焊盘，所述第五焊盘电联接到所述第一单元结构和所述第二单元结构；以及
第六阶梯结构，其面向所述第三阶梯结构，使得所述狭缝绝缘层被设置在所述第三阶梯结构和所述第六阶梯结构之间，所述第六阶梯结构包括彼此堆叠的第六焊盘，所述第六焊盘电联接到所述第二单元结构。
14.根据权利要求13所述的半导体装置，其中，所述开口包括：
第一开口，其设置在所述第一阶梯结构和所述第四阶梯结构与所述第二阶梯结构和所述第五阶梯结构之间，并被形成以使所述第一焊盘和所述第四焊盘与所述第二焊盘和所述第五焊盘隔离；以及
第二开口，其设置在所述第二阶梯结构和所述第五阶梯结构与所述第三阶梯结构和所述第六阶梯结构之间，并被形成为使所述第二焊盘和所述第五焊盘与所述第三焊盘和所述第六焊盘隔离。
15.根据权利要求13所述的半导体装置，其进一步包括：
第一互连结构，其将所述第一焊盘和所述第三焊盘彼此电联接，并通过所述开口将所述第一焊盘和所述第三焊盘联接到所述电路；
第二互连结构，其将所述第二焊盘彼此电联接，并通过所述开口将所述第二焊盘联接到所述电路；
第三互连结构，其被配置成将所述第四焊盘和所述第六焊盘彼此电联接，并通过所述开口将所述第四焊盘和所述第六焊盘联接到所述电路；以及
第四互连结构，其被配置成将所述第五焊盘彼此电联接，并通过所述开口将所述第五焊盘联接到所述电路。
16.根据权利要求13所述的半导体装置，其中，所述焊盘结构包括：
第一线结构，其包括彼此堆叠的第一线，所述第一线电联接到各自的所述第一焊盘；
第二线结构，其包括彼此堆叠的第二线，所述第二线电联接到各自的所述第二焊盘；
第三线结构，其包括彼此堆叠的第三线，所述第三线电联接到各自的所述第三焊盘；
第四线结构，其包括彼此堆叠的第四线，所述第四线电联接到各自的所述第四焊盘；
第五线结构，其包括彼此堆叠的第五线，所述第五线电联接到各自的所述第五焊盘；以及
第六线结构，其包括彼此堆叠的第六线，所述第六线电联接到各自的所述第六焊盘；
其中，在所述第一线至所述第六线中，设置在相同水平处的第一线至第六线彼此隔离。
17.根据权利要求16所述的半导体装置，其中：
所述第一单元结构包括彼此隔离的第一源极选择线至第四源极选择线，并且所述第二单元结构包括彼此隔离的第五源极选择线至第八源极选择线；
所述第一线电联接到各自的所述第二源极选择线；
所述第二线中的每个共同联接到在所述第一源极选择线和所述第五源极选择线之中的设置在相同水平处的第一源极选择线和第五源极选择线；
所述第三线电联接到各自的所述第六源极选择线；
所述第四线电联接到各自的所述第三源极选择线；
所述第五线中的每个共同联接到在所述第四源极选择线和所述第八源极选择线之中的设置在相同水平处的第四源极选择线和第八源极选择线；以及
所述第六线电联接到各自的所述第七源极选择线。
18.根据权利要求7所述的半导体装置，其中，所述第一阶梯结构与所述第二阶梯结构对称，所述第二阶梯结构与所述第三阶梯结构对称。
19.一种制造半导体装置的方法，其包括：
在衬底的焊盘区域上形成电路，所述衬底包括在第一方向上依次布置的第一单元区域、所述焊盘区域和第二单元区域；
在形成有所述电路的所述衬底上形成堆叠结构，所述堆叠结构包括彼此堆叠的第一组至第n(n是大于或等于3的自然数)组；
部分地图案化所述堆叠结构的焊盘区域，并形成设置在所述第一单元区域中的第一单元结构、设置在所述第二单元区域中的第二单元结构以及设置在所述焊盘区域中的焊盘结构，其中所述焊盘结构设置在所述第一单元结构和所述第二单元结构之间并且共同电联接到所述第一单元结构和所述第二单元结构，并且所述焊盘结构包括多个阶梯结构；以及
形成穿过所述焊盘结构并暴露所述电路的一个或多个开口，所述一个或多个开口设置在所述多个阶梯结构之间并且将所述多个阶梯结构彼此隔离。
20.根据权利要求19所述的方法，其中，形成所述堆叠结构包括：
形成所述第一组，所述第一组包括彼此交替堆叠的第一材料层和第二材料层；
形成第一狭缝绝缘层，所述第一狭缝绝缘层在所述焊盘区域中穿过所述第一组并在所述第一方向上延伸；以及
在所述第一组上方形成第二组至所述第n组，所述第二组至所述第n组中的每个包括彼此交替堆叠的第一材料层和第二材料层。
21.根据权利要求20所述的方法，其进一步包括：在形成所述焊盘结构之后，形成第二狭缝绝缘层，所述第二狭缝绝缘层在所述焊盘区域中穿过所述第一组至所述第n组并在与所述第一方向交叉的第二方向上延伸，所述第二狭缝绝缘层联接到所述第一狭缝绝缘层。
22.根据权利要求19所述的方法，其中，形成所述焊盘结构包括部分地图案化所述第n组堆叠结构，并形成第一阶梯结构和第二阶梯结构，并且其中：
所述第一阶梯结构包括彼此堆叠的第一焊盘，所述第一焊盘与所述第一单元结构接触并电联接到所述第n组第一单元结构；以及
所述第二阶梯结构包括彼此堆叠的第二焊盘，所述第二焊盘与所述第二单元结构接触并电联接到所述第n组第二单元结构。
23.根据权利要求22所述的方法，其进一步包括形成将所述第一焊盘电联接到所述第二焊盘的第一互连结构。
24.根据权利要求19所述的方法，其中，形成所述焊盘结构包括部分地图案化所述第一组至第(n-1)组堆叠结构，以及形成设置在所述开口之间的第三阶梯结构，所述第三阶梯结构包括彼此堆叠的第三焊盘，所述第三焊盘共同联接到所述第二组至第(n-1)组第一单元结构和所述第二组至第(n-1)组第二单元结构。
25.根据权利要求24所述的方法，其进一步包括：
形成狭缝绝缘层，所述狭缝绝缘层在所述第一方向上延伸以横穿所述第三阶梯结构，使得通过所述狭缝绝缘层分离所述第三阶梯结构的第三焊盘；以及
形成第二互连结构，所述第二互连结构将通过所述狭缝绝缘层划分的所述第三阶梯结构的第三焊盘之中的设置在相同水平处的第三焊盘彼此电联接。
26.根据权利要求19所述的方法，其中，形成所述焊盘结构包括：
部分地图案化所述第一组至第(n-1)组堆叠结构，以及形成第四阶梯结构、第五阶梯结构及第六阶梯结构，所述第四阶梯结构包括彼此堆叠并电联接到所述第一组第一单元结构的第四焊盘，所述第五阶梯结构包括彼此堆叠并电联接到所述第一组第一单元结构和所述第一组第二单元结构的第五焊盘，所述第六阶梯结构包括彼此堆叠并电联接到所述第一组第二单元结构的第六焊盘。
27.根据权利要求26所述的方法，其进一步包括：
形成第三互连结构，所述第三互连结构将所述第四焊盘电联接到所述第六焊盘，并通过所述开口将所述第四焊盘和所述第六焊盘联接到所述电路；以及
形成第四互连结构，所述第四互连结构通过所述开口将所述第五焊盘联接到所述电路。
CN201611129796.6A 2016-06-27 2016-12-09 半导体装置及其制造方法 Active CN107546229B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010623869.7A CN111952310A (zh) 2016-06-27 2016-12-09 半导体装置及其制造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020160080257A KR102415206B1 (ko) 2016-06-27 2016-06-27 반도체 장치
KR10-2016-0080257 2016-06-27

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202010623869.7A Division CN111952310A (zh) 2016-06-27 2016-12-09 半导体装置及其制造方法

Publications (2)

Publication Number Publication Date
CN107546229A CN107546229A (zh) 2018-01-05
CN107546229B true CN107546229B (zh) 2020-07-14

Family

ID=60674719

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202010623869.7A Pending CN111952310A (zh) 2016-06-27 2016-12-09 半导体装置及其制造方法
CN201611129796.6A Active CN107546229B (zh) 2016-06-27 2016-12-09 半导体装置及其制造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202010623869.7A Pending CN111952310A (zh) 2016-06-27 2016-12-09 半导体装置及其制造方法

Country Status (3)

Country Link
US (3) US9853051B1 (zh)
KR (1) KR102415206B1 (zh)
CN (2) CN111952310A (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102415206B1 (ko) * 2016-06-27 2022-07-01 에스케이하이닉스 주식회사 반도체 장치
KR102442933B1 (ko) * 2017-08-21 2022-09-15 삼성전자주식회사 3차원 반도체 장치
KR20200047882A (ko) 2018-10-25 2020-05-08 삼성전자주식회사 3차원 반도체 소자
KR102611731B1 (ko) * 2019-01-31 2023-12-07 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스의 계단 형성
JP7132142B2 (ja) * 2019-02-05 2022-09-06 キオクシア株式会社 半導体記憶装置の製造方法
KR20200110052A (ko) * 2019-03-15 2020-09-23 에스케이하이닉스 주식회사 수직형 반도체장치 및 그 제조 방법
KR20200110072A (ko) 2019-03-15 2020-09-23 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20200114285A (ko) * 2019-03-28 2020-10-07 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20210012331A (ko) * 2019-07-24 2021-02-03 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20210036144A (ko) * 2019-09-25 2021-04-02 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR20210109808A (ko) 2020-02-28 2021-09-07 삼성전자주식회사 수직형 메모리 소자
CN114586153A (zh) 2020-03-23 2022-06-03 长江存储科技有限责任公司 在三维存储器件中的阶梯结构及用于形成其的方法
KR20210141563A (ko) * 2020-03-23 2021-11-23 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스의 계단실 구조 및 그 형성 방법
WO2021189189A1 (en) * 2020-03-23 2021-09-30 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
KR20220076989A (ko) 2020-12-01 2022-06-08 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
US20220328512A1 (en) * 2021-04-09 2022-10-13 Sandisk Technologies Llc Three-dimensional memory device with off-center or reverse slope staircase regions and methods for forming the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103545279A (zh) * 2012-07-10 2014-01-29 爱思开海力士有限公司 半导体装置及其制造方法
CN103633043A (zh) * 2012-08-22 2014-03-12 三星电子株式会社 三维半导体装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7915667B2 (en) * 2008-06-11 2011-03-29 Qimonda Ag Integrated circuits having a contact region and methods for manufacturing the same
KR20110042619A (ko) * 2009-10-19 2011-04-27 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR20110108216A (ko) * 2010-03-26 2011-10-05 삼성전자주식회사 3차원 반도체 장치
KR20120030815A (ko) * 2010-09-20 2012-03-29 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
CN102915955B (zh) * 2011-08-04 2016-09-07 三星电子株式会社 半导体器件及其制造方法
KR101325492B1 (ko) * 2012-02-24 2013-11-07 서울대학교산학협력단 3차원 스타구조를 갖는 낸드 플래시 메모리 어레이 및 그 동작방법
KR101936846B1 (ko) * 2012-10-24 2019-01-11 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
KR20140063147A (ko) 2012-11-16 2014-05-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20140075340A (ko) * 2012-12-11 2014-06-19 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
JP2014187176A (ja) * 2013-03-22 2014-10-02 Toshiba Corp 不揮発性半導体記憶装置
KR20150073251A (ko) * 2013-12-20 2015-07-01 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102183713B1 (ko) * 2014-02-13 2020-11-26 삼성전자주식회사 3차원 반도체 장치의 계단형 연결 구조 및 이를 형성하는 방법
KR102134912B1 (ko) * 2014-03-21 2020-07-20 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102282138B1 (ko) * 2014-12-09 2021-07-27 삼성전자주식회사 반도체 소자
KR102310511B1 (ko) * 2014-12-19 2021-10-08 삼성전자주식회사 반도체 소자 및 그 형성 방법
US20160293625A1 (en) * 2015-03-31 2016-10-06 Joo-Heon Kang Three Dimensional Semiconductor Memory Devices and Methods of Fabricating the Same
KR102392685B1 (ko) * 2015-07-06 2022-04-29 삼성전자주식회사 배선 구조체를 갖는 반도체 소자
US10373970B2 (en) * 2016-03-02 2019-08-06 Micron Technology, Inc. Semiconductor device structures including staircase structures, and related methods and electronic systems
US9941209B2 (en) * 2016-03-11 2018-04-10 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
KR102415206B1 (ko) * 2016-06-27 2022-07-01 에스케이하이닉스 주식회사 반도체 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103545279A (zh) * 2012-07-10 2014-01-29 爱思开海力士有限公司 半导体装置及其制造方法
CN103633043A (zh) * 2012-08-22 2014-03-12 三星电子株式会社 三维半导体装置

Also Published As

Publication number Publication date
CN107546229A (zh) 2018-01-05
US10930666B2 (en) 2021-02-23
US9853051B1 (en) 2017-12-26
US20170373088A1 (en) 2017-12-28
CN111952310A (zh) 2020-11-17
US20180069021A1 (en) 2018-03-08
KR102415206B1 (ko) 2022-07-01
US20210143178A1 (en) 2021-05-13
KR20180001301A (ko) 2018-01-04

Similar Documents

Publication Publication Date Title
CN107546229B (zh) 半导体装置及其制造方法
CN107342289B (zh) 半导体装置及其制造方法
CN109427805B (zh) 半导体器件及其制造方法
CN108695335B (zh) 半导体装置及其制造方法
CN108933141B (zh) 半导体器件及其制造方法
CN110534520B (zh) 半导体器件及其制造方法
US10734396B2 (en) Three-dimensional semiconductor memory devices having dummy channel layers
US9634016B2 (en) Semiconductor device and method of manufacturing the same
CN109346469B (zh) 半导体器件及其制造方法
CN109671712B (zh) 半导体器件及其制造方法
CN108735755B (zh) 制造半导体器件的方法
CN111863831B (zh) 半导体装置的制造方法
TWI758482B (zh) 半導體裝置及其製造方法
CN113035881A (zh) 半导体存储器装置以及该半导体存储器装置的制造方法
CN111668225B (zh) 半导体装置及其制造方法
CN112310098A (zh) 半导体装置及其制造方法
US20230032560A1 (en) Semiconductor device and method of manufacturing the semiconductor device
CN113629060A (zh) 半导体装置及半导体装置的制造方法
KR20220064088A (ko) 메모리 장치 및 그 제조방법
CN115483214A (zh) 半导体装置和制造半导体装置的方法
CN112563279A (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant