CN107534032A - 半导体装置 - Google Patents

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Abstract

半导体装置具备金属部件(15)、第1半导体晶片(13)、第2半导体晶片(14)、第1焊料(24)、以及第2焊料(25)。第1半导体晶片的发热量比第2半导体晶片的发热量大。第2半导体晶片使用杨氏模量比第1半导体晶片大的材料形成。第1半导体晶片在与金属部件的对置面具有经由第1焊料(24)与金属部件连接的第1金属层(13a)。第2半导体晶片在与金属部件的对置面具有经由第2焊料(25)而与金属部件连接的第2金属层(14a)。第2焊料中的与第2金属层的至少外周端的一部分对应的厚度比第1焊料的最大厚度厚。

Description

半导体装置
本申请基于2015年5月18日申请的日本申请号2015-100822号主张优先权,在此援引其记载内容。
技术领域
本公开涉及使用杨氏模量相互不同的材料形成的第1半导体晶片(semiconductorchip)以及第2半导体晶片被配置在金属部件的相同的一面上且经由焊料与金属部件连接而成的半导体装置。
背景技术
例如在专利文献1中公开了一种使用杨氏模量相互不同的材料形成的第1半导体晶片以及第2半导体晶片被配置在金属部件的相同的一面上并经由焊料与金属部件连接而成的半导体装置。
在该半导体装置中,由Si构成的晶片(以下表示为第1半导体晶片)、和由SiC构成的晶片(以下表示为第2半导体晶片)相对于在绝缘基板的单面配置的导体图案(以下表示为金属部件),被配置在相同的一面上。而且,第1半导体晶片的第1金属层经由第1焊料而与金属部件连接,第2半导体晶片的第2金属层经由第2焊料而与金属部件连接。另外,第1焊料的厚度与第2焊料的厚度相等。
现有技术文献
专利文献
专利文献1:日本特开2013-89763号公报
发明内容
如上述那样,第1半导体晶片由Si构成,第2半导体晶片由SiC构成。SiC与Si相比杨氏模量较大,因此,第2半导体晶片与第1半导体晶片相比难以变形(更硬)。因而,因使用环境的温度变化等而作用于第2焊料的热应力比作用于第1焊料的热应力大。
另外,在上述的半导体装置中,在第1半导体晶片的发热量比第2半导体晶片的发热量大的情况下,减薄第1焊料的厚度,并使第2焊料的厚度与第1焊料的厚度一致。然而,由于作用于第2焊料的热应力比作用于第1焊料的热应力大,所以导致第2焊料的连接可靠性降低。
本公开的目的在于,提供一种能够确保第1半导体晶片侧的散热性并且提高第2半导体晶片侧的连接可靠性的半导体装置。
根据本公开的一个方式,半导体装置具备金属部件、第1半导体晶片、第2半导体晶片、第1焊料、以及第2焊料。第1半导体晶片被配置在金属部件的一面上,在与金属部件的对置面具有第1金属层。第2半导体晶片使用杨氏模量比第1半导体晶片大的材料形成。第2半导体晶片在一面上被配置在与第1半导体晶片不同的位置,在与金属部件的对置面具有第2金属层。第1焊料夹设在金属部件与第1半导体晶片的第1金属层之间,将金属部件与第1金属层连接。第2焊料夹设在金属部件与第2半导体晶片的第2金属层之间,将金属部件与第2金属层连接。第1半导体晶片的发热量比第2半导体晶片的发热量大。第2焊料中的与第2金属层的至少外周端的一部分对应的厚度比第1焊料的最大厚度厚。
热应力在第1焊料以及第2焊料中,集中在与第1金属层以及第2金属层的外周端对应的部分。由于第2半导体晶片使用杨氏模量比第1半导体晶片大的材料形成,所以集中于第2焊料的热应力比集中于第1焊料的热应力大。根据本公开的一个方式,由于使第2焊料中的与第2金属层的至少外周端的一部分对应的厚度比第1焊料的最大厚度厚,所以与不进行增厚的构成相比,能够提高第2焊料的连接可靠性。
另外,不使第1焊料以及第2焊料一样厚,而相对于第1焊料将第2焊料增厚。因此,能够提高第2焊料的连接可靠性,并且能够确保发热量大的第1半导体晶片侧的散热性。
附图说明
关于本公开的上述目的以及其他的目的、特征、优点通过参照付附图以及下述详细的记述会更加明确。
图1是表示应用第1实施方式的半导体装置的电力转换装置的简要结构的图。
图2是表示第1实施方式涉及的半导体装置的简要结构的俯视图。
图3是在第1实施方式涉及的半导体装置中省略了密封树脂体的俯视图。
图4是沿着图2的IV-IV线的剖面图。
图5是沿着图3的V-V线的剖面图。
图6是在第1实施方式涉及的半导体装置中,表示第2半导体晶片与凹部的位置关系的俯视图。
图7是在第2实施方式涉及的半导体装置中,表示第1半导体晶片以及第2半导体晶片的连接构造的剖面图,与图5对应。
图8是在第2实施方式涉及的半导体装置中,表示第2半导体晶片与凹部的位置关系的俯视图。
图9是在第3实施方式涉及的半导体装置中,表示第2半导体晶片与凹部的位置关系的俯视图。
图10是在第4实施方式涉及的半导体装置中,表示第1半导体晶片以及2半导体晶片的连接构造的剖面图,与图5对应。
图11是在第4实施方式涉及的半导体装置中,表示第1半导体晶片与凸部的位置关系的俯视图。
图12是在第5实施方式涉及的半导体装置中,表示第1半导体晶片以及第2半导体晶片的连接构造的剖面图,与图5对应。
图13是在第5实施方式涉及的半导体装置中,表示第2半导体晶片与凸部的位置关系的俯视图。
图14是在第6实施方式涉及的半导体装置中,表示第2半导体晶片与凸部的位置关系的俯视图。
图15是在第7实施方式涉及的半导体装置中,表示第1半导体晶片以及第2半导体晶片的连接构造的剖面图,与图5对应。
图16是在第7实施方式涉及的半导体装置中,表示第2半导体晶片与抑制部的位置关系的俯视图。
图17是在第8实施方式涉及的半导体装置中,表示第1半导体晶片以及第2半导体晶片的连接构造的剖面图,与图5对应。
图18是表示第1变形例的剖面图。
图19是表示第2变形例的剖面图。
具体实施方式
以下,参照附图对本公开的实施方式进行说明。其中,在以下所示的各实施方式中,对共用或相关的要素赋予相同的附图标记。另外,将与金属部件相当的散热片的厚度方向表示为Z方向。将与Z方向正交、且构成上臂的半导体晶片和构成下臂的半导体晶片的排列方向表示为X方向。另外,将与Z方向以及X方向这两个方向正交的方向表示为Y方向。由上述的X方向以及Y方向规定的XY面是与Z方向正交的面,只要没有特别限定,则将沿着XY面的形状设为平面形状。
(第1实施方式)
基于图1,对应用半导体装置的电力转换装置的一个例子进行说明。
图1所示的电力转换装置1构成为:将从直流电源2供给的直流电压转换为三相交流,并输出至三相交流方式的马达3。这样的电力转换装置1被搭载于例如电动汽车或混合动力车。此外,电力转换装置1也能够将由马达3发出的电力转换为直流并对直流电源2(电池)进行充电。因此,马达3也被称为发电机。图1所示的附图标记4是平滑电容器4。
电力转换装置1具有三相逆变器。三相逆变器具有在和直流电源2的正极(高电位侧)连接的高电位电源线5与和负极(低电位侧)连接的低电位电源线6之间设置的三相量的上下臂。而且,各相的上下臂分别由半导体装置10构成。即,在本实施方式中,由半导体装置10构成一相量的上下臂。
半导体装置10具有2个IGBT(Insulated Gate Bipolar Transistor:绝缘栅双极型晶体管)11、和2个MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor:金属氧化物半导体场效应晶体管)12。2个IGBT11在高电位电源线5与低电位电源线6之间串联连接。MOSFET12分别与各IGBT11并联连接。其中,在IGBT11逆并联连接有未图示的回流用的FWD(Free Wheeling Diode:续流二极管),能够通过FWD进行回流。MOSFET12具有未图示的寄生二极管,通过该寄生二极管使电流回流。
在本实施方式中,采用了n沟道型的IGBT11和n沟道型的MOSFET12。FWD的阴极电极与IGBT11的集电极电极共用,阳极电极与发射极电极共用。寄生二极管的阴极电极与MOSFET12的漏极电极共用,阳极电极与源极电极共用。
在半导体装置10中,上臂(高侧)侧的IGBT11的集电极电极与高电位电源线5电连接,发射极电极与向马达3的输出线7连接。另一方面,下臂(低侧)侧的IGBT11的集电极电极与输出线7连接,发射极电极与低电位电源线6电连接。另外,上臂侧的MOSFET12的漏极电极与上臂侧的IGBT11的集电极电极、即高电位电源线5电连接,源极电极与上臂侧的IGBT11的发射极电极、即输出线7连接。另一方面,下臂侧的MOSFET12的漏极电极与下臂侧的IGBT11的集电极电极、输出线7电连接,源极电极与下臂侧的IGBT11的发射极电极、即低电位电源线6电连接。
此外,电力转换装置100除了上述的三相逆变器以外,还可以具有对从直流电源2供给的直流电压进行升压的升压转换器、对构成三相逆变器的IGBT11以及MOSFET12或构成升压转换器的开关元件输出驱动信号的驱动电路、对驱动电路输出控制信号的控制部。
如上所述,IGBT11与MOSFET12并联连接的构成是公知的。关于导通时的饱和电压,在小电流区域中MOSFET12较小,在大电流区域中IGBT11较小。例如以在小电流区域中向MOSFET12流动电流,在大电流区域中向IGBT11流动电流的方式控制IGBT11以及MOSFET12的导通截至(ONOFF),能够降低导通损失。另外,由于关断(turnoff)损失仅成为开关性能优异的MOSFET12的损失,所以拖尾电流减少,也能够降低关断损失。
接下来,基于图2~图5,对半导体装置10的简要结构进行说明。图3是对图2省略了密封树脂体的图。由于图5是沿着图3的V-V线的剖面图,所以省略了密封树脂体的图示。此外,图5是周密地表示上臂侧的第1半导体晶片131以及第2半导体晶片141的连接构造的图,由于下臂侧也是相同的构成,所以表示为第1半导体晶片13以及第2半导体晶片14的连接构造。
如图2~图5所示,半导体装置10具备第1半导体晶片13、第2半导体晶片14、散热片15、16、终端(terminal)17、18、以及密封树脂体19。并且,本实施方式的半导体装置10具备高电位电源端子20、低电位电源端子21、输出端子22、以及信号端子23作为外部连接用的端子。以下,将高电位电源端子20也称为P端子20。同样,将低电位电源端子21也称为N端子21,将输出端子22也称为O端子22。将这些P端子20、N端子21、O端子22也称为端子20、21、22。
第1半导体晶片13通过在半导体基板形成IGBT11和与该IGBT11逆并联连接的FWD而成。即,在第1半导体晶片13形成有RC(Reverse Conducting:反向导通)-IGBT。IGBT11以及FWD以向第1半导体晶片13的厚度方向、即Z方向流动电流的方式呈所谓纵型构造。
在本实施方式中,半导体装置10具有形成有上臂侧的IGBT11以及FWD的第1半导体晶片131、和形成有下臂侧的IGBT11以及FWD的第1半导体晶片132作为第1半导体晶片13。在第1半导体晶片13的一面侧形成有集电极电极13a,在与集电极电极形成面相反的面形成有发射极电极13b。集电极电极13a形成在与散热片15的对置面的几乎整个面。在发射极电极形成面中的、与形成了发射极电极13b的有源区域不同的周边区域,设置有包括与栅极电极电连接的焊盘的多个焊盘。集电极电极13a相当于第1金属层。
第1半导体晶片131、132呈相互大致相同的平面形状,并且,具有相互大致相同的大小。具体而言,呈平面大致矩形状。另外,第1半导体晶片131、132如图4所示在Z方向位于大致相同的高度,并且,如在图2以及图3中用虚线所示那样,沿X方向排列配置。第1半导体晶片131、132被配置成集电极电极13a与散热片15对置。
在本实施方式中,第1半导体晶片13(131、132)使用Si(硅)形成。这样,第1半导体晶片13通过在由Si构成的半导体基板形成IGBT11以及FWD而成。
第2半导体晶片14通过在使用杨氏模量比第1半导体晶片13大的半导体材料形成的半导体基板形成MOSFET12而成。MOSFET12呈所谓纵型构造,以便电流向第2半导体晶片14的厚度方向、即Z方向流动。
在本实施方式中,半导体装置10具有形成有上臂侧的MOSFET的第2半导体晶片141、和形成有下臂侧的MOSFET的第2半导体晶片142作为第2半导体晶片14。在第2半导体晶片14的一面侧形成有漏极电极14a,在与漏极电极形成面相反的面形成有源极电极14b。漏极电极14a形成在与散热片15的对置面的几乎整个面。第2半导体晶片14的漏极电极形成面在Z方向,与第1半导体晶片13的集电极电极形成面为相同的侧。在源极电极形成面中的、与形成有源极电极14b的有源区域不同的周边区域,设置有包括与栅极电极电连接的焊盘的多个焊盘。漏极电极14a相当于第2金属层。以下,将集电极电极13a、漏极电极14a也称为电极13a、14a。
第2半导体晶片141、142呈相互大致相同的平面形状,并且,具有相互大致相同的大小。具体而言,呈平面近似矩形状,其大小如在图2以及图3中用虚线所示那样,比第1半导体晶片13小。另外,第2半导体晶片141、142如图5所示在Z方向位于大致相同的高度,并且,沿X方向排列配置。第2半导体晶片141、142被配置成漏极电极14a与散热片15对置。另外,例如如图2所示,在X方向,按照第1半导体晶片131、第2半导体晶片141、第1半导体晶片132、第2半导体晶片142的顺序排列配置。
在本实施方式中,使用SiC(碳化硅)形成第2半导体晶片14。这样,第2半导体晶片14通过在由SiC构成的半导体基板形成MOSFET12而成。以下,将第1半导体晶片13、第2半导体晶片14也称为半导体晶片13、14。
在Z方向,在第1半导体晶片13中的集电极电极形成面侧以及第2半导体晶片14中的漏极电极形成面侧配置有散热片15。另一方面,在第1半导体晶片13中的发射极电极形成面侧以及第2半导体晶片14中的源极电极形成面侧配置有散热片16。如上所述,在本实施方式中,半导体装置10具有将上臂侧的第1半导体晶片131以及第2半导体晶片141夹在之间的散热片151、161、和将下臂侧的第1半导体晶片132以及第2半导体晶片142夹在之间的散热片152、162作为散热片15、16。即,半导体装置10具有散热片151、152作为散热片15,具有散热片161、162作为散热片16。
与上臂对应的散热片151、161分别被配置成在从Z方向进行投影观察时,将上臂侧的第1半导体晶片131以及第2半导体晶片141包覆于内。与下臂对应的散热片152、162分别被配置成在从Z方向进行投影观察时,将下臂侧的第1半导体晶片132以及第2半导体晶片142包覆于内。在本实施方式中,各散热片151、152、161、162呈平面近似矩形状。
这些散热片15、16起到将对应的半导体晶片13、14产生的热向半导体装置10的外部释放的功能。在本实施方式中,除了散热功能之外,还起到进行电连接的功能、即作为布线的功能。因此,散热片15、16为了确保热传导性以及电传导性而使用铜等金属材料形成。
在散热片15中的一面15a上,配置有第1半导体晶片13以及第2半导体晶片14。而且,如图4以及图5所示,在散热片15与第1半导体晶片13的集电极电极13a之间夹有焊料24,通过该焊料24,散热片15与集电极电极13a导热连接且电连接。另外,如图5所示,在散热片15的一面15a与第2半导体晶片14的漏极电极14a之间夹有焊料25,通过该焊料25,散热片15与漏极电极14a导热连接且电连接。散热片15相当于金属部件,焊料24相当于第1焊料。另外,焊料25相当于第2焊料。
具体而言,在散热片151中的一面15a上,配置有上臂侧的第1半导体晶片131以及第2半导体晶片141。而且,在散热片151与第1半导体晶片131的集电极电极13a之间夹有焊料24,通过该焊料24,散热片151与第1半导体晶片131的集电极电极13a导热连接且电连接。另外,在散热片151与第2半导体晶片141的漏极电极14a之间夹有焊料25,通过该焊料25,散热片151与第2半导体晶片141的漏极电极14a导热连接且电连接。
同样,在散热片152中的一面15a上,配置有下臂侧的第1半导体晶片132以及第2半导体晶片142。而且,在散热片152与第1半导体晶片132的集电极电极13a之间夹有焊料24,通过该焊料24,散热片152与第1半导体晶片132的集电极电极13a导热连接且电连接。另外,在散热片152与第2半导体晶片142的漏极电极14a之间夹有焊料25,通过该焊料25,散热片152与第2半导体晶片142的漏极电极14a导热连接且电连接。
此外,各散热片15(151、152)中的与一面15a相反的面成为在Z方向从密封树脂体19的一面19a露出的散热面15b。在本实施方式中,散热面15b与一面19a大致处于同一面。
此外,散热片15中的下臂侧的散热片152如图3以及图4所示,具有接头部152a。接头部152a被设置得比散热片152的其他部分(主体部)薄。另外,接头部152a从散热片152中的散热片151侧的侧面的一部分具有两处弯曲部地向散热片161侧延伸配置。即,接头部152a沿X方向延伸并且也沿Z方向延伸。
另外,在上臂侧的散热片151如图3所示连结有P端子20。P端子20与上述的高电位电源线5电连接。P端子20可以与散热片15设置为一体,也可以设置为与散热片15独立的部件而与散热片15连接。P端子20沿Y方向延伸配置,如图2所示从密封树脂体19的侧面19c向外部突出。
另外,在下臂侧的散热片152如图3所示连结有O端子21。O端子21与上述的输出线7电连接。O端子21可以与散热片152设置为一体,也可以设置为与散热片152独立的部件而与散热片152连接。O端子21沿Y方向延伸配置,从密封树脂体19中的与P端子20相同的侧面19c向外部突出。此外,O端子21也可以与上臂侧的散热片161连结。也可以具有散热片152、161分别连结的2个O端子21。
在第1半导体晶片13的发射极电极形成面以及第2半导体晶片14的源极电极形成面侧配置有散热片16。而且,在第1半导体晶片13与散热片16之间,如图4以及图5所示,夹有终端17。在第2半导体晶片14与散热片16之间,如图5所示,夹有终端18。终端17相当于第1终端,终端18相当于第2终端。
通过终端17,可确保用于利用焊线(bonding wire)26将信号端子23与第1半导体晶片13的焊盘连接的高度。终端17为了用于对第1半导体晶片13的发射极电极13b与散热片16进行导热中继以及电中继而确保热传导性以及电传导性,至少使用金属材料形成。终端17与第1半导体晶片13的发射极电极形成面中的发射极电极13b对置配置,并经由焊料27与发射极电极13b电连接。
同样,通过终端18,可确保用于利用焊线26将信号端子23与第2半导体晶片14的焊盘连接的高度。终端18为了用于对第2半导体晶片14的源极电极14b与散热片16进行导热中继以及电中继而确保热传导性以及电传导性,至少使用金属材料形成。终端18与第2半导体晶片14的源极电极形成面中的源极电极14b对置配置,并经由焊料28与源极电极14b电连接。
散热片16被设置成在从Z方向进行投影观察时,其大部分与对应的散热片15重叠。具体而言,上臂侧的散热片161被设置成与散热片151重叠,下臂侧的散热片162被设置成与散热片152重叠。散热片16与终端17、18中的和半导体晶片13、14相反的面对置配置。
如图4以及图5所示,在散热片16的一面16a与终端17之间夹有焊料29,通过该焊料29,散热片16与终端17导热连接且电连接。另外,如图5所示,在散热片16的一面16a与终端18之间夹有焊料30,通过该焊料30,散热片16与终端18导热连接且电连接。
具体而言,在散热片161的一面16a与上臂侧的第1半导体晶片131之间夹有终端17,通过焊料27,第1半导体晶片131的发射极电极13b与终端17连接。另外,通过焊料29,终端17与散热片161连接。在散热片161的一面16a与上臂侧的第2半导体晶片141之间夹有终端18,通过焊料28,第2半导体晶片141的源极电极14b与终端17连接。另外,通过焊料30,终端18与散热片161连接。
同样,在散热片162的一面16a与下臂侧的第1半导体晶片132之间夹有终端17,通过焊料27,第1半导体晶片132的发射极电极13b与终端17连接。另外,通过焊料29,终端17与散热片162连接。在散热片162的一面16a与下臂侧的第2半导体晶片142之间夹有终端18,通过焊料28,第2半导体晶片142的源极电极14b与终端17连接。另外,通过焊料30,终端18与散热片162连接。
此外,与一面16a相反的面成为从密封树脂体19的与一面19a相反的背面19b露出的散热面16b。在本实施方式中,散热面16b与背面19b大致处于同一面。
散热片16中的上臂侧的散热片161具有接头部161a。接头部161a被设置得比散热片161的其他部分(主体部)薄。另外,接头部161a从散热片161中的散热片162侧的侧面的一部分沿X方向延伸配置。而且,接头部161a的前端部分与接头部152a的前端部分在Z方向对置,并经由焊料31电连接。
另外,下臂侧的散热片162具有接头部162a。接头部162a被设置得比散热片162的其他部分(主体部)薄。另外,接头部162a从散热片162中的散热片161侧的侧面的一部分沿X方向延伸配置。针对该接头部162a电连接有N端子21。
N端子21与上述的低电位电源线6电连接。该N端子21与散热片162的接头部162a电连接,沿Y方向延伸配置,从密封树脂体19中的与P端子20以及O端子22相同的侧面19c向外部突出。其中,这些端子20、21、22中的从密封树脂体19突出的突出部分在Z方向被配置在相互大致相同的位置。另外,在Y方向,按照P端子20、N端子21、O端子22的顺序排列配置。
信号端子23经由焊线26与对应的半导体晶片13、14的焊盘电连接。信号端子23沿Y方向延伸配置,从密封树脂体19的侧面中的与侧面19c相反的侧面19d向外部突出。
密封树脂体19将半导体晶片13、14、散热片15、16的一部分、终端17、18以及各端子20、21、22、23的一部分密封为一体。该密封树脂体19例如由环氧类树脂构成,通过压铸模法成形。如图2所示,密封树脂体19呈平面矩形状,从与X方向大致平行的侧面19c引出作为主端子的P端子20、N端子21、以及O端子22。另外,从与侧面19c相反的侧面19d引出信号端子23。
这样构成的半导体装置10成为具备2个第1半导体晶片13(131、132)和2个第2半导体晶片14(141、142)的所谓4in1封装(package)。另外,在半导体晶片13、14的Z方向两侧存在散热片15、16,能够将半导体晶片13、14的热量向两侧散热。
另外,在上臂侧,Z方向的配置从一面19a侧起成为散热片15(151)、焊料24、25、上臂侧的第1半导体晶片13(131)以及第2半导体晶片14(141)、焊料27、28、终端17、18、焊料29、30、散热片16(161)的顺序。在构成下臂的部分中,Z方向的配置从一面19a侧起成为散热片15(152)、焊料24、25、下臂侧的第1半导体晶片13(132)以及第2半导体晶片14(142)、焊料27、28、终端17、18、焊料29、30、散热片16(162)的顺序。即,在上臂和下臂中,Z方向的排列相同。
接下来,基于图5以及图6,对第1半导体晶片13以及第2半导体晶片14的连接构造进行说明。图6表示了第2半导体晶片14与后述的凹部15c的位置关系,为了方便起见,省略了焊料25进行图示。
如图5所示,散热片15具有与第2半导体晶片14对应地在一面15a形成的凹部15c。详细而言,在散热片151、152分别与第2半导体晶片141、142对应地形成有凹部15c。凹部15c被形成为焊料25中的与漏极电极14a的至少外周端的一部分对应的厚度比第1半导体晶片13(集电极电极13a)侧的焊料24的最大厚度厚。
例如,在图5中,焊料25的至少一部分被收纳于凹部15c,因此,焊料25中的与漏极电极14a的至少外周端的一部分对应的部分的厚度比焊料24的最大厚度厚。
其中,焊料24的最大厚度表示焊料24中的最厚的部分的厚度。在本实施方式中,散热片15的一面15a中的除了凹部15c的形成位置以外的部分成为平坦面,以集电极电极形成面与该平坦面大致平行的方式配置了第1半导体晶片13。因此,焊料24的厚度在几乎整个区域为均匀的厚度。另外,漏极电极14a的外周端是从Z方向观察漏极电极14a时的端部。
在本实施方式中,如图5以及图6所示,在从Z方向进行投影观察时,以将第2半导体晶片14的整体包覆于内的方式形成了凹部15c。即,以将漏极电极14a包覆于内的方式形成了凹部15c。因此,不仅在漏极电极14a的外周端,在漏极电极14a的整体,焊料25的厚度都比焊料24的最大厚度厚。
接下来,对上述的半导体装置10的制造方法的一个例子进行说明。
首先,准备半导体晶片13、14、散热片15、16、以及终端17、18。此时,准备具有凹部15c的散热片15。
接下来,实施第1回流工艺(reflow process)。
首先在散热片15的一面15a上,借助焊料24(例如,焊料箔)配置第1半导体晶片13,并且,借助焊料25配置第2半导体晶片14。此时,按照集电极电极13a以及漏极电极14a成为一面15a侧的方式进行配置。接下来,在第1半导体晶片13上,将例如预先在两面配置了焊料27、29作为预焊(日文:迎えはんだ)的终端17配置成焊料27成为第1半导体晶片13侧。同样,在第2半导体晶片14上,将例如预先在两面配置了焊料28、30作为预焊的终端18配置成焊料28成为第2半导体晶片14侧。为了吸收半导体装置10中的高度的公差偏差,焊料29、30被富有余量地配置较多。
然后,在该层叠状态下,通过使焊料24、25、27、28回流(第1回流),由此将第1半导体晶片13的集电极电极13a与散热片15经由焊料24连接,将第1半导体晶片13的发射极电极13b与终端17经由焊料27连接。关于焊料29,由于尚且没有作为连接对象的散热片16,所以基于表面张力,成为以终端17中的与散热片16的对置面的中心为顶点而隆起的形状。同样,通过第1回流,将第2半导体晶片14的漏极电极14a与散热片15经由焊料25连接,将第2半导体晶片14的源极电极14b与终端18经由焊料28连接。关于焊料30,也成为以终端18中的与散热片16的对置面的中心为顶点而隆起的形状。
接下来,通过焊线26将信号端子23与半导体晶片13、14的焊盘连接。
接下来,在散热片16的一面16a上,配置基于第1回流形成的连接体(以下,表示为单位连接体)。然后,使散热片16位于下面来进行回流工艺(第2回流)。此时,按照对在散热片16上层叠连接体而成的构造体施加负载,并且使用隔离物等使半导体装置10的高度成为规定的高度的方式进行回流工艺。由此,经由焊料29将终端17与散热片16连接,经由焊料30将终端18与散热片16连接。如上所述,由于向终端17、18与散热片16之间供给了较多的焊料29、30,所以在第2回流中焊料29、30不会不足,能够进行可靠的连接。
接下来,通过压铸模法来进行密封树脂体19的成形。在本实施方式中,按照各散热片15、16完全被覆盖的方式形成密封树脂体19。而且,通过在成形后,从一面19a侧对散热片15(151、152)的一部分切削密封树脂体19,来使散热片15的散热面15b露出。同样,通过从背面19b侧对散热片16(161、162)的一部分切削密封树脂体19,来使散热片16的散热面16b露出。由此,散热面15b与密封树脂体19的一面19a大致处于同一面,散热面16b与背面19b大致处于同一面。通过该两面切削,能够确保散热面15b、16b的平面度、以及散热面15b、16b彼此的平行度。
此外,也可以在将各散热片15、16的散热面15b、16b按压到成型模具的腔室壁面使其紧贴的状态下,对密封树脂体19进行成形。该情况下,在成形了密封树脂体19的时刻,散热面15b、16b从密封树脂体19露出。因此,不需要成形后的切削。
而且,通过将引线框架(lead frame)的不要部分除去,能够获得半导体装置10。此外,不要部分的除去也能够在切削之前实施。
接下来,对上述的半导体装置10的效果进行说明。
在夹设于半导体晶片13、14与散热片15之间的焊料24、25中,基于半导体晶片13、14与散热片15的线膨胀系数差的热应力尤其集中在与所对应的电极13a、14a的外周端对应的部分。另外,第1半导体晶片13由Si形成,第2半导体晶片14由SiC形成。因此,第2半导体晶片14与第1半导体晶片13相比难以变形(较硬),难以追随周围的变形。综上所述,集中于焊料25的热应力比集中于焊料24的热应力大。与此相对,在本实施方式中,使焊料25(第2焊料)中的与漏极电极14a(第2金属层)的至少外周端的一部分对应的厚度比焊料24(第1焊料)的最大厚度厚。因此,与不将焊料25增厚的构成相比,能够提高焊料25的连接可靠性。
然而,在第1半导体晶片13形成有以大电流区域流过电流的IGBT11,在第2半导体晶片14形成有以小电流区域流过电流的MOSFET12。即,第1半导体晶片13的发热量比第2半导体晶片14的发热量大。与此相对,在本实施方式中,使在相同的散热片15的一面15a上配置的焊料24以及焊料25不一样厚,使焊料25的至少一部分的厚度比焊料24的最大厚度厚。因此,能够提高焊料25的连接可靠性,并且能够确保发热量比第2半导体晶片14大的第1半导体晶片13侧的散热性。
尤其在本实施方式中,不仅在漏极电极14a的外周端,在漏极电极14a的整体、即第2半导体晶片14的整体中,焊料25的厚度都比焊料24的最大厚度厚。因此,与焊料25的一部分被加厚的构成相比,能够进一步提高焊料25的连接可靠性。
另外,在本实施方式中,通过在散热片15局部地设置凹部15c,使第2半导体晶片14的漏极电极形成面与散热片15的一面15a的对置距离比第1半导体晶片13的集电极电极形成面与一面15a的对置距离长,将焊料25的厚度增厚。因此,能够通过简单的构造来提高焊料25的连接可靠性,并且确保第1半导体晶片13侧的散热性。
(第2实施方式)
在第2实施方式中,省略关于与第1实施方式所示的半导体装置10共同的部分的说明。
在第2实施方式中,如图7所示,在漏极电极14a的外周端的整周,焊料25的厚度比第1焊料24的最大厚度厚。具体而言,如图8所示,凹部15c按照遍及整周内包漏极电极14a的外周端、即第2半导体晶片14的外周端的方式形成为环状。在图8中,用虚线表示凹部15c的内周端。在图8中也与图6相同,省略了焊料25来进行图示。
根据第2实施方式,也能够起到与第1实施方式相同的效果。尤其在第2实施方式中,由于在热应力集中的漏极电极14a的外周端的整周,将焊料25的厚度增厚,所以能够进一步提高焊料25的连接可靠性。另外,与在漏极电极14a的整体中将焊料25的厚度增厚的构成相比,能够降低焊料25的涂覆量,并且提高焊料25的连接可靠性。
此外,在图7以及图8所示的例子中,例示了凹部15c为矩形环状的例子。然而,凹部15c的平面形状并不限定于矩形环状。例如,也可以是遍及整周内包漏极电极14a的外周端、且使各角部圆润的形状。另外,对于剖面形状也没有特别限定。例如也能够采用半圆状。
(第3实施方式)
在第3实施方式中,省略关于与第1实施方式所示的半导体装置10共同的部分的说明。
在第3实施方式中,在呈平面大致矩形状的漏极电极14a的角部(边角),焊料25的厚度比第1焊料24的最大厚度厚。此外,在第2半导体晶片14中的与散热片15的对置面的几乎整个面形成有漏极电极14a,漏极电极14a的角部与第2半导体晶片14的角部14c大致一致。因此,也可以说在呈平面大致矩形状的第2半导体晶片14的角部14c,焊料25的厚度比第1焊料24的最大厚度厚。
具体而言,如图9所示,凹部15c与第2半导体晶片14的4个角部14c分别对应形成。各凹部15c按照在从Z方向进行投影观察时,其一部分与角部14c重叠的方式,在角部14c的正下和不与第2半导体晶片14重叠的角部周边一体形成。在图9中也与图6相同,省略了焊料25来进行图示。此外,在图9所示的构成中,沿着平面大致矩形状的第2半导体晶片14的对角线的剖面与图7所示的剖面一致。
在平面大致矩形状中,热应力集中在漏极电极14a的外周端中的尤其与角部对应的部分。根据上述构成,由于漏极电极14a的外周端中的与角部对应的部分的焊料25厚,所以能够进一步降低焊料25的涂覆量,并且提高焊料25的连接可靠性。
此外,漏极电极14a的平面形状并不限定于大致矩形状。在漏极电极14a的平面形状是多边形状的情况下,如果使与漏极电极14a的角部对应的外周端的部分的焊料25的厚度比第1焊料24的最大厚度厚,则能够起到上述效果。
(第4实施方式)
在第4实施方式中,省略关于与第1实施方式所示的半导体装置10共同的部分的说明。
在第4实施方式中,如图10以及图11所示,在散热片15的一面15a按照在从Z方向进行投影观察时将第1半导体晶片13包覆于内的方式形成有凸部15d。即,按照将集电极电极13a(第1金属层)包覆于内的方式形成有凸部15d。凸部15d相当于第1凸部。除了凸部15d以外的一面15a的部分平坦。图11表示了第1半导体晶片11与凸部15d的位置关系,为了方便起见,省略了焊料24来进行图示。
例如,在图10中,焊料24被设在凸部15d上。
通过该凸部15d,第1半导体晶片13与散热片15的一面15a(凸部15d的前端面)的对置距离比第2半导体晶片14与一面15a的对置距离短。即,第2半导体晶片14与一面15a的对置距离比第1半导体晶片13与散热片15的一面15a的对置距离长。通过以上设置,在漏极电极14a的整体中,焊料25的厚度比焊料24的最大厚度厚。因此,与第1实施方式相同,能够提高焊料25的连接可靠性,并且进一步提高第1半导体晶片13侧的散热性。
(第5实施方式)
在第5实施方式中,省略关于与第2实施方式所示的半导体装置10共同的部分的说明。
在第5实施方式中,如图12以及图13所示,在散热片15的一面15a,除了第4实施方式所示的凸部15d以外,还形成有凸部15e。凸部15e形成为在从Z方向进行投影观察时被内包于漏极电极14a(第2金属层)。即,凸部15e形成为被第2半导体晶片14内包。
凸部15e与漏极电极14a的一部分对置,在从Z方向进行投影观察时,漏极电极14a的外周端不与凸部15e重叠。另外,凸部15e的平面形状呈大致矩形状,与漏极电极14a的平面形状存在相似关系。凸部15e相当于第2凸部。凸部15d、15e的突出高度相互大致相等。然而,也可以形成为相互不同的突出高度。在图13中,用虚线表示了凸部15e的外周端。在图13中也与图6相同,省略了焊料25来进行图示。
例如,在图12中,焊料24被设在凸部15d上。焊料25中的与漏极电极14a的外周端的整周对应的部分被设在散热片15上,除了与漏极电极14a的外周端的整周对应的部分以外的部分被设在凸部15e上。
如上所述,通过凸部15d、15e,第1半导体晶片13与散热片15的一面15a的对置距离比第2半导体晶片14中的不和凸部15e对置的部分与一面15a的对置距离短。换言之,漏极电极14a的外周端与一面15a的对置距离比集电极电极13a与凸部15d的前端面的对置距离长。另外,漏极电极14a的外周端与一面15a的对置距离比漏极电极14a与凸部15e的前端面的对置距离长。
通过以上设置,在漏极电极14a的外周端的整周,焊料25的厚度比焊料24的最大厚度厚。因此,与第2实施方式相同,能够提高焊料25的连接可靠性,并且进一步提高第1半导体晶片13侧的散热性。
(第6实施方式)
在第6实施方式中,省略关于与第3实施方式所示的半导体装置10共同的部分的说明。
在第6实施方式中,除了第4实施方式所示的凸部15d以外,如图14所示,在散热片15的一面15a形成有凸部15f。凸部15f形成为在从Z方向进行投影观察时,与除了角部14c以外的第2半导体晶片14的部分重叠。即,凸部15f形成为与漏极电极14a的除了角部以外的部分重叠。凸部15f相当于第3凸部。在图14中也与图6相同,省略了焊料25来进行图示。
在第6实施方式中,凸部15f的平面形状为大致十字状,相对于呈平面大致矩形状的第2半导体晶片14,形成为与除了4个角部14c以外的部分重叠。因此,在从Z方向进行投影观察时,第2半导体晶片14的角部14c不与凸部15f重叠。凸部15d、15f的突出高度相互大致相等。然而,也可以形成为相互不同的突出高度。
例如,焊料24被设在凸部15d上。焊料25中的与漏极电极14a的角部对应的部分被设在散热片15上,除了与漏极电极14a的角部对应的部分以外的部分被设在凸部15f上。
如上所述,通过凸部15d、15f,第1半导体晶片13与散热片15的一面15a的对置距离比第2半导体晶片14中的不和凸部15f对置的部分与一面15a的对置距离短。换言之,漏极电极14a的角部与一面15a的对置距离比集电极电极13a与凸部15d的前端面的对置距离长。另外,漏极电极14a的角部与一面15a的对置距离比漏极电极14a与凸部15f的前端面的对置距离长。
通过以上设置,在漏极电极14a的角部中,焊料25的厚度比焊料24的最大厚度厚。此外,在图14所示的构成中,沿着平面大致矩形状的第2半导体晶片14的对角线的剖面与图12所示的剖面一致。因此,与第3实施方式相同,能够提高焊料25的连接可靠性,并且进一步提高第1半导体晶片13侧的散热性。
(第7实施方式)
在第7实施方式中,省略关于与第1实施方式所示的半导体装置10共同的部分的说明。
在第7实施方式中,如图15以及图16所示,在散热片15的一面15a设置有抑制焊料25的润湿扩展的抑制部32。抑制部32按照包围漏极电极14a的方式被设置为环状。作为其一个例子,抑制部32按照在从Z方向进行投影观察时包围第2半导体晶片14的方式,设在第2半导体晶片14的外周端的附近。此外,在图14中也与图6相同,省略了焊料25来进行图示。
作为抑制部32,能够采用通过具有规定高度来拦住焊料25的突起部、通过激光的照射等而形成的粗化部、针对焊料25的润湿性比构成散热片15的金属材料低的低润湿部等。例如能够通过形成氧化膜来成为低润湿部。
例如,在图15中,焊料25被抑制部32拦住。
通过该抑制部32,相对于焊料24在一面15a上的润湿扩展,抑制焊料25的润湿扩展。即,能够将焊料25留在第2半导体晶片14的正下、即漏极电极14a的正下。在第7实施方式中,在上述的第1回流中通过抑制部32抑制焊料25的润湿扩展,焊料25比焊料24厚。因此,与第1实施方式相同,能够提高焊料25的连接可靠性,并且进一步提高第1半导体晶片13侧的散热性。
此外,为了如上所述吸收半导体装置10中的高度的公差偏差,焊料29、30被富有余量地配置较多。焊料29比焊料30厚焊料24比焊料25薄的量。
另外,也能够将第7实施方式所示的构成与上述的其他实施方式的构成组合。例如,可以成为针对图10进一步具备抑制部32的构成。
(第8实施方式)
在第8实施方式中,省略关于与第1实施方式所示的半导体装置10共同的部分的说明。
在第8实施方式中,如图17所示,通过第2半导体晶片14侧的终端18比第1半导体晶片13侧的终端17薄,使得在漏极电极14a的整体中,焊料25的厚度比焊料24的最大厚度厚。
根据第8实施方式,也与第1实施方式相同,能够提高焊料25的连接可靠性,并且进一步提高第1半导体晶片13侧的散热性。
此外,也能够将第8实施方式所示的构成与上述的其他实施方式的构成组合。例如,可以成为针对图17还具备抑制部32的构成。
以上,对本公开优选的实施方式进行了说明,但本公开根本不被限定于上述的实施方式,在不脱离本公开的主旨的范围中,能够进行各种变形而加以实施。
半导体装置10的构成并不限定于上述例子。表示了半导体装置10具有一相量的上下臂的例子,但半导体装置10可以具有三相量的上下臂,也可以只具有上下臂的一方、即只具有一组第1半导体晶片13和第2半导体晶片14。
作为双面散热构造的半导体装置10,也能够采用不具有终端17、18的构成。例如在图18所示的第1变形例中,第1半导体晶片13的集电极电极13a经由焊料24与散热片15连接,在相同的散热片15经由焊料25连接有第2半导体晶片14的漏极电极14a。另外,第1半导体晶片13的发射极电极13b经由焊料33与散热片16连接,在相同的散热片16经由焊料34连接有第2半导体晶片14的源极电极14b。而且,在散热片15的一面15a,按照将漏极电极14a包覆于内的方式形成有凹部15c,并且,在散热片16的一面16a,按照将源极电极14b包覆于内的方式形成有凹部16c。
在第1变形例中,漏极电极14a以及源极电极14b都相当于第2电极,焊料25、34都相当于第2焊料。即,在漏极电极14a的整体中,焊料25的厚度比焊料24的最大厚度厚。另外,在源极电极14b的整体中,焊料34的厚度比焊料33的最大厚度厚。这样,在双面散热构造中,在半导体晶片13、14的两侧也能够实现上述的连接构造。此外,能够应用上述的第1~第7实施方式所示的构成。
作为半导体装置10,表示了在半导体晶片13、14的两侧配置散热片15、16的例子。然而,也能够应用于仅在半导体晶片13、14的一侧配置散热片的单面散热构造的半导体装置。在图19所示的第2变形例中,半导体装置10具备第1半导体晶片13、第2半导体晶片14、以及散热片15。第1半导体晶片13的集电极电极13a经由焊料24与散热片15连接,在相同的散热片15经由焊料25连接有第2半导体晶片14的漏极电极14a。另外,在散热片15的一面15a,按照内包漏极电极14a的方式形成有凹部15c。而且,在漏极电极14a的整体中,焊料25的厚度比焊料24的最大厚度厚。此外,在单面散热构造中,也能够应用上述的第1~第7实施方式所示的构成。
作为金属部件,表示了散热片15的例子,并表示了第1半导体晶片13以及第2半导体晶片14分别在两面具有电极13a、13b、14a、14b的例子。然而,金属部件并不限定于散热片15。另外,只要第1半导体晶片在与金属部件的对置面具有第1金属层,第2半导体晶片在与金属部件的对置面具有第2金属层即可。即,第1金属层以及第2金属层并不限定于电极。也可以是散热用的金属层。而且,在金属部件与第1金属层通过第1焊料连接、金属部件与第2金属层通过第2焊料连接的构造中,只要第2焊料中的与第2金属层的至少外周端的一部分对应的厚度比第1焊料的最大厚度厚即可。
虽然表示了第1半导体晶片13由Si构成,第2半导体晶片14由SiC构成的例子,但并不限定于此。只要第2半导体晶片14使用杨氏模量比第1半导体晶片13大的半导体材料形成即可。

Claims (17)

1.一种半导体装置,具备:
金属部件(15);
第1半导体晶片(13),被配置在上述金属部件的一面(15a)上,在与上述金属部件的对置面上具有第1金属层(13a);
第2半导体晶片(14),使用杨氏模量比上述第1半导体晶片大的材料形成,并且,在上述一面上被配置在与上述第1半导体晶片不同的位置,在与上述金属部件对置的对置面上具有第2金属层(14a);
第1焊料(24),夹设在上述金属部件与上述第1半导体晶片的上述第1金属层之间,将上述金属部件与上述第1金属层连接;以及
第2焊料(25),夹设在上述金属部件与上述第2半导体晶片的上述第2金属层之间,将上述金属部件与上述第2金属层连接,
上述第1半导体晶片的发热量比上述第2半导体晶片的发热量大,其中,
上述第2焊料中的与上述第2金属层的至少外周端的一部分对应的厚度比上述第1焊料的最大厚度厚。
2.根据权利要求1所述的半导体装置,其中,
在上述第2金属层的整体中,上述第2焊料的厚度比上述第1焊料的最大厚度厚。
3.根据权利要求1所述的半导体装置,其中,
在上述第2金属层的外周端的整周,上述第2焊料的厚度比上述第1焊料的最大厚度厚。
4.根据权利要求1所述的半导体装置,其中,
上述第2金属层的平面形状呈多边形状,
在上述第2金属层的角部,上述第2焊料的厚度比上述第1焊料的最大厚度厚。
5.根据权利要求1~4中任意一项所述的半导体装置,其中,
上述金属部件具有与上述第2金属层对应地在上述一面形成的凹部(15c),
由于上述凹部,上述第2焊料的厚度比上述第1焊料的最大厚度厚。
6.根据权利要求5所述的半导体装置,其中,
上述第2焊料的至少一部分被收纳在上述凹部内。
7.根据权利要求2所述的半导体装置,其中,
上述金属部件具有以在从与上述一面正交的方向进行投影观察时将上述第1金属层包覆于内的方式形成于上述一面的第1凸部(15d),
通过上述第1凸部,在上述第2金属层的整体中,上述第2焊料的厚度比上述第1焊料的最大厚度厚。
8.根据权利要求7所述的半导体装置,其中,
上述第1焊料设置在上述第1凸部上。
9.根据权利要求3所述的半导体装置,其中,
上述金属部件具有:以在从与上述一面正交的方向进行投影观察时将上述第1金属层包覆于内的方式,形成于上述一面的第1凸部(15d);以及平面形状与上述第2金属层呈相似形状,并且以在从与上述一面正交的方向进行投影观察时被上述第2金属层包覆于内的方式形成于上述一面的第2凸部(15e),
由于上述第1凸部以及第2凸部,在上述第2金属层的外周端的整周,上述第2焊料的厚度比上述第1焊料的最大厚度厚。
10.根据权利要求9所述的半导体装置,其中,
上述第1焊料设置在上述第1凸部上,
上述第2焊料中的与上述第2金属层的外周端的整周对应的部分设置在上述金属部件上,
上述第2焊料中的除了与上述第2金属层的外周端的整周对应的部分以外的部分设置在上述第2凸部上。
11.根据权利要求4所述的半导体装置,其中,
上述金属部件具有:以在从与上述一面正交的方向进行投影观察时将上述第1金属层包覆于内的方式,形成于上述一面的第1凸部(15d);以及在从与上述一面正交的方向进行投影观察时与除了上述角部以外的上述第2金属层的部分重叠的方式,形成于上述一面的第3凸部(15f),
由于上述第1凸部以及第3凸部,在上述第2金属层的角部,上述第2焊料的厚度比上述第1焊料的最大厚度厚。
12.根据权利要求11所述的半导体装置,其中,
上述第1焊料设置在上述第1凸部上,
上述第2焊料中的与上述第2金属层的角部对应的部分设置在上述金属部件上,
上述第2焊料中的除了与上述第2金属层的角部对应的部分以外的部分设置在上述第3凸部上。
13.根据权利要求1~4中任意一项所述的半导体装置,其中,
上述金属部件在上述一面具有对上述第2焊料的润湿扩展进行抑制的抑制部(32),
由于上述抑制部,上述第2焊料的厚度比上述第1焊料的最大厚度厚。
14.根据权利要求13所述的半导体装置,其中,
上述第2焊料被上述抑制部拦住。
15.根据权利要求1~14中任意一项所述的半导体装置,其中,上述第1半导体晶片的上述第1金属层经由上述第1焊料而与上述金属部件电连接,且上述第2半导体晶片的上述第2金属层经由上述第2焊料而与上述金属部件电连接,上述半导体装置还具备:
散热片(16),在该散热片(16)与上述金属部件的上述一面之间配置上述第1半导体晶片以及上述第2半导体晶片;
第1终端(17),夹设在上述散热片与上述第1半导体晶片之间,对上述第1半导体晶片与上述散热片进行电中继;以及
第2终端(18),夹设在上述散热片与上述第2半导体晶片之间,对上述第2半导体晶片与上述散热片进行电中继。
16.根据权利要求2所述的半导体装置,其中,上述第1半导体晶片的上述第1金属层经由上述第1焊料而与上述金属部件电连接,且上述第2半导体晶片的上述第2金属层经由上述第2焊料而与上述金属部件电连接,上述半导体装置还具备:
散热片(16),在该散热片(16)与上述金属部件的上述一面之间配置上述第1半导体晶片以及上述第2半导体晶片;
第1终端(17),夹设在上述散热片与上述第1半导体晶片之间,对上述第1半导体晶片与上述散热片进行电中继;以及
第2终端(18),夹设在上述散热片与上述第2半导体晶片之间,对上述第2半导体晶片与上述散热片进行电中继,
通过使上述第2终端的厚度比上述第1终端薄,从而在上述第2金属层的整体中,上述第2焊料的厚度比上述第1焊料的最大厚度厚。
17.根据权利要求1~16中任意一项所述的半导体装置,其中,
上述第1半导体晶片由硅形成,
上述第2半导体晶片由碳化硅形成。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019016705A (ja) * 2017-07-07 2019-01-31 新光電気工業株式会社 電子部品装置及びその製造方法
CN111599781A (zh) * 2019-02-20 2020-08-28 丰田自动车株式会社 半导体装置
CN112753101A (zh) * 2018-10-15 2021-05-04 株式会社电装 半导体装置

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6269573B2 (ja) * 2015-05-18 2018-01-31 株式会社デンソー 半導体装置
JP6772768B2 (ja) * 2016-11-09 2020-10-21 株式会社デンソー 半導体装置
JP7030846B2 (ja) * 2017-02-01 2022-03-07 ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト 短絡故障モードを有するパワー半導体モジュール
KR102153159B1 (ko) * 2017-06-12 2020-09-08 매그나칩 반도체 유한회사 전력 반도체의 멀티칩 패키지
JP6834815B2 (ja) * 2017-07-06 2021-02-24 株式会社デンソー 半導体モジュール
JP7043225B2 (ja) * 2017-11-08 2022-03-29 株式会社東芝 半導体装置
JP2020064908A (ja) * 2018-10-15 2020-04-23 株式会社デンソー 半導体装置
JP7230419B2 (ja) 2018-10-16 2023-03-01 富士電機株式会社 半導体装置、半導体装置の製造方法
JP7120083B2 (ja) * 2019-03-06 2022-08-17 株式会社デンソー 半導体装置
JP2020170827A (ja) * 2019-04-05 2020-10-15 株式会社デンソー 半導体装置
JP7147668B2 (ja) * 2019-04-05 2022-10-05 株式会社デンソー 半導体装置
CN117410264B (zh) * 2023-12-15 2024-03-19 北京七星华创微电子有限责任公司 一种倒装芯片封装结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1649098A (zh) * 2004-01-30 2005-08-03 株式会社电装 半导体器件
CN102893389A (zh) * 2010-05-12 2013-01-23 丰田自动车株式会社 半导体装置
JP2013089763A (ja) * 2011-10-18 2013-05-13 Fuji Electric Co Ltd パワー半導体装置およびその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06268120A (ja) 1993-03-16 1994-09-22 Hitachi Ltd パワースイッチングモジュールのヒートシンク
JP3450167B2 (ja) 1997-11-19 2003-09-22 京セラ株式会社 半導体素子収納用パッケージ
KR100652549B1 (ko) * 2005-07-11 2006-12-01 삼성전기주식회사 다각형, 라운드 및 원형 플립칩 볼 그리드 어레이 기판
JP2013123016A (ja) * 2011-12-12 2013-06-20 Denso Corp 半導体装置
JP5800716B2 (ja) 2012-01-05 2015-10-28 三菱電機株式会社 電力用半導体装置
US9659881B2 (en) * 2014-09-19 2017-05-23 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure including a substrate and a semiconductor chip with matching coefficients of thermal expansion
WO2016098431A1 (ja) * 2014-12-18 2016-06-23 三菱電機株式会社 絶縁回路基板、パワーモジュールおよびパワーユニット
JP6269573B2 (ja) * 2015-05-18 2018-01-31 株式会社デンソー 半導体装置
JP6750263B2 (ja) * 2016-03-18 2020-09-02 富士電機株式会社 電力用半導体モジュール

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1649098A (zh) * 2004-01-30 2005-08-03 株式会社电装 半导体器件
CN102893389A (zh) * 2010-05-12 2013-01-23 丰田自动车株式会社 半导体装置
JP2013089763A (ja) * 2011-10-18 2013-05-13 Fuji Electric Co Ltd パワー半導体装置およびその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019016705A (ja) * 2017-07-07 2019-01-31 新光電気工業株式会社 電子部品装置及びその製造方法
CN112753101A (zh) * 2018-10-15 2021-05-04 株式会社电装 半导体装置
CN112753101B (zh) * 2018-10-15 2023-12-08 株式会社电装 半导体装置
CN111599781A (zh) * 2019-02-20 2020-08-28 丰田自动车株式会社 半导体装置

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