CN106298474A - 在硅衬底上生长iii‑v族化合物层的方法 - Google Patents

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Abstract

本发明涉及一种半导体器件，包括：硅衬底；氮化铝缓冲层，位于所述硅衬底上；复合缓冲层，位于所述氮化铝缓冲层上，所述复合缓冲层包括多个氮化铝镓子层，其中，每一个氮化铝镓子层都包含AlxGa1‑xN，其中具有0和1之间的对应x值，并且其中，给定氮化铝镓子层的x不大于设置在所述给定氮化铝镓子层和所述氮化铝缓冲层之间的其他氮化铝镓子层的x，其中，最靠近所述氮化铝缓冲层的所述复合缓冲层的氮化铝镓子层的厚度小于复合缓冲层的其余氮化铝镓子层的厚度；以及第一III‑V族化合物块层，位于所述复合缓冲层上方。

Description

在硅衬底上生长III-V族化合物层的方法
本申请是分案申请，其原案申请的申请号为201310037713.0，申请日为2013年1月30日，发明名称为“在硅衬底上生长高品质III-V族化合物层的方法”。
技术领域
本发明大体上涉及半导体制造，更具体而言，涉及在硅衬底上方生长III-V族化合物层。
背景技术
近年来，半导体集成电路(IC)产业经历了快速增长。IC材料和设计方面的技术进步产生了用于不同用途的各种类型的IC。一些类型的IC的制造可能需要在衬底上形成III-V族化合物层，例如，在衬底上形成氮化镓层。这些类型的IC器件可以包括，例如，发光二极管(LED)器件、射频(RF)器件、高电子迁移率晶体管(HEMT)器件和高功率半导体器件。
在传统工艺中，制造商通常是在蓝宝石衬底上形成III-V族化合物层。然而，蓝宝石衬底价格昂贵。因此，有些制造商一直在尝试在较为便宜的硅衬底上形成III-V族化合层。然而，由于III-V族化合物层与硅衬底之间的晶格常数失配，现有的在硅衬底上形成III-V族化合物层的方法可能会造成晶圆缺陷(例如，碎裂缺陷)或产生低质量的III-V族化合物层。
因此，虽然现有的在硅衬底上形成III-V族化合层的方法通常已足以满足它们的预期目的，但是从各个方面来看，尚不是完全令人满意的。因此，需要继续寻找一种在硅层上生长高品质、且无缺陷(诸如，碎裂)的III-V族化合物层的方法。
发明内容
为了解决上述技术问题，一方面，本发明提供了一种装置，包括：半导体结构，所述半导体结构包括：硅衬底；第一缓冲层，设置在所述硅衬底上方，其中，所述第一缓冲层包含III-V族化合物，所述III-V族化合物包括第一III族元素和V族元素；第二缓冲层，设置在所述第一缓冲层上方，其中，所述第二缓冲层包括多个子层，每一个子层都包含所述第一III族元素、所述V族元素和第二III族元素，并且其中，对于每个子层来说，与所述第一缓冲层相距得越远，所述第一III族元素的含量就越低；以及III-V族化合物块层，设置在所述第二缓冲层上方。
在所述的装置中，所述第一III族元素是铝，并且每一个子层都具有不同于其他子层的固定铝含量。
在所述的装置中，所述第一缓冲层包含氮化铝(AlN)；所述第二缓冲层的每一个子层都包含氮化铝镓(AlxGa1-xN)，其中0<x<1；以及所述III-V族化合物块层包含氮化镓(GaN)。
在所述的装置中，所述III-V族化合物块层是第一III-V族化合物块层，并且所述半导体结构进一步包括：第三缓冲层，设置在所述第一III-V族化合物块层上方；以及第二III-V族化合物块层，设置在所述第三缓冲层上方。
在所述的装置中，所述第三缓冲层包含AlN或AlxGa1-xN/GaN；以及所述第一III-V族化合物块层和所述第二III-V族化合物块层的每一个都包含GaN。
在所述的装置中，与所述第一III-V族化合物块层相比，所述第二III-V族化合物块层基本上更厚并且具有品质更好的晶体结构。
在所述的装置中，所述第一缓冲层的厚度小于约100纳米(nm)；所述第二缓冲层的每一个子层的厚度都小于约150nm；所述第一III-V族化合物层的厚度处于约0.2微米到约0.5微米的范围内；所述第三缓冲层的厚度小于约100nm；以及所述第二III-V族化合物层的厚度大于约1.5微米。
在所述的装置中，最靠近所述第一缓冲层设置的子层的厚度小于约100nm，而其余各个子层的厚度都大于约100nm但小于约150nm。
在所述的装置中，所述半导体结构是发光二极管(LED)、射频(RF)器件、高电子迁移率晶体管(HEMT)器件或高功率半导体器件的一部分。
在所述的装置中，所述装置进一步包括在其中应用LED的发光模块。
另一方面，本发明提供了一种半导体器件，包括：硅衬底；氮化铝(ALN)缓冲层，位于所述硅衬底上；复合缓冲层，位于所述AlN缓冲层上，所述复合缓冲层包括多个氮化铝镓(AlxGa1-xN)子层，其中，每一个子层都具有0和1之间的对应x值，并且其中，给定子层的x不大于设置在所述给定子层和所述AlN缓冲层之间的其他子层的x；以及第一III-V族块层，位于所述复合缓冲层上方。
所述的半导体器件进一步包括：插入层，设置在所述第一III-V族块层上；以及第二III-V族块层，位于所述插入层上。
在所述的半导体器件中，所述第一III-V族块层和所述第二III-V族块层都包含氮化镓(GaN)；以及所述插入层包含AlN或AlxGa1-xN/GaN。
在所述的半导体器件中，所述第一III-V族块层的厚度处于约0.2微米到约0.5微米的范围内；所述插入层的厚度小于约100纳米；以及所述第一III-V族块层的厚度大于约1.5微米。
在所述的半导体器件中，所述AlN缓冲层的厚度小于约100纳米(nm)；最靠近所述AlN缓冲层的子层的厚度小于约100nm；以及其余子层的厚度都处于约100nm到约150nm的范围内。
又一方面，本发明提供了一种制造半导体器件的方法，包括：清洁硅晶圆；在所述硅晶圆上外延生长第一缓冲层，所述第一缓冲层包含氮化铝(AlN)材料；在所述第一个缓冲层上外延生长第二缓冲层，所述第二缓冲层包括多个氮化铝镓(AlxGa1-xN)子层，其中，每一个子层都具有0和1之间的对应x值，并且每一个子层的x值都是其在所述第二缓冲层内的位置的函数；在所述第二缓冲层上方外延生长第一氮化镓(GaN)层；在所述第一GaN层上方外延生长第三缓冲层；以及在所述第三缓冲层上方外延生长第二GaN层。
在所述的方法中，更靠近所述第一缓冲层的子层的x值大于或等于与所述第一缓冲层相距更远的子层的x值。
在所述的方法中，清洁所述硅晶圆包括将所述硅晶圆在硫酸和过氧化氢的混合物中煮沸，然后将所述硅晶圆浸泡在氢氟酸中；以及所有的外延生长步骤都使用同一外延生长工艺室来进行。
在所述的方法中，所述第一缓冲层的厚度小于约100纳米(nm)；最靠近所述第一缓冲层形成的子层的厚度小于约100nm；其余各个子层的厚度处于约100nm到约150nm之间的范围内；所述第一GaN层的厚度处于约0.2微米到约0.5微米的范围内；所述第三缓冲层的厚度小于约100nm；以及所述第二GaN层的厚度大于约1.5微米。
所述的方法进一步包括：使用所述第二GaN层制造电子器件，其中，所述电子器件包括发光二极管(LED)、射频(RF)器件、高电子迁移率晶体管(HEMT)器件和高功率半导体器件中的一种。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各方面。应该强调的是，根据工业中的标准实践，对各种部件没有被按比例绘制。实际上，为了清楚论述起见，各种部件的尺寸可以被任意增大或减小。
图1是示出了根据本发明各个方面的一种生长III-V族化合物层的方法的流程图。
图2-图5是根据本发明各个方面的在各个制造阶段的晶圆的示意性局部截面侧视图。
图6是根据本发明各个方面的示例LED发光装置的示意性局部截面侧视图。
图7是根据本发明各个方面的包括图6的LED发光装置的发光模块的示意图。
具体实施方式
应当了解为了实施本发明各个实施例的不同部件，以下公开内容提供了许多不同的实施例或实例。在下面描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不打算用于限定。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括其中第一和第二部件以直接接触形成的实施例，并且也可以包括其中可以在第一和第二部件之间形成额外的部件，使得第一和第二部件不直接接触的实施例。此外，术语“顶部”、“底部”、“在…下方”、“在…上方”等是用于简便的目的，并不意味着将实施例的范围限制为任何特定方向。为了简明和清楚，可以任意地以不同的比例绘制各个部件。另外，本发明可以在各个实例中重复附图标号和/或字母。这种重复只是为了简明和清楚的目的且其本身并不一定指定所论述的各个实施例和/或结构之间的关系。
随着半导体制造技术的不断进步，III-V族化合物材料已经用于生产各种器件，诸如，发光二极管(LED)器件、射频(RF)器件、高电子迁移率晶体管(HEMT)器件和高功率半导体器件。III-V族化合物材料包括含有一个来自周期表中“III”族(group或family)的元素和另一个来自周期表中V族的元素的化合物。例如，III族元素可以包括硼、铝、镓、铟和钛，V族元素可以包括氮、磷、砷、锑和铋。
在传统工艺中，通常是在蓝宝石衬底上生长III-V族化合物材料。然而，蓝宝石衬底价格昂贵。相比之下，硅衬底比较便宜，而且多年来一直用作在其上形成半导体器件的衬底。因此，期望使用硅衬底作为生长III-V族化合物材料的衬底。不幸的是，在III-V族化合物材料和硅衬底之间存在明显的晶格失配。至少部分是由于晶格失配，导致硅衬底和在其上形成的III-V族化合物层之间产生应力或应变。这种应力或应变可以导致在制造过程中III-V族化合物层生长困难和/或碎裂。现有的一些方法试图解决这些问题，但是不能充分防止缺陷(诸如，碎裂)，和/或可能导致在硅衬底上生长的III-V族化合物材料的品质降低。
根据本发明的各个方面，以下将描述一种在硅衬底上形成III-V族化合物层且大大减少缺陷的方法。
图1示出了根据本发明各个方面的用于制造半导体器件的方法20的流程图。参照图1，方法20从框22开始，其中，在硅晶圆上形成第一缓冲层。该第一缓冲层包含氮化铝(AlN)材料。方法20继续进行到框24，其中，在第一缓冲层上形成第二缓冲层。该第二缓冲层包括多个氮化铝镓(AlxGa1-xN)子层。每一个子层都具有0和1之间的对应x值。每一个子层的x值都是它在第二缓冲层内的位置的函数。方法20继续进行到框26，其中，在第二缓冲层上方形成第一氮化镓(GaN)层。方法20继续进行到框28，其中，在第一GaN层上方形成第三缓冲层。方法20继续进行到框30，其中，在第三缓冲层上方形成第二GaN层。
图2至图5是在各个制造阶段的半导体晶圆的一部分的示意性局部截面侧视图。应该理解，为了更好地理解本发明的发明构思，已将图2至图5简化。因此，应该理解，可以在图2-图5所示的方法之前、期间和之后提供额外的工艺，并且其他一些工艺在此处仅作简述。
参照图2，提供了硅晶圆40。硅晶圆40也可以被称为硅衬底40。硅晶圆40具有厚度45。在一些实施例中，厚度45处于约280微米(μm)到约1200μm的范围内。在一些实施例中，厚度45处于约500μm到约1000μm的范围内。在一些实施例中，硅晶圆40的表面可以是硅(111)表面。硅(111)表面通过沿着根据米勒指数限定的(111)晶面裂开或者切割得到。在某些实施例中，选择具有硅(111)表面的硅晶圆40，因为硅(111)表面与将在该硅(111)表面上形成的缓冲层具有相对较小的失配。如果使用不同的硅表面诸如硅(100)表面，硅(100)表面和缓冲层之间的失配将会更大，并因此会造成更多的制造困难。
在硅晶圆40上进行任何外延生长工艺之前，对硅晶圆40实施清洁工艺50。清洁工艺50可以包括两个步骤。首先，将硅晶圆40置于第一化学溶液中煮沸。在一些实施例中，该第一化学溶液可以是含有硫酸(H2SO4)和过氧化氢(H2O2)的混合物，其中，H2SO4:H2O2的混合比是约3:1。可以将硅晶圆40煮沸约10分钟到约20分钟的时间。清洁工艺50的这个步骤从硅晶圆40的表面去除污染物，并且在晶圆表面上形成薄的保护性氧化物层。接着，可以将该硅晶圆40浸渍在第二化学溶液中，以去除在硅晶圆40的表面上形成的任何自然氧化物层(native oxide)。第二步还针对晶圆形成氢钝化物。在一些实施例中，第二化学溶液含有氢氟酸(HF)和水的混合物，其中HF和水的混合比是约1:10。浸渍持续时间为约10秒到约20秒。在下面所论述的外延生长步骤之前，当将硅晶圆40在氢氛围下加热时，去除氢钝化物。
在实施清洁工艺50之后，将硅晶圆40装载到生长室中(例如，金属氧化物化学汽相沉积(MOCVD)室)，然后加热至高温。在一些实施例中，高温处于约900摄氏度到约1150摄氏度的范围内。在某些实施例中，使用充满氢气(H2)的生长室来实施该加热工艺，持续约5分钟到约10分钟的时间。如上所述，结果可以去除表面钝化层(例如，氢钝化物)。
现在参照图3，在硅晶圆40上形成缓冲层70。在一些实施例中，缓冲层70包括氮化铝(AlN)材料。缓冲层70具有厚度80。在一些实施例中，厚度80小于约100纳米(nm)，例如，处于约50nm到约100nm的范围内。在一些实施例中，缓冲层70通过MOCVD工艺形成，并且可以在上述的同一MOCVD室中实施该工艺。在一些实施例中，MOCVD工艺在约800摄氏度到约1200摄氏度的温度范围内实施，并且该工艺持续时间处于约0.5小时到约3小时的范围内。
现在参照图4，在缓冲层70上形成缓冲层100。根据本发明的各个方面，缓冲层100具有阶梯式分级(step-graded)的铝组成。更具体地，在一些实施例中，缓冲层100包括多个子层，其中，此处作为实例示出子层110、120、130、140和150。子层110-150的每一个都包含氮化铝镓(AlGaN)材料。在所有子层110-150中最靠近缓冲层70的子层110具有最大的铝含量或浓度(虽然子层110的铝含量仍低于缓冲层70的铝含量)。对于每一个子层，距离缓冲层70越远，铝含量就越低。换句话说，每一个子层的铝含量都低于位于其下的子层的铝含量。
在一些实施例中，将缓冲层70的铝含量定义为1；子层110的铝含量处于约0.7到约0.8的范围内；子层120的铝含量处于约0.5到约0.6的范围内；子层130的铝含量处于约0.38到约0.48的范围内；子层140的铝含量处于约0.29到约0.39的范围内；以及子层150的铝含量处于约0.13到约0.23的范围内。
或者说，子层110-150的每一个都包含AlxGa1-xN，其中“x”表示子层110-150每一个的铝含量，并且其中，x大于或等于约0且小于或等于约1。因此，可以将缓冲层70视为具有的“x”值为1，因为它不含镓，而子层110-150的x值的范围分别在约0.7-0.8、0.5-0.6、0.38-0.48、0.29-0.39和0.13-0.23之间。
根据子层110-150的铝含量的阶梯式降低使缓冲层100成为硅晶圆40(或缓冲层70)和将在缓冲层100上方形成的III-V族化合物层(例如，在图5中示出并在下面论述)之间的良好的晶格缓冲层。由于硅材料和III-V族化合物材料(诸如氮化镓)之间的晶格失配较大，所以直接在硅晶圆上生长III-V族化合物层是不切实际的。缓冲层70包含铝和氮化物，并与硅(与氮化镓相比)具有较小的热膨胀系数失配和较好的润湿性(晶格常数：热膨胀系数：GaN＝5.59x10-6K-1，AlN＝4.15x10-6K-1，Si＝2.6x10-6K-1)，达到可以直接在硅晶圆40上生长缓冲层70的程度。然而，即使缓冲层70包含氮化物(正如此处所讨论的实施例中的III-V族化合物层一样)，缓冲层70和III-V族化合物层之间的晶格失配、热膨胀系数失配以及润湿性仍然明显。正因为如此，直接在缓冲层70上外延生长III-V族化合物层可能仍然比较困难和/或导致低生长品质。
缓冲层100用作缓冲层70和III-V族化合物层之间的另一晶格缓冲层。由于缓冲层100的子层110-150的每一个都包含铝和镓，所以子层110-150的晶格常数介于缓冲层70(其包含铝)的晶格常数和III-V族化合物层(其在本文所讨论的实施例中包含镓)的晶格常数之间。
此外，每一个子层的呈阶梯式分级特征的铝含量作为其相对位置的函数，意味着每一个子层与其上面和下面的层之间具有相对较小的晶格失配。例如，缓冲层70的铝含量为约1，而子层110的铝含量为约0.7-0.8。由于它们各自的铝含量的差异相对较小，因此，缓冲层70和子层110之间的晶格常数失配并不明显。作为另一个实例，子层140的铝含量为约0.29-0.39，而子层150的铝含量为约0.13-0.23。由于它们各自的铝含量的差异相对较小，因此，子层140和150之间的晶格常数失配也较小。实际上，子层110-150的阶梯式分级的铝含量可以使晶格常数“更平滑”地过渡，从而不会使层或子层和另一个具有显著不同的晶格常数的的层相接触。
在一些实施例中，子层110-150的每一个都使用外延生长工艺形成，外延生长工艺在MOCVD室(例如，与用于生长缓冲层70的相同室)中进行。如需简化工艺，用于生长缓冲层100的子层110-150的外延生长工艺全都可以在基本上相似的温度下进行。在一些实施例中，用于生长子层110-150的外延工艺温度处于约800摄氏度到约1200摄氏度的范围内。
可以通过向外延生长工艺室中小心地释放预定摩尔数的铝来控制铝含量。因此，当每一个子层正在生长时，铝的摩尔数保持恒定，从而确保每一个给定的子层都具有固定的铝含量。当生长新的子层时，仅需改变释放到外延生长工艺室中的铝的摩尔数。根据本发明的各个方面，每当要形成一个新的子层时，释放到室中的铝的摩尔数就会减少。
形成子层110、120、130、140和150，使其分别具有预定水平的厚度115、125、135、145和155。根据一些实施例，底部子层110(最靠近缓冲层70)具有最小的厚度115，其为小于约100nm。这是因为在缓冲层100的所有子层中，子层110具有最高的铝含量。如果子层110形成得太厚，高铝含量可能会导致出现碎裂和高缺陷密度的问题。厚度125、135、145和155都大于厚度115。根据一些实施例，厚度125、135、145和155大于约100nm但小于约150nm。由于它们各自的子层的铝含量都较小，所以厚度125-155可以较厚(例如，大于厚度115)。然而，厚度125-155不能太厚，因为这样会造成过多的应力。此外，厚度超过约155nm可能会导致晶体品质较差。
虽然此处所讨论的实施例涉及对缓冲层100形成五个子层110-150，但是在可选实施例中，可以使用任何其他数量的多个子层来形成缓冲层100。例如，一个实施例可以涉及形成四个AlGaN子层，而其他实施例可以涉及形成十个AlGaN子层。在某些可选实施例中，缓冲层100实际上可以只包括一个AlGaN层。该AlGaN层可以具有介于约0.65到约0.85之间的铝含量以及处于约50nm到约100nm范围内的厚度。另外，缓冲层100的材料组成并不一定限于AlGaN。在其他各个实施例中，可以使用其他合适的化合物，以减少硅晶圆和将在其上形成的III-V族化合物层之间的晶格失配。
在一些实施例中，在形成缓冲层100的最后一个(即，最上层)子层150之后，关闭铝源，但是残留在管道中的任何剩余量的铝仍然可以渗透到外延生长室中，从而形成一个非常薄的AlGaN缓冲层160。在一些实施例中，该薄AlGaN缓冲层160小于约20nm，并且具有小于约0.05的铝含量。由于铝含量低，AlGaN缓冲层160对晶格常数失配提供了进一步的缓冲。AlGaN缓冲层160也可以被视为缓冲层100的一部分。
现在参照图5，在缓冲层100上方(或者在形成AlGaN缓冲层160的实施例中在AlGaN缓冲层160上方)形成III-V族化合物层200(也被称为III-V族化合物块层)。III-V族化合物层200通过外延生长工艺形成，可以使用与用于生长缓冲层100相同的外延生长室来实施该外延生长工艺。外延生长工艺温度可以处于约1000摄氏度到约1200摄氏度的范围内。在一些实施例中，III-V族化合物层200包括氮化镓材料。如上所述，由于缓冲层100具有阶梯式分级的铝含量模式，与III-V族化合物层200相接触的层(无论是子层150还是AlGaN缓冲层160)和III-V族化合物层200之间将具有相对较小的晶格常数失配。正因为如此，III-V族化合物层200可以容易地生长，并且具有高品质(例如，更高品质的晶体结构)。
III-V族化合物层200具有厚度205。由于应力相关原因，同时因为III-V族化合物层200是生长的第一III-V族化合物层，所以其最好不要太厚。在一些实施例中，厚度205处于约0.2μm到约0.5μm的范围内。如下面所论述的，在III-V族化合物层200上方生长另一较厚的III-V族化合物层。
在生长其他III-V族化合物层之前，在III-V族化合物层200上形成应力缓冲层210。应力缓冲层210也通过外延生长工艺形成，可以在小于或等于约1200摄氏度的工艺温度下实施该外延生长工艺。在一些实施例中，应力缓冲层210包含AlN并具有厚度215，该厚度215处于约5nm到约20nm的范围内。在其他实施例中，应力缓冲层210包含AlxGa1-xN/GaN超晶格(SL)材料并具有小于约100nm的厚度215。
然后，在应力缓冲层210上形成较厚的III-V族化合物层220(也被称为III-V族化合物块层)。该III-V族化合物层220通过外延生长工艺形成，可以使用与用于生长以上所论述的先前层相同的外延生长室来实施该外延生长工艺。外延生长工艺温度可以低于约1200摄氏度。在一些实施例中，III-V族化合物层200包括氮化镓材料。III-V族化合物层220具有厚度225。在一些实施例中，厚度225大于约1.5μm。至少部分是由于已经在硅晶圆40上生长例如中间III-V族化合物层200，可以生长具有更高品质(例如，比层200更高的晶体结构品质)的III-V族化合物层220，这是因为其生长在具有相同的物质组成和晶格结构的III-V化合物层200上方。因为应力缓冲层210有助于缓解应力，所以III-V族化合物层220也可以生长得相当厚。
可以使用III-V族化合物层220制造各种微电子器件。例如，制造LED器件通常使用III-V族化合物层。参照图6，根据本发明的一些实施例示出了基于LED的发光装置250的一部分的示意性局部截面侧视图。该发光装置250包括多个作为光源的LED管芯300。
每一个LED管芯300都包括两个具有不同导电类型的掺杂半导体层。根据本发明的各个方面，这些掺杂半导体层可以是如上所论述的III-V族化合物层220，或可以使用与上面所论述的类似的工艺形成。每一个LED管芯300还包括设置在这些III-V族化合物层之间的多量子阱(MQW)层。MQW层包括活性材料诸如氮化镓和氮化铟镓(InGaN)的交替(或周期)层。例如，MQW层可以包括若干氮化镓层和氮化铟镓层，其中，氮化镓层和氮化铟镓层以交替或周期性方式形成。在一些实施例中，MQW层包括10个氮化镓层和10个氮化铟镓层，其中，在一个氮化镓层上形成一个氮化铟镓层，而在该氮化铟镓层上形成另一个氮化镓层，依此类推。发光效率取决于交替层的层数量和厚度。
当将电压(或电荷)施加到LED的掺杂层时，MQW层发出辐射，诸如光。MQW层发出的光的颜色对应于辐射的波长。辐射可以是诸如蓝光的可见光，或者是诸如紫外线(UV)光的不可见光。光的波长(因而也是光的颜色)可以通过改变制成MQW层的材料的组成和结构进行调整。
应该理解，每一个LED芯片还可以包括预应变层和电子阻挡层。预应变层可以是掺杂的，并且可以用于在MQW层中释放应力和减少量子限制斯塔克效应(QCSE)——根据量子阱的光吸收光谱描述外部电场的效应。电子阻挡层可以包括掺杂氮化铝镓(AlGaN)材料，其中掺杂物可以包括镁。电子阻挡层有助于将电子-空穴载流子复合限制到MQW层内，这可以提高MQW层的量子效率，并且减少不期望的带宽中的辐射。
在一些实施例中，在每一个LED管芯300上涂覆有荧光粉层。荧光粉层可以包括磷光材料和/或荧光材料。可以在LED管芯300的表面上以浓粘性流体介质(例如，液体胶)涂覆荧光粉层。当粘性液体凝固或固化后，荧光粉材料成为LED封装件的一部分。在实际的LED应用中，荧光粉层可以用于转换LED管芯300发出的光的颜色。例如，荧光粉层可以将LED管芯300发出的蓝光转换成不同波长的光。通过改变荧光粉层的材料组成，可以获得LED管芯300发出的所需光颜色。
在衬底320上安装LED管芯300。在一些实施例中，衬底320包括金属芯印刷电路板(MCPCB)。MCPCB包括可以由铝(或其合金)制成的金属基底。MCPCB还包括设置在金属基底上的导热电绝缘介电层。MCPCB还可以包括设置在该介电层上的由铜制成的薄金属层。在可选实施例中，衬底320可以包括其他合适的导热结构。衬底320可以包含或可以不包含有源电路，并且也可以用于建立互连。
发光装置250包括扩散器盖(diffuser cap)350。扩散器盖350为其下方的LED管芯300提供覆盖。换种说法，LED管芯300被扩散器盖350和衬底320共同封装起来。在一些实施例中，扩散器盖350具有弯曲的表面或轮廓。在一些实施例中，弯曲的表面可以基本上遵循半圆形的轮廓，从而使由LED管芯300发出的每束光可以以基本上为直角的入射角(例如，90度左右)到达扩散器盖350的表面。扩散器盖350的弯曲形状有助于减少LED管芯300发出的光的全内反射(TIR)。
扩散器盖350可以具有纹理表面。例如，可以将纹理表面粗糙化，或者纹理表面可以包含多个小图案，诸如，多边形或圆形。这种纹理表面有助于散射由LED管芯300发出的光，从而使光分布得更均匀。在一些实施例中，扩散器盖350涂有包含扩散粒子的扩散层。
在一些实施例中，LED管芯300和扩散器盖350之间的空间360充满空气。在其他实施例中，空间360可以充满光学级基于硅酮的粘着材料，其也被称为光学凝胶。在该实施例中，可以将荧光粉颗粒混合在光学凝胶内，以进一步漫射由LED管芯300发出的光。
虽然所示实施例示出了被封装在单个扩散器盖350内的所有LED管芯300，但是可以理解，在其他实施例中可以使用多个扩散器盖。例如，每一个LED管芯300都可以被封装在多个扩散器盖中的相应扩散器盖中。
发光装置250包括反射结构370。可以将反射结构370安装在衬底320上。在一些实施例中，反射结构的形状像杯子，因此，其也可以被称为反射杯。在俯视图中反射结构以360度环绕或围绕LED管芯300和扩散器盖350。在俯视图中，反射结构370可以具有圆形轮廓、蜂窝状六边形轮廓或环绕扩散器盖350的其他合适的多孔形轮廓。在一些实施例中，LED管芯300和扩散器盖350位于反射结构370的底部附近。或者说，反射结构370的顶部或上部开口位于LED管芯300和扩散器盖350上或上方。
反射结构370可通过操作来反射离开扩散器盖350传播的光线。在一些实施例中，反射结构370的内表面涂有反射膜，诸如，铝、银或它们的合金。应该理解，在一些实施例中，反射结构370的侧壁表面可以以与扩散器盖350的纹理表面类似的方式具有纹理。因此，反射结构370可通过操作以进一步散射由LED管芯300发出的光，这降低了发光装置250的刺眼的光输出，并且使人眼更容易接受光输出。在一些实施例中，反射结构370的侧壁具有倾斜或锥形轮廓。反射结构370的锥形轮廓增强了反射结构370的光反射效率。
发光装置250包括热耗散结构380，也称为散热器380。散热器380通过衬底320热连接到LED管芯300(其在工作过程中产生热量)。换句话说，散热器380连接到衬底320，或衬底320位于散热器380的表面上。散热器380被配置成便于向环境大气中散热。散热器380包含导热材料，诸如，金属材料。散热器380的形状和几何形状被设计成提供普通灯泡框架，同时将LED管芯300的热量传播或引导出去。为了增强热传递，散热器380可以具有从散热器380的主体向外伸出的多个鳍片390。鳍片390可以具有大量的暴露于环境大气的表面积，以促进热传递。
图7示出了包括上述发光装置250的一些实施例的发光模块400的简化示意图。发光模块400具有基底410、连接到基底410的主体420、以及连接到主体420的灯430。在一些实施例中，灯430是下照灯(或下照灯发光模块)。灯430包括上面参照图6所论述的发光装置250。灯430可通过操作以有效地投射光束440。另外，与传统的白炽灯相比，灯430可以提供更强的耐用性和更长的使用寿命。
当然，上述LED器件仅仅是可以怎样使用根据本发明的各个方面形成的III-V族化合物层的一个实例。作为其他的实例，III-V族化合物层可以用于制造射频(RF)器件、高电子迁移率晶体管(HEMT)器件、高功率半导体器件或其他合适的微电子器件。
根据本文所公开的实施例的生长III-V族化合物层提供了优于现有方法的优点。然而，应该理解，不是所有的优点都必然要在本文中进行论述，并且不同的实施例可以提供了其他优点，以及没有特定有点是所有的实施例都必需的。
一个优点是通过使用具有阶梯式分级的铝含量的缓冲层，使半导体结构在任何一点的晶格常数失配都不是太大。因此，可以在硅晶圆上生长III-V族化合物层。例如，在某些实施例中，缺陷密度可以降低至约10E8/平方厘米。由于阶梯式分级的缓冲层包括多个薄子层，缓冲层的总厚度可以足够大以充分释放硅晶圆和III-V族化合物层之间的应力。也可以生长厚(例如，>2μm)的III-V族化合物层。另一个优点是，上述各个层可以在同一外延室中进行生长，因此，降低了工艺的复杂性，并且节省了制造成本。
本发明的一种更广泛的形式涉及一种装置。该装置包括半导体结构，该半导体结构包括：硅衬底；设置在硅衬底上方的第一缓冲层，其中，该第一缓冲层包含III-V族化合物，该III-V族化合物包含一个第一III族元素和一个V族元素；设置在第一缓冲层上方的第二缓冲层，其中，该第二缓冲层包括多个子层，每一个子层都包含所述第一III族元素、所述V族元素和一个第二III族元素，并且其中，对于每个子层来说，与第一缓冲层相距越远，第一III族元素的含量就越低；以及设置在第二缓冲层上方的III-V族化合物块层。
在一些实施例中，第一III族元素是铝，并且其中，每一个子层都具有不同于其他子层的固定的铝含量。
在一些实施例中，第一缓冲层包含氮化铝(AlN)；第二缓冲层的每一个子层都包含氮化铝镓(AlxGa1-xN)，其中0<x<1；以及III-V族化合物块层包含氮化镓(GaN)。
在一些实施例中，III-V族化合物块层是第一III-V族化合物块层，并且其中，半导体结构进一步包括：设置在第一III-V族化合物块层上方的第三缓冲层；以及设置在第三缓冲层上方的第二III-V族化合物块层。
在一些实施例中，第三缓冲层包含AlN或AlxGa1-xN/GaN；并且第一III-V族化合物块层和第二III-V族化合物块层的每一个都包含GaN。
在一些实施例中，与第一III-V族化合物块层相比，第二III-V族化合物块层基本上更厚并且具有品质更好的晶体结构。
在一些实施例中，第一缓冲层的厚度小于约100纳米(nm)；第二缓冲层的每一个子层的厚度都小于约150nm；第一III-V族化合物层的厚度处于约0.2微米到约0.5微米的范围内；第三缓冲层的厚度小于约100nm；以及第二III-V族化合物层的厚度大于约1.5微米。
在一些实施例中，最靠近第一缓冲层设置的子层的厚度小于约100nm，而其余各个子层的厚度都大于约100nm但小于约150nm。
在一些实施例中，半导体结构是发光二极管(LED)、射频(RF)器件、高电子迁移率晶体管(HEMT)器件或高功率半导体器件的一部分。
在一些实施例中，该装置进一步包括在其中应用LED的发光模块。
本发明的另一种更广泛的形式涉及一种半导体器件。该半导体器件包括：硅衬底；位于硅衬底上的氮化铝(ALN)缓冲层；位于AlN缓冲层上的复合缓冲层，该复合缓冲层包括多个氮化铝镓(AlxGa1-xN)子层，其中每一个子层都具有0和1之间的对应x值，并且其中，给定子层的x不大于设置在给定子层和AlN缓冲层之间的其他子层的x；以及位于复合缓冲层上方的第一III-V族块层。
在一些实施例中，该半导体器件进一步包括：设置在第一III-V族块层上的插入层；以及位于该插入层上的第二III-V族块层。
在一些实施例中，第一III-V族块层和第二III-V族块层都包含氮化镓(GaN)；以及，插入层包含AlN或AlxGa1-xN/GaN。
在一些实施例中，第一III-V族块层的厚度处于约0.2微米到约0.5微米的范围内；插入层的厚度小于约100纳米；以及第一III-V族块层的厚度大于约1.5微米。
在一些实施例中，AlN缓冲层的厚度小于约100纳米(nm)；最靠近AlN缓冲层的子层的厚度小于约100nm；其余各个子层的厚度都处于约100nm到约150nm的范围内。
本发明的又一种更广泛的形式涉及一种制造半导体器件的方法。该方法包括：清洁硅晶圆；在硅晶圆上外延生长第一缓冲层，该第一缓冲层包含氮化铝(AlN)材料；在第一缓冲层上外延生长第二缓冲层，该第二缓冲层包括多个氮化铝镓(AlxGa1-xN)子层，其中，每一个子层都具有0和1之间的对应x值，并且其中，每一个子层的x值都是其在第二缓冲层内的位置的函数；在第二缓冲层上方外延生长第一氮化镓(GaN)层；在第一GaN层上方外延生长第三缓冲层；以及在第三缓冲层上方外延生长第二GaN层。
在一些实施例中，更靠近第一缓冲层的子层的x值大于或等于与第一缓冲层相距更远的子层的x值。
在一些实施例中，清洁硅晶圆包括将硅晶圆在硫酸和过氧化氢的混合物中煮沸，然后，将该硅晶圆浸泡在氢氟酸中；以及所有的外延生长步骤都在同一外延生长工艺室中来进行。
在一些实施例中，第一缓冲层的厚度小于约100纳米(nm)；最靠近第一缓冲层形成的子层的厚度小于约100nm；剩余的各个子层的厚度处于约100nm到约150nm之间的范围内；第一GaN层的厚度处于约0.2微米到约0.5微米的范围内；第三缓冲层的厚度小于约100nm；以及第二GaN层的厚度大于约1.5微米。
在一些实施例中，该方法进一步包括：使用第二GaN层制造电子器件，其中，该电子器件包括发光二极管(LED)、射频(RF)器件、高电子迁移率晶体管(HEMT)器件和高功率半导体器件中的一种。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解随后的详细描述。本领域普通技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域普通技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在其中可以进行多种变化、替换以及改变。

Claims (9)

1.一种半导体器件，包括：
硅衬底；
氮化铝缓冲层，位于所述硅衬底上；
复合缓冲层，位于所述氮化铝缓冲层上，所述复合缓冲层包括多个氮化铝镓子层，其中，每一个氮化铝镓子层都包含AlxGa1-xN，其中具有0和1之间的对应x值，并且其中，给定氮化铝镓子层的x不大于设置在所述给定氮化铝镓子层和所述氮化铝缓冲层之间的其他氮化铝镓子层的x，其中，最靠近所述氮化铝缓冲层的所述复合缓冲层的氮化铝镓子层的厚度小于复合缓冲层的其余氮化铝镓子层的厚度；以及
第一III-V族化合物块层，位于所述复合缓冲层上方。
2.根据权利要求1所述的半导体器件，进一步包括：
插入层，设置在所述第一III-V族化合物块层上；以及
第二III-V族化合物块层，位于所述插入层上。
3.根据权利要求2所述的半导体器件，其中：
所述第一III-V族化合物块层和所述第二化合物III-V族块层都包含氮化镓；以及
所述插入层包含氮化铝或氮化铝镓/氮化铝的超晶格。
4.根据权利要求1所述的半导体器件，其中所述第一III-V族化合物块层的厚度处于0.2微米到0.5微米的范围内。
5.根据权利要求2所述的半导体器件，其中，所述插入层的厚度小于100纳米。
6.根据权利要求2所述的半导体器件，其中，所述第二III-V族化合物块层的厚度大于1.5微米。
7.根据权利要求2所述的半导体器件，其中，与所述第一III-V族化合物块层相比，所述第二III-V族化合物块层更厚并且具有品质更好的晶体结构。
8.根据权利要求1所述的半导体器件，其中：
所述氮化铝缓冲层的厚度小于100纳米；
所述复合缓冲层的每一氮化铝镓个子层的厚度都大于100纳米且小于150纳米。
9.根据权利要求1所述的半导体器件包括发光二极管、射频器件、高电子迁移率晶体管器件或高功率半导体器件。
CN201610743770.4A 2012-02-17 2013-01-30 在硅衬底上生长iii‑v族化合物层的方法 Pending CN106298474A (zh)

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