CN106206940B - 电阻式随机存取存储器 - Google Patents

电阻式随机存取存储器 Download PDF

Info

Publication number
CN106206940B
CN106206940B CN201510534466.4A CN201510534466A CN106206940B CN 106206940 B CN106206940 B CN 106206940B CN 201510534466 A CN201510534466 A CN 201510534466A CN 106206940 B CN106206940 B CN 106206940B
Authority
CN
China
Prior art keywords
layer
random access
access memory
resistive random
variable resistance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510534466.4A
Other languages
English (en)
Other versions
CN106206940A (zh
Inventor
陈达
王炳琨
廖绍憬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Winbond Electronics Corp
Original Assignee
Winbond Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Winbond Electronics Corp filed Critical Winbond Electronics Corp
Publication of CN106206940A publication Critical patent/CN106206940A/zh
Application granted granted Critical
Publication of CN106206940B publication Critical patent/CN106206940B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/82—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays the switching components having a common active material layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/828—Current flow limiting means within the switching material region, e.g. constrictions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8418—Electrodes adapted for focusing electric field or current, e.g. tip-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels

Abstract

本发明提供一种电阻式随机存取存储器，包含基底、晶体管、下部电极、多个上部电极、可变电阻层以及限流层。晶体管设置在基底上。下部电极设置在基底上，且电性连接晶体管的一源极/漏极。多个上部电极设置在下部电极上。多个可变电阻层分别设置在下部电极及多个上部电极之间。多个限流层分别设置在可变电阻层及多个上部电极之间。通过并联多条导电丝状物在一个晶体管上的方式，改善其在高温环境下从电流判读0与1信号困难的问题，同时也能节省其所占基底面积。

Description

电阻式随机存取存储器
技术领域
本发明是有关于一种非易失性存储器，且特别是有关于一种电阻式随机存取存储器。
背景技术
电阻式随机存取存储器(英文：Resistive random access memory，简称：RRAM)属于非易失性存储器的一种。因电阻式随机存取存储器具有结构简单、操作电压低、操作时间快速、可多字节记忆、成本低、耐久性佳等优点，故目前被广泛地研究中。电阻式随机存取存储器常用的基本结构是以一个晶体管加上一个电阻(1T1R)或一个二极体加上一个电阻(1D1R)所组成。通过改变外加偏压的方式改变电阻的电阻值，使元件处于高电阻态(Highresistance state)或低电阻态(Low resistance state)，并借此判读数字信号的0或1。
然而，当电阻式随机存取存储器元件所在的环境温度越高，其高电阻态下的电阻值越低，且低电阻态下的电阻值越高，故将可能产生误判元件的数字信号的0或1的问题。因此克服电阻式随机存取存储器元件在高温下数字信号的判读困难问题成为现今电阻式随机存取存储器技术发展的重要课题。
发明内容
本发明提供一种电阻式随机存取存储器(即1TnR结构，n为大于1的整数)，能改善其在高温环境下从电流判读0与1信号困难的问题，同时也能节省其所占基底面积，提高元件集积度。
本发明的电阻式随机存取存储器，包含基底、晶体管、下部电极、多个上部电极、多个可变电阻层以及限流层(current limiting layer)。晶体管设置在基底上。下部电极设置在基底上，且电性连接晶体管的一源极/漏极。多个上部电极设置在下部电极上。多个可变电阻层分别设置在下部电极及多个上部电极之间。多个限流层分别设置在可变电阻层及多个上部电极之间。
在本发明的一实施例中，上述上部电极的个数为4以上。
在本发明的一实施例中，上述可变电阻层彼此相连成一体。
在本发明的一实施例中，上述电阻式随机存取存储器还包括多个绝缘层。多个绝缘层分别设置在可变电阻层及上部电极之间。各限流层分别包覆绝缘层的侧壁。
在本发明的一实施例中，上述电阻式随机存取存储器还包括多个绝缘层。绝缘层分别设置在限流层上。上部电极，分别设置在绝缘层上，并向下延伸包覆绝缘层的侧壁而与限流层直接电性连接。
在本发明的一实施例中，下部电极成环状。
在本发明的一实施例中，上述绝缘层的材质包括氧化硅。
在本发明的一实施例中，上述上部电极及上述下部电极的材料包括TiN或ITO。
在本发明的一实施例中，上述可变电阻层的材料包括Ta2O5或HfO2。
在本发明的一实施例中，上述限流层的材料包括TaO、TaO2、TaOx、TiOx、HfOx、ZrOx或AlOx，x代表经过调整的亚化学计量比例。
在本发明的一实施例中，上述上部电极的延伸方向与连接晶体管的栅极的字元线的延伸方向相互垂直或相互平行。
基于上述，本发明通过在晶体管的漏极区上并联连接多个丝状物(filament)结构的方式(即1TnR的结构，n为丝状物结构数量)，来解决在高温环境下不易判读数字信号0与1间差异的问题，同时达到节省基底的使用面积的效果。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A是依照本发明实施例1的电阻式随机存取存储器的上视示意图。
图1B是依照本发明实施例1的电阻式随机存取存储器的剖面示意图。
图1C是依照本发明另一实施例的电阻式随机存取存储器的上视示意图。
图2是依照本发明实施例2的电阻式随机存取存储器的剖面示意图。
图3A是依照本发明实施例3的电阻式随机存取存储器的上视示意图。
图3B是依照本发明实施例3的电阻式随机存取存储器的剖面示意图。
图4A是依照本发明实施例4的电阻式随机存取存储器的上视示意图。
图4B是依照本发明实施例4的电阻式随机存取存储器的剖面示意图
附图标记说明：
100、300、400：基底；
101、301、401：字符线；
102、302、402：晶体管；
121、321、421：源极区；
122、322、422：栅极；
123、323、423：栅介电层；
124、324、424：漏极区；
103、303、403：插塞；
104、304、404：下部电极；
105、105a、305、405：可变电阻层；
106、306、406：限流层；
107、307、407：上部电极；
307a、407a：第一部分；
307b、407b：第二部分；
407c：第三部分；
308、408：绝缘层；
109、309、409：层间绝缘层。
具体实施方式
在以下所描述的组态实例中，与上述构件具有相同组态或操作的构件及其类似物在图中由相同数字或类似数字表示，且简化或省略其描述。
[实施例1]
图1A是依照本发明实施例1的电阻式随机存取存储器的上视示意图。图1B是依照本发明实施例1的电阻式随机存取存储器剖面示意图，其中图1B为图1A中沿A-A′线的剖面图。图1C是依照本发明另一实施例的电阻式随机存取存储器的上视示意图。
请参照图1A及图1B，电阻式随机存取存储器包括晶体管102、下部电极104、可变电阻层105、限流层106以及上部电极107。
在本实施例以1T4R的结构作为举例说明，实际上本发明并不限定于1T4R结构。
晶体管102设置在基底100上。基底100例如是n型硅基底或p型硅基底。晶体管102包括栅极122、栅介电层123、两源极区121、漏极区124。
栅极122设置在基底100上，栅极122的材质例如是掺杂多晶硅。栅介电层123设置在栅极122以及基底100之间。栅介电层123的材质例如是氧化硅，当然栅介电层123的材质也可以是其他介电材料。源极区121及漏极区124分别设置在栅极122两侧的基底100中。
下部电极104设置在基底100上。下部电极104的材质例如是氮化钛(TiN)或氧化铟锡(ITO)。下部电极104通过插塞103电性连接晶体管102的漏极区124。插塞103例如是设置在层间绝缘层109中，下部电极104设置在层间绝缘层109上。
多个上部电极107分别设置在下部电极104上。上部电极107的材质包括导电材料，例如是氮化钛(TiN)或氧化铟锡(ITO)。在本实施例中，上部电极107的延伸方向(Y方向)例如与串接晶体管102的栅极122的字符线101方向(Y方向)相互平行。当然，在另一实施例中，图1C所示，上部电极107的延伸方向(X方向)例如与串接晶体管102的栅极122的字符线101方向(Y方向)相互垂直。
可变电阻层105设置在下部电极104与上部电极107之间。可变电阻层105的材质例如是Ta2O5或HfO2。在本实施例中，下部电极104与上部电极107之间的例如可变电阻层105彼此相连成一体。
多个限流层106分别设置在可变电阻层105与上部电极107之间。限流层106的材质例如是TaO、TaO2、TaOx、TiOx、HfOx、ZrOx或AlOx，x代表经过调整的亚化学计量比例。限流层106的电阻值较可变电阻层105在低电阻态时的电阻值低，但高于在晶体管的源极区/漏极区的电阻值。举例来说，可变电阻层105的材质为Ta2O5时，限流层106的材质例如是TaO、TaO2、TaOx；可变电阻层105的材质为HfO2时，限流层106的材质例如是TaOx、TiOx、HfOx、ZrOx或AlOx。
在本实施例中，下部电极104上设置多个上部电极107以及一整层可变电阻层105，其中下部电极104、可变电阻层105、限流层106与各上部电极107构成多个丝状物结构，而构成所谓多分区电阻式随机存取存储器。在进行程式化操作时，可以选择分别对上部电极施加电压，而改变各可变电阻层105的导电状态，产生多个可分离丝状物结构的状态。在读取操作时，则是读取所有的丝状物结构的状态，而能够达到容易从电流值的高低判读该存储器处于高电阻态或低电阻态(即信号0或1)的目的，同时达到节省基底的使用面积的效果。
[实施例2]
图2是依照本发明实施例2的电阻式随机存取存储器剖面示意图。图2也为图1A中沿A-A′线的剖面图。
电阻式随机存取存储器包含晶体管102、下部电极104、可变电阻层105a、限流层106以及上部电极107。
本实施例以1T4R的结构作为举例说明，实际上本发明并不限定于1T4R结构。以下所述各层的材质及特性若未多加详述时，视为与实施例1相同。
在本实施例的电阻式随机存取存储器中，晶体管102设置在基底100上。晶体管102包括栅极122、栅介电层123及源极区121、漏极区124。栅极122设置在基底100上，栅介电层123设置在栅极122以及基底100之间。源极区121及漏极区124分别设置在由栅极122与栅介电层123所组成的积层体两侧的基底100中。
下部电极104设置在基底100上。下部电极104通过插塞103电性连接晶体管102中的漏极区124。插塞103例如设置在层间绝缘层109中，下部电极104设置在层间绝缘层109上。
上部电极107各自独立地设置在下部电极104上。在本实施例中，上部电极107的延伸方向(Y方向)与连接电阻式随机存取存储器的晶体管102的栅极122的字符线101方向(Y方向)相互平行。在另一实施例中，如图1C所示，上部电极107的延伸方向(X方向)与连接电阻式随机存取存储器的晶体管102的栅极122的字符线101方向(Y方向)相互垂直。
多个可变电阻层105a分别设置在下部电极104与上部电极107之间。
限流层106分别设置在可变电阻层105a与上部电极107之间限流层。
在本实施例中，下部电极104上设置多个上部电极107以及对应数量的可变电阻层105a，下部电极104、可变电阻层105a、限流层106及上部电极107组成多个丝状物结构，而构成所谓多分区电阻式随机存取存储器。在进行程式化操作时，可以选择分别对上部电极施加电压，而改变各可变电阻层105a的导电状态，产生多个可分离丝状物结构的状态。在读取操作时，则是读取所有的丝状物结构的状态，而能够达到容易从电流值的高低判读该存储器处在高电阻态或低电阻态(即信号0或1)的目的，同时达到节省基底的使用面积的效果。
[实施例3]
请参照图3A及图3B。图3A是依照本发明实施例3的电阻式随机存取存储器的上视示意图。图3B是依照本发明实施例3的电阻式随机存取存储器剖面示意图。图3B为图3A中沿C-C′线的剖面图。
电阻式随机存取存储器包含晶体管302、下部电极304、可变电阻层305、绝缘层308、限流层306以及上部电极307。
本实施例以1T2R的结构作为举例说明，实际上本发明并不限定于1T2R结构。以下所述各层的材质及特性若未多加详述时，视为与实施例1相同。
在本实施例的电阻式随机存取存储器中，晶体管302设置在基底300上。晶体管302包括栅极322、栅介电层323及源极321区、漏极区324。栅极322设置在基底300上，栅介电层323设置在栅极322以及基底300之间。源极区321及漏极区324分别设置在栅极322与栅介电层323所组成的积层体两侧的基底300中。
层间绝缘层309设置在基底300上。层间绝缘层309的材质例如是氧化硅。环状下部电极304设置在层间绝缘层309中，环状下部电极304被层间绝缘层309包覆。环状下部电极304通过插塞303电性连接晶体管302的漏极区324。
上部电极307各自独立地设置在下部电极304上。上部电极307由第一部分307a以及第二部分307b所构成。
可变电阻层305设置在下部电极304与两个上部电极307之间。
绝缘层308各自独立地设置在可变电阻层305与上部电极307之间。绝缘层308的材质例如是氧化硅。
限流层306各自独立地设置在可变电阻层305与上部电极307之间，且分别包覆在绝缘层308的侧壁。各个上部电极307各自与限流层306及绝缘层308形成积层体，且限流层306也环绕部分上部电极307。也即，如图3A所示，限流层306包覆在绝缘层308的侧壁，且在绝缘层308的上方形成凹口。上部电极307的第二部分307b填入凹口中，如此限流层306包覆上部电极307的第二部分307b。上部电极307的第一部分307a设置上部电极307的第二部分307b上，并在Y方向上延伸。
在本实施例中，下部电极304上设置多个上部电极307以及一整层可变电阻层305，其中限流层306成环状。通过上部电极307、限流层306、可变电阻层305以及下部电极304组成多个丝状物结构，而构成所谓多分区电阻式随机存取存储器。在进行程式化操作时，可以选择分别对上部电极施加电压，而改变可变电阻层305的导电状态，产生多个可分离丝状物结构的状态。在读取操作时，则是读取所有的丝状物结构的状态，而能够达到容易从电流值的高低判读该存储器处于高电阻态或低电阻态(即信号0或1)的目的，同时达到节省基底的使用面积的效果。
[实施例4]
请参照图4A及图4B。图4A是依照本发明实施例4的电阻式随机存取存储器的上视示意图。图4B是依照本发明实施例4的电阻式随机存取存储器的剖面示意图。图4B为图4A中沿C-C′线的剖面图。
电阻式随机存取存储器包含晶体管402、下部电极404、可变电阻层405、限流层406、绝缘层408以及上部电极407。
本实施例以1T2R的结构作为举例说明，实际上本发明并不限定于1T2R结构。以下所述各层的材质及特性若未多加详述时，视为与实施例3相同。
在本实施例的电阻式随机存取存储器中，晶体管402设置在基底400上。晶体管402是由栅极422、栅介电层423及源极区421、漏极区424组成。栅极422设置在基底400上，栅介电层423设置在栅极422以及基底400之间。源极区421及漏极区424分别设置在由栅极422与栅介电层423所组成的积层体两侧的基底400中。
层间绝缘层409设置在基底400上。环状下部电极404设置在层间绝缘层409中，环状下部电极404被层间绝缘层409包覆。环状下部电极404通过插塞403电性连接晶体管402的漏极区424。
可变电阻层405设置在下部电极404上。限流层406设置在可变电阻层405上。绝缘层408各自独立地设置在限流层406上。
上部电极407各自独立地设置在两个绝缘层408上，并向下延伸包覆两个绝缘层408使限流层406与上部电极407直接电性连接。也即，上部电极407包括第一部分407a、第二部分407b以及第三部分407c。上部电极407的第二部分407b设置在绝缘层408上。上部电极407的第三部分407c设置在绝缘层408及上部电极407的第二部分407b的侧壁，也即上部电极407的第三部分407c包覆绝缘层408及上部电极407的第二部分407b。上部电极407的第一部分407a设置上部电极407的第二部分407b上，并在Y方向上延伸。
在本实施例中，下部电极404上设置多个上部电极407以及一整层可变电阻层405，其中上部电极407包覆绝缘层408的部分成环状。通过上部电极407、限流层406、可变电阻层405以及下部电极404组成多个丝状物结构，而构成所谓多分区电阻式随机存取存储器。在进行程式化操作时，可以选择分别对上部电极施加电压，而改变可变电阻层405的导电状态，产生多个可分离丝状物结构的状态。在读取操作时，则是读取所有的丝状物结构的状态，而能够达到容易从电流值的高低判读该存储器处于高电阻态或低电阻态(即信号0或1)的目的，同时达到节省基底的使用面积的效果。
综上所述，本发明提出一种电阻式随机存取存储器，通过在晶体管的漏极区上并联连接多个丝状物结构的方式，来解决在高温环境下不易判读数字信号0与1间差异的问题，同时达到节省基底的使用面积的效果。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种电阻式随机存取存储器，其特征在于，包含：
一基底；
一晶体管，设置在所述基底上；
一下部电极，设置在所述基底上，且与所述晶体管的一源极/漏极电性连接；
多个上部电极，设置在所述下部电极上；
多个可变电阻层，分别设置在所述下部电极及所述上部电极之间；以及
多个限流层，分别设置在所述可变电阻层及所述上部电极之间，
所述限流层的电阻值较所述可变电阻层在低电阻态时的电阻值低。
2.根据权利要求1所述的电阻式随机存取存储器，其特征在于，所述上部电极的个数为4以上。
3.根据权利要求1所述的电阻式随机存取存储器，其特征在于，所述可变电阻层彼此相连成一体。
4.根据权利要求1所述的电阻式随机存取存储器，其特征在于，所述上部电极及所述下部电极的材料包括TiN或ITO。
5.根据权利要求1所述的电阻式随机存取存储器，其特征在于，所述可变电阻层的材料包括Ta2O5或HfO2。
6.根据权利要求1所述的电阻式随机存取存储器，其特征在于，所述限流层的材料包括TaO、TaO2、TaOx、TiOx、HfOx、ZrOx或AlOx，x代表经过调整的亚化学计量比例。
7.根据权利要求1所述的电阻式随机存取存储器，其特征在于，所述上部电极的延伸方向与连接所述晶体管的一栅极的一字元线的延伸方向相互垂直或相互平行。
8.根据权利要求1所述的电阻式随机存取存储器，其特征在于，还包括：
多个绝缘层，分别设置在所述可变电阻层及所述上部电极之间；
其中各所述限流层，分别包覆所述绝缘层的侧壁。
9.根据权利要求8所述的电阻式随机存取存储器，其特征在于，所述下部电极成环状。
10.根据权利要求1所述的电阻式随机存取存储器，其特征在于，还包括：
多个绝缘层，分别设置在所述限流层上；
其中所述上部电极，分别设置在所述绝缘层上，并向下延伸包覆所述绝缘层的侧壁而与所述限流层直接电性连接。
CN201510534466.4A 2015-06-01 2015-08-27 电阻式随机存取存储器 Active CN106206940B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/726,626 2015-06-01
US14/726,626 US10157962B2 (en) 2015-06-01 2015-06-01 Resistive random access memory

Publications (2)

Publication Number Publication Date
CN106206940A CN106206940A (zh) 2016-12-07
CN106206940B true CN106206940B (zh) 2019-07-09

Family

ID=55443139

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510534466.4A Active CN106206940B (zh) 2015-06-01 2015-08-27 电阻式随机存取存储器

Country Status (7)

Country Link
US (1) US10157962B2 (zh)
EP (1) EP3101689B1 (zh)
JP (1) JP6242934B2 (zh)
KR (2) KR20160141647A (zh)
CN (1) CN106206940B (zh)
ES (1) ES2734279T3 (zh)
TW (1) TWI569488B (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102609243B1 (ko) * 2018-09-21 2023-12-05 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US10734447B2 (en) 2018-10-22 2020-08-04 International Business Machines Corporation Field-effect transistor unit cells for neural networks with differential weights
CN111326539B (zh) * 2018-12-14 2022-12-02 华邦电子股份有限公司 电阻式随机存取存储器及其形成方法
US10700277B1 (en) * 2019-02-01 2020-06-30 Globalfoundries Singapore Pte. Ltd. Memory device and a method for forming the memory device
US10636842B1 (en) 2019-02-21 2020-04-28 Winbond Electronics Corp. Resistive random access memory and method for forming the same
CN111834391A (zh) 2019-04-15 2020-10-27 联华电子股份有限公司 存储器元件的结构及其制造方法
US11296147B2 (en) * 2019-05-16 2022-04-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing memory device having spacer
US11075338B2 (en) * 2019-05-24 2021-07-27 International Business Machines Corporation Resistive memory cell structure
CN110635026A (zh) * 2019-08-15 2019-12-31 北京大学 一种1TnR存算阵列单元的制备方法
US10811092B1 (en) * 2019-08-16 2020-10-20 Winbond Electronics Corp. RRAM with plurality of 1TnR structures
CN112635661B (zh) * 2019-10-09 2023-08-01 联华电子股份有限公司 多位可变电阻式存储器单元及其形成方法
EP3886104B1 (en) 2020-03-26 2024-01-24 Centre National de la Recherche Scientifique Resistive random memory architecture with high integration density and control method thereof
CN111640863B (zh) * 2020-05-19 2023-12-19 厦门半导体工业技术研发有限公司 一种半导体集成电路器件及其制造方法
US11729997B2 (en) * 2020-06-29 2023-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. 3D stackable memory and methods of manufacture

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103907187A (zh) * 2012-09-05 2014-07-02 株式会社爱发科 电阻转变元件及其制作方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4499740B2 (ja) * 2003-12-26 2010-07-07 パナソニック株式会社 記憶素子、メモリ回路、半導体集積回路
JP2006127583A (ja) 2004-10-26 2006-05-18 Elpida Memory Inc 不揮発性半導体記憶装置及び相変化メモリ
WO2007023569A1 (ja) 2005-08-26 2007-03-01 Fujitsu Limited 不揮発性半導体記憶装置及びその書き込み方法
JP4017650B2 (ja) * 2005-12-02 2007-12-05 シャープ株式会社 可変抵抗素子及びその製造方法
US7910907B2 (en) 2006-03-15 2011-03-22 Macronix International Co., Ltd. Manufacturing method for pipe-shaped electrode phase change memory
KR100827661B1 (ko) 2006-10-31 2008-05-07 삼성전자주식회사 이중의 하부 전극을 갖는 상변화 기억소자 및 그 제조방법
KR101048199B1 (ko) * 2006-11-20 2011-07-08 파나소닉 주식회사 비휘발성 반도체 기억 장치 및 그 제조 방법
CN101207178B (zh) 2006-12-22 2010-12-01 南亚科技股份有限公司 相变存储元件及其制造方法
JP2010135581A (ja) 2008-12-05 2010-06-17 Panasonic Corp 不揮発性半導体記憶装置およびその製造方法
JP2012094759A (ja) 2010-10-28 2012-05-17 Elpida Memory Inc 半導体装置
US8681530B2 (en) * 2011-07-29 2014-03-25 Intermolecular, Inc. Nonvolatile memory device having a current limiting element
US8866121B2 (en) * 2011-07-29 2014-10-21 Sandisk 3D Llc Current-limiting layer and a current-reducing layer in a memory device
TWI483394B (zh) 2011-12-27 2015-05-01 Ind Tech Res Inst 電阻式隨機存取記憶體及其製作方法
US8846484B2 (en) * 2012-02-15 2014-09-30 Intermolecular, Inc. ReRAM stacks preparation by using single ALD or PVD chamber
US9299926B2 (en) * 2012-02-17 2016-03-29 Intermolecular, Inc. Nonvolatile memory device using a tunnel oxide layer and oxygen blocking layer as a current limiter element
US8912518B2 (en) 2012-11-08 2014-12-16 Intermolecular, Inc. Resistive random access memory cells having doped current limiting layers

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103907187A (zh) * 2012-09-05 2014-07-02 株式会社爱发科 电阻转变元件及其制作方法

Also Published As

Publication number Publication date
CN106206940A (zh) 2016-12-07
TWI569488B (zh) 2017-02-01
US20160351623A1 (en) 2016-12-01
JP6242934B2 (ja) 2017-12-06
KR20160141647A (ko) 2016-12-09
KR101845738B1 (ko) 2018-04-05
KR20170139476A (ko) 2017-12-19
ES2734279T3 (es) 2019-12-05
JP2016225605A (ja) 2016-12-28
US10157962B2 (en) 2018-12-18
TW201644078A (zh) 2016-12-16
EP3101689A1 (en) 2016-12-07
EP3101689B1 (en) 2019-04-24

Similar Documents

Publication Publication Date Title
CN106206940B (zh) 电阻式随机存取存储器
JP5230955B2 (ja) 抵抗性メモリ素子
US9059391B2 (en) Self-rectifying RRAM cell structure and 3D crossbar array architecture thereof
JP5687978B2 (ja) 抵抗変化型不揮発記憶装置、半導体装置及び抵抗変化型不揮発記憶装置の動作方法
CN105431906B (zh) 存储器单元、数据存储装置以及形成存储器单元的方法
US9257485B2 (en) Memory device and apparatus including the same
US9269902B2 (en) Embedded resistors for resistive random access memory cells
KR20090126530A (ko) 저항성 메모리 소자
JP2006120702A (ja) 可変抵抗素子および半導体装置
US8884264B2 (en) Variable resistance memory device
US9978941B2 (en) Self-rectifying resistive random access memory cell structure
JP2012528419A5 (zh)
US20170330916A1 (en) Complementary resistive switching memory device having three-dimensional crossbar-point vertical multi-layer structure
US20150137062A1 (en) Mimcaps with quantum wells as selector elements for crossbar memory arrays
US8907314B2 (en) MoOx-based resistance switching materials
US20120305882A1 (en) NiO-based Resistive Random Access Memory and the Preparation Method Thereof
US20130248806A1 (en) Variable resistance memory device and method for fabricating the same
WO2013078791A1 (zh) 存储器件、存储器阵列及其制造方法
TW201633578A (zh) 具有熱絕緣區域之電阻式記憶體
KR20040101037A (ko) 비대칭 메모리 셀
CN108461518A (zh) 包括导电熔丝材料层的交叉点阵列器件
JP2018152497A (ja) 抵抗変化素子及び記憶装置
EP2826067A1 (en) Varied multilayer memristive device
KR100989180B1 (ko) 저항변화기록소자 및 그 제조방법
KR101762619B1 (ko) 스니크 전류 제어 기반 멤리스터 소자 어레이

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant