TWI483394B - 電阻式隨機存取記憶體及其製作方法 - Google Patents

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電阻式隨機存取記憶體及其製作方法
本發明係關於一種電阻式隨機存取記憶體及其製作方法，特別是一種以鉭及五氧化二鉭(Ta/Ta2 O5 )為基礎的電阻式隨機存取記憶體。
電阻式隨機存取記憶體(Resistive random-access memory，簡稱RRAM)是一種新型的非揮發性記憶體，其優勢在於較低的耗電量及超快的寫入速度。電阻式隨機存取記憶體元件的發展概念源自於當原本絕緣的介電質材料被施以足夠高的電壓之後，將會形成絲狀結構(filament)或是傳導通道而具有導電性。一旦上述的絲狀結構形成，它可再另施以適當的電壓而重設(Reset)為高電阻態或設定(Set)為低電阻態，這就是電阻切換效應。
傳統上為了達成電阻式隨機存取記憶體的限制電流(compliance current)機制，需藉由對於金屬氧化物半導體複雜的電阻狀態切換操作，但這易導致金屬氧化物材料的損壞。倘若能實現電阻式隨機存取記憶體的自我限制(self-compliant)電流之能力，將可有效改善上述的缺點。因此，有必要發展新的電阻式隨機存取記憶體元件結構，以因應提升元件性能及製程穩定性的需要。
有鑑於此，在本發明的一方面，第一實施例提供一種電阻式隨機存取記憶體，其包括：一第一電極層，包含一鈦層及一氮化鈦層，該氮化鈦層形成於該鈦層上；一氧化鉭層，形成於該第一電極層上，該氧化鉭層係由基本上為化學計量的五氧化二鉭(Ta2 O5 )所組成；以及一第二電極層，包含第一層及第二層，該第一層係由鉭所組成，且形成於該氧化鉭層上；該第二層係由氮化鈦所組成，且形成於該第一層上。其中該氧化鉭層係由複數個被電漿氧化的五氧化二鉭層堆疊而成。
在一實施例中，該第一層的厚度約為9至30 nm，且該氧化鉭層的厚度約為4至18 nm。
在本發明的另一方面，第二實施例提供一種製作電阻式隨機存取記憶體的方法，其包括下列步驟：(A)形成一第一電極層於一基板上；(B)以物理氣相沉積(PVD)法形成一第一鉭層於該第一電極層上，且該第一鉭層的厚度小於或大約等於1.0 nm；(C)以電漿氧化處理該第一鉭層，藉以將該第一鉭層轉化成一氧化鉭層，且該氧化鉭層的崩潰電場大於5×106 V/cm；(D)重複進行步驟(B)及(C)，直到該等氧化鉭層的堆疊之總厚度超過一預設值；以及(E)形成一第二鉭層於該等氧化鉭層的堆疊上，並形成一第一氮化鈦層於該第二鉭層上，藉以形成一第二電極層。
在一實施例中，該第二鉭層的厚度約為9至30 nm，且該等氧化鉭層的堆疊之厚度約為4至18 nm。
為使　貴審查委員能對本發明之特徵、目的及功能有更進一步的認知與瞭解，茲配合圖式詳細說明如後。為了說明上的便利和明確，圖式中各構成要素或信號的尺寸，係以誇張或省略或概略的方式表示，並非為其實際的尺寸。
圖1為根據本發明第一實施例之電阻式隨機存取記憶體的剖面結構圖。該記憶體元件100係將具有電阻切換效應的氧化物半導體設置於上下電極之間，該氧化物半導體的電阻狀態或電阻值可藉由電壓加以控制，而在高電阻值與低電阻值之間做選擇或切換，因而可作為隨機存取記憶體的記憶單元之用。如圖1所示，該記憶體元件100包含一基板110、一第一電極層120、一氧化鉭層130、及一第二電極層140。以下將配合圖1來詳述各個組成單元的具體內容。
該基板110用以作為本實施例之電阻式隨機存取記憶體元件100的載體，並藉以進行元件製作的半導體製程。在本實施例中，該基板110為具有絕緣覆層的矽基板，該絕緣覆層可為二氧化矽(SiO2 )，也就是一般積體電路製程常用的SiO2 /Si基板；但本發明並不對此加以限制，該基板110也可以是其他半導體材料的基板。
該第一電極層120係形成於該基板110上，用以作為本實施例之電阻式隨機存取記憶體元件100的下電極。在本實施例中，該第一電極層120包含Ti/TiN的雙層結構，也就是包含一鈦(Ti)層及一形成於該鈦層上的氮化鈦(TiN)層。
該氧化鉭層130係形成於該第一電極層120上，用以作為本實施例之電阻式隨機存取記憶體元件100的具有電阻切換效應的氧化物半導體。本實施例的特徵之一，在於該氧化鉭層130係由基本上為化學計量的(stoichiometric)五氧化二鉭(Ta2 O5 )所組成；也就是說，當氧化鉭表示為TaOx 時，該氧化鉭層130的TaOx 之化學當量x接近2.5，以有別於習知用於電阻式記憶體的氧化鉭，其TaOx 的化學當量x小於或大約等於2.3，且通常介於1.6至2.3之間。因此，該氧化鉭層130是化學組成結構良好的五氧化二鉭，其可承受的電場(或稱為崩潰(breakdown)電場)可大於5×106 V/cm，甚至可達約6×106 V/cm。此外，為了使該氧化鉭層130具有足夠的崩潰電壓，在本實施例中，該氧化鉭層130的厚度可大於或等於4 nm。
在本實施例中，該氧化鉭層130可以是由複數個被電漿氧化的五氧化二鉭層堆疊(圖中未示)而成，其中的五氧化二鉭層可以是先沉積一層厚度約為1.0 nm的鉭薄膜，再施以電漿氧化處理，以氧化該鉭薄膜而形成的五氧化二鉭層。在該鉭薄膜經過電漿氧化處理達飽和之後，該五氧化二鉭層的厚度將會增加，但不會超過3.0 nm；本實施例的該五氧化二鉭層經由穿透式電子顯微鏡(TEM)所量到的厚度約為2.45 nm。上述的五氧化二鉭層可重複製作而堆疊於該第一電極層120上，以形成該氧化鉭層130；本實施例係以為7層的該五氧化二鉭層之堆疊作為該氧化鉭層130，其厚度約為17.2 nm；但本發明並不對此加以限制。由於該氧化鉭層130的崩潰電場之實驗測量值可達約6×106 V/cm，因而可驗證本實施例的氧化鉭已相當接近所謂「化學計量的」五氧化二鉭(Ta2 O5 )。
該第二電極層140係形成於該氧化鉭層130上，用以作為本實施例之電阻式隨機存取記憶體元件100的上電極。在本實施例中，該第二電極層140包含Ta/TiN的雙層結構，也就是包含由鉭(Ta)所組成的第一層141，以及由氮化鈦(TiN)所組成的第二層142，且該第二層142形成於該第一層141上。本實施例的另一特徵，在於該氧化鉭層130上方所形成的電極層之最下層為鉭薄膜層，其沉積於該氧化鉭層130上而直接接觸該氧化鉭層130；藉由此Ta/Ta2 O5 的界面結構，本實施例之電阻式隨機存取記憶體元件100的製造程序將不須進行習知的電阻式隨機存取記憶體所必須的熱退火(annealing)處理，該氧化鉭層130就可以具有能障可受電壓控制的(voltage-controlled barrier)電阻切換效應。此外，為了使本實施例之電阻式隨機存取記憶體元件100本身具有自我限制(self-compliant)電流的特性，以抑制記憶體元件可能發生的電流過衝(overshoot)現象；在本實施例中，該第一層141之鉭薄膜層的厚度可小於50 nm。在一較佳實施例中，該第一層141的厚度約為9至30 nm，以展現較佳的自我限制電流的特性；且該氧化鉭層130的厚度約為4至18 nm，以展現較佳的可電壓控制能障的電阻切換特性。
圖2為根據本發明第二實施例之製作電阻式隨機存取記憶體的方法流程圖。本製作方法200可用以製作如圖1之電阻式隨機存取記憶體；如圖2所示，該製作方法200包含下列步驟：步驟210，形成一第一電極層於一基板上；步驟220，形成一第一鉭層於該第一電極層上；步驟230，以電漿氧化處理該第一鉭層，藉以將該第一鉭層轉化成一氧化鉭子層；步驟240，重複進行步驟220及230，直到該等氧化鉭子層的堆疊之總厚度超過一預設值；以及步驟250，形成一第二鉭層於該等氧化鉭子層的堆疊上，並形成一第一氮化鈦層於該第二鉭層上，藉以形成一第二電極層。
各步驟的技術內容詳述如後。在步驟210中，首先準備一半導體或陶瓷基板，以作為記憶體元件製程之載體；本實施例採用具有二氧化矽覆層的矽基板，也就是SiO2 /Si基板，以適用於一般的積體電路製程設備；但本發明並不對此加以限制。該第一電極層的製作可藉由半導體元件製程常用的導電層鍍膜技術，例如，物理氣相沉積(PVD)或化學氣相沉積(CVD)法，而形成於該SiO2 /Si基板上，以作為本實施例之記憶體元件的下電極。在本實施例中，該第一電極層可包含Ti/TiN的雙層結構，也就是包含一鈦(Ti)層及一形成於該鈦層上的第二氮化鈦(TiN)層；但本發明並不對此加以限制。
接下來的步驟220至240為本實施例用以製作該記憶體元件之具有電阻切換效應的氧化物半導體之氧化鉭層，其為由複數個被電漿氧化的氧化鉭子層堆疊而成。在步驟220中，形成該第一鉭層於該第一電極層上，係藉由濺鍍法的物理氣相沉積(PVD)來實現，且本實施例對於用以製作該氧化鉭子層的鉭層，其厚度設定為1.0 nm；但本發明並不對此加以限制，該鉭層的厚度亦可設定為小於或大約等於1.0 nm，以適於後續的電漿氧化處理可達氧化飽和的狀態。
在步驟230中，對該第一鉭層進行電漿氧化處理，藉以將該鉭層轉化成一氧化鉭子層，且該氧化鉭子層的崩潰電場大於5×106 V/cm。在電漿氧化處理的機台中，本實施例所採用的電漿功率為50W，氬(Ar)的氣體流量為30 sccm，氧(O2 )的氣體流量為15 sccm，該機台在氧化處理的過程中並未額外施加熱能(但電漿處理的過程仍會造成反應腔中的溫度升高約80℃)，且上述的電漿氧化處理持續約200秒至500秒之間以達成氧化的飽合。該鉭層經過電漿氧化處理之後，所形成的氧化鉭子層的厚度將會增加，但不會超過3.0 nm；本實施例的該氧化鉭子層經由穿透式電子顯微鏡(TEM)所量到的厚度約為2.45 nm。
在步驟240中，將再次進行步驟220及230，以在該氧化鉭子層上製作另一氧化鉭子層。本實施例可先對該記憶體元件之氧化鉭層預先設定一預設厚度值，例如，大於10 nm，而該氧化鉭層的製作即為重複進行進行步驟220及230，直到該等氧化鉭子層的堆疊之總厚度超過該預設厚度值，以形成複數個被電漿氧化的氧化鉭子層堆疊；該等氧化鉭子層的堆疊即為本實施例之該氧化鉭層。本實施例係以為7層的該氧化鉭子層之堆疊作為該氧化鉭層，其總厚度約為17.2 nm；但本發明並不對此加以限制。由於該氧化鉭層的崩潰電場經實驗測量可達約6×106 V/cm，因而可驗證本實施例的氧化鉭已相當接近所謂「化學計量的」五氧化二鉭(Ta2 O5 )。也就是說，該氧化鉭層係由基本上為化學計量的(stoichiometric)五氧化二鉭(Ta2 O5 )所組成。當氧化鉭表示為TaOx 時，該氧化鉭層的TaOx 之化學當量x接近2.5，以有別於習知用於電阻式記憶體的氧化鉭，其TaOx 的化學當量x小於或大約等於2.3，且通常介於1.6至2.3之間。
在本實施例中，上述具電阻切換效應的氧化物半導體之的該氧化鉭層所搭配的上電極係以鉭薄膜為最下層，而與該氧化鉭層直接接觸，藉以免除習知的電阻式隨機存取記憶體之製造程序所須的熱退火處理，而仍能達成其能障的電壓控制特性。因此在步驟250中一第二鉭層將被形成於該等氧化鉭子層的堆疊(或該氧化鉭層)上，並沉積另一層氮化鈦層於該第二鉭層上，藉以形成Ta/TiN雙層結構的該第二電極層作為該記憶體元件的上電極。此外，為了使本實施例所製作之電阻式隨機存取記憶體具有自我限制電流的特性，以抑制記憶體元件可能發生的電流過衝現象，該第二鉭層的厚度可小於50 nm。在一較佳實施例中，第二鉭層的厚度約為9至30 nm，以展現較佳的自我限制電流的特性；且該等氧化鉭子層的堆疊(或該氧化鉭層)的厚度約為4至18 nm，以展現較佳的可電壓控制能障的電阻切換特性。
以下為依本發明的一較佳實施例所設計並製造的電阻式隨機存取記憶體，其以穿透式電子顯微鏡(TEM)所攝像的剖面結構如圖3所示。本實施例以濺鍍法沉積以製作該氧化鉭子層的鉭層(厚度約為1.0 nm)，再施以電漿氧化處理，其電漿功率為50W，氬氣流量為30 sccm，氧體流量為15 sccm，過程中不額外施加熱能，且上述的電漿氧化處理持續約200秒至500秒之間以達成氧化的飽合，藉以將該鉭層轉化成一氧化鉭子層。在該記憶體元件中，作為電阻切換效應的氧化物半導體之氧化鉭層為7層的飽和電漿氧化之氧化鉭子層的堆疊所組成，其總厚度約為17.19 nm，因而可換算各氧化鉭子層的厚度約為2.45 nm；而作為上電極之Ta/TiN雙層結構的鉭層的厚度測量值約為9.19 nm。圖4為該記憶體元件在不同操作溫度下的電流-電壓特性曲線，而圖5為將圖4的兩個電壓極性之曲線疊合(folded up)示意圖；由圖5可發現，各操作溫度下兩個電壓極性的電流-電壓特性曲線皆重疊在一起，這意味著該記憶體元件的電流傳輸機制等同於所謂的空間電荷限流(space charge limited current)傳導。在圖4的室溫之電流-電壓特性曲線中，零缺陷的空間電荷限流曲線的低電壓曲線斜率為1且高電壓(超過電陷填充限制(trap-fill-limited)電壓)曲線斜率為2，顯示該記憶體元件中產生了一些淺層的電陷(trap)。圖6為該記憶體元件在不同的限制電流(compliance current)下的直流(DC)電流-電壓特性曲線，顯示不同的限制電流可能導致該記憶體元件的低電阻切換狀態具有不同的電阻值。圖7為該記憶體元件在不同最大重設(Reset)電壓下的高電阻切換狀態之電流-電壓特性曲線；如圖所示，最急遽的電流降以及最小的高電阻切換狀態電流都發生於最大重設電壓為-1.5V的曲線上。因此，我們認為在此電壓的情況下，與氧缺(oxygen vacancy)相關的深層電陷(deep trap)已完全被氧離子(O2- )填滿，而只剩下前述的淺層電陷，以顯示出電陷填充限制電壓為約-1V之空間電荷限流傳導的特性。
唯以上所述者，僅為本發明之較佳實施例，當不能以之限制本發明的範圍。即大凡依本發明申請專利範圍所做之均等變化及修飾，仍將不失本發明之要義所在，亦不脫離本發明之精神和範圍，故都應視為本發明的進一步實施狀況。
100．．．記憶體元件
110．．．基板
120．．．第一電極層
130．．．氧化鉭層
140．．．第二電極層
141．．．第一層
142．．．第二層
200．．．製作方法
210/220/230/240/250．．．步驟
圖1為根據本發明第一實施例之電阻式隨機存取記憶體的剖面結構圖。
圖2為根據本發明第二實施例之製作電阻式隨機存取記憶體的方法流程圖。
圖3為本發明較佳實施例所設計並製造的電阻式隨機存取記憶體之穿透式電子顯微鏡攝像的剖面結構。
圖4為該記憶體元件在不同操作溫度下的電流-電壓特性曲線。
圖5為將圖4的兩個電壓極性之曲線疊合的示意圖。
圖6為該記憶體元件在不同的限制電流下的DC電流-電壓特性曲線。
圖7為該記憶體元件在不同最大重設電壓下的高電阻切換狀態之電流-電壓特性曲線。
100．．．記憶體元件
110．．．基板
120．．．第一電極層
130．．．氧化鉭層
140．．．第二電極層
141．．．第一層
142．．．第二層

Claims (6)

  1. 一種製作電阻式隨機存取記憶體的方法，其包括下列步驟：(A)形成一第一電極層於一基板上；(B)以物理氣相沉積(PVD)法形成一第一鉭層於該第一電極層上，且該第一鉭層的厚度小於或大約等於1.0nm；(C)以電漿氧化處理該第一鉭層，藉以將該第一鉭層轉化成一氧化鉭層，且該氧化鉭層的崩潰電場大於5×106 V/cm；(D)重複進行步驟(B)及(C)，直到該等氧化鉭層的堆疊之總厚度超過一預設值；以及(E)形成一第二鉭層於該等氧化鉭層的堆疊上，並形成一第一氮化鈦層於該第二鉭層上，藉以形成一第二電極層。
  2. 如申請專利範圍第1項所述之製作電阻式隨機存取記憶體的方法，其中該第二鉭層的厚度小於50nm，且該預設值大於10nm。
  3. 如申請專利範圍第1項所述之製作電阻式隨機存取記憶體的方法，其中該第二鉭層的厚度約為9至30nm，且該等氧化鉭層的堆疊之厚度約為4至18nm。
  4. 如申請專利範圍第1項所述之製作電阻式隨機存取記憶體的方法，其中各該氧化鉭層的厚度小於3.0nm。
  5. 如申請專利範圍第1項所述之製作電阻式隨機存取記憶體的方法，其中各該氧化鉭層的崩潰電場約為6×106 V/cm。
  6. 如申請專利範圍第1項所述之製作電阻式隨機存取記憶體的方法，其中第一電極層包含一鈦層及一第二氮化鈦層，該氮化鈦層形成於該鈦層上。
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