KR20160141647A - 저항 랜덤 액세스 메모리 - Google Patents

저항 랜덤 액세스 메모리 Download PDF

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KR20160141647A
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프레데릭 첸
핑-쿤 왕
샤오-칭 랴오
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윈본드 일렉트로닉스 코포레이션
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Abstract

저항 랜덤 액세스 메모리가 제공되어 있다. 상기 저항 메모리 셀은 기판, 상기 기판상의 트랜지스터, 상기 기판상의 하부 전극으로서, 상기 트랜지스터의 소스/드레인에 전기적으로 접속된 하부 전극, 상기 하부 전극 상의 여러 개의 상부 전극, 상기 상부 및 하부 전극 사이의 여러 개의 저항 스위칭 층, 및 상기 저항 스위칭 층 및 상기 상부 전극들 사이의 여러 개의 전류 제한 층을 포함한다. 상기 셀은 한 트랜지스터 위치에서 여러 도전성 필라멘트를 생성함으로써 고온 환경에서 전류에 의한 1/0의 신호를 인식하는데 있어서의 어려움을 개선하고 상기 기판상의 면적을 절감할 수 있게 된다.

Description

저항 랜덤 액세스 메모리{Resistive random access memory}
본 개시내용은 비-휘발성 메모리에 관한 것으로 특히, 저항 랜덤 액세스 메모리(resistive random access memory; RRAM)에 관한 것이다.
저항 랜덤 액세스 메모리(resistive random access memory; RRAM)는 비-휘발성 메모리 타입이다. 간단한 구조, 낮은 동작 전압, 빠른 동작 시간, 멀티 비트 저장, 낮은 비용, 양호한 내구성을 포함하는 RRAM의 여러 이점 때문에, RRAM이 현재에는 널리 연구되고 있다. 일반적으로 사용되고 있는 RRAM의 기본 구조는 하나의 트랜지스터와 하나의 저항기(one transistor and one resistor; 1T1R), 또는 하나의 다이오드와 하나의 저항기(one diode and one resistor; 1D1R)로 이루어져 있다. 상기 저항기의 저항값은 RRAM 소자가 고 저항 상태에 있게 되거나 저 저항 상태에 있게 됨으로써 0 또는 1의 디지털 신호가 인식되도록 인가된 바이어스의 변화에 의해 변경된다.
그러나, RRAM이 위치해 있는 환경의 온도가 높아지게 되면, 상기 저항기의 저항값이 고 저항 상태에서는 낮아지게 되고, 상기 저항기의 저항값이 저 저항 상태에서는 높아지게 됨으로써, RRAM 소자의 0 또는 1의 디지털 신호가 잘못 판정될 수 있다. 그러므로, 고온 환경에서 RRAM 소자의 디지털 신호를 인식하는데 있어서의 어려움을 극복하는 문제는 현재의 RRAM 기술 및 개발에 있어서의 주 연구 과제가 된다.
본 개시내용은 고온 환경에서 전류에 의한 0 또는 1 신호를 인식함에 있어서의 어려움에 관련된 문제를 해결할 수 있고, 또한 기판의 점유 면적을 절감하여 저항 랜덤 액세스 메모리(RRAM) 소자의 통합 수준을 증가시킬 수 있는, 저항 랜덤 액세스 메모리(RRAM)(다시 말하면, n이 1보다 큰 정수인 경우, 1TnR)를 제공한다.
본 개시내용의 RRAM은 기판, 트랜지스터, 하부 전극, 복수 개의 상부 전극들, 복수 개의 저항-스위칭 층들 및 복수 개의 전류 제한 층들을 포함한다. 상기 트랜지스터는 상기 기판상에 배치된다. 상기 하부 전극은 상기 기판상에 배치되고 상기 트랜지스터의 소스/드레인에 전기적으로 접속된다. 상기 상부 전극들은 상기 하부 전극 상에 배치된다. 상기 저항 스위칭 층들은 상기 하부 전극 및 상기 상부 전극들 사이에 각각 배치된다. 상기 전류 제한 층들은 상기 저항 스위칭 층들 및 상기 상부 전극들 사이에 각각 배치된다.
본 개시내용의 대표적인 실시 예에 의하면, 상기 상부 전극들의 개수는 4개 이상이다.
본 개시내용의 대표적인 실시 예에 의하면, 상기 저항 스위칭 층들은 하나(1)로서 일체로 형성된다.
본 개시내용의 대표적인 실시 예에 의하면, 상기 RRAM은 복수 개의 절연 층들을 부가적으로 포함한다. 상기 절연 층들은 상기 저항 스위칭 층들 및 상기 상부 전극들 사이에 각각 배치된다. 상기 전류 제한 층들 각각은 상기 절연 층들의 측벽들을 각각 커버(cover) 한다.
본 개시내용의 대표적인 실시 예에 의하면, 상기 RRAM은 복수 개의 절연 층들을 부가적으로 포함한다. 상기 절연 층들은 상기 전류 제한 층들 상에 각각 배치된다. 상기 상부 전극들은 상기 절연 층들 상에 각각 배치되며, 상기 절연 층들의 측벽들 하방으로 연장되어 상기 절연 층들의 측벽들을 커버 하고 상기 전류 제한 층들에 직접 전기적으로 접속된다.
본 개시내용의 대표적인 실시 예에 의하면, 상기 하부 전극은 링-형상으로 이루어져 있다.
본 개시내용의 대표적인 실시 예에 의하면, 상기 절연 층의 재료는 실리콘 산화물을 포함한다.
본 개시내용의 대표적인 실시 예에 의하면, 상기 상부 전극들 및 상기 하부 전극의 재료는 TiN 또는 ITO를 포함한다.
본 개시내용의 대표적인 실시 예에 의하면, 상기 저항 스위칭 층들의 재료는 Ta2O5 또는 HfO2를 포함한다.
본 개시내용의 대표적인 실시 예에 의하면, 상기 전류 제한 층들의 재료는 TaO, TaO2, TaOx, TiOx, HfOx, ZrOx, 또는 AlOx를 포함하며, x는 조정 후의 아화학양론비(substoichiometric ratio)를 나타낸다.
본 개시내용의 대표적인 실시 예에 의하면, 상기 상부 전극들의 연장 방향 및 상기 트랜지스터의 게이트 전극을 접속하는 워드 라인의 연장 방향은 서로 직각을 이루거나 서로 나란하다.
위의 내용을 고려해 보면, 본 개시내용에서는, 상기 트랜지스터의 상기 드레인 영역 상에 복수 개의 필라멘트들이 나란하게 접속되어 있는 구조(다시 말하면, n이 필라멘트들의 개수인 경우, 1TnR 구조)를 통해, 고온 환경에서 RRAM 소자의 0 및 1의 디지털 신호들 간의 차이를 인식하는데 있어서의 어려움에 관련된 문제가 해결될 수 있고, 그럼으로써, 상기 기판의 점유 면적을 절감하는 효과가 달성된다.
위에서 설명한 본 개시내용의 특징들 및 이점들을 더 이해하기 쉽게 하기 위해, 이하 첨부도면들과 함께 고려된 여러 실시 예를 구체적으로 설명하면 다음과 같다.
첨부도면들은 본 개시내용의 더 나은 이해를 제공하도록 포함되어 있으며, 본원 명세서에 통합되어 본원 명세서의 일부를 구성한다. 첨부도면들에는 본 개시내용의 실시 예들이 예시되어 있으며 첨부도면들이 그 설명과 함께 본 개시내용의 원리들을 밝히는데 도움이 된다.
도 1a는 본 개시내용의 실시 예 1에 따른 RRAM의 개략적인 평면도이다.
도 1b는 본 개시내용의 실시 예 1에 따른 RRAM의 개략적인 단면도이다.
도 1c는 본 개시내용의 다른 한 실시 예에 따른 RRAM의 개략적인 평면도이다.
도 2는 본 개시내용의 실시 예 2에 따른 RRAM의 개략적인 단면도이다.
도 3a는 본 개시내용의 실시 예 3에 따른 RRAM의 개략적인 평면도이다.
도 3b는 본 개시내용의 실시 예 3에 따른 RRAM의 개략적인 단면도이다.
도 4a는 본 개시내용의 실시 예 4에 따른 RRAM의 개략적인 평면도이다.
도 4b는 본 개시내용의 실시 예 4에 따른 RRAM의 개략적인 단면도이다.
이하에 설명되어 있는 대표적인 실시 예들에서는, 가능한 한 어느 부분에서라도, 동일하거나 유사한 부분들을 언급하도록 첨부도면들 및 그 설명에서 동일하거나 유사한 참조 번호들이 사용되며, 동일하거나 유사한 부분들의 설명은 간략하게 기술되거나 생략된다.
실시 예 1
도 1a는 본 개시내용의 실시 예 1에 따른 RRAM의 개략적인 평면도이다. 도 1b는 본 개시내용의 실시 예 1에 따른 RRAM의 개략적인 단면도인데, 이 경우에는 도 1b가 도 1a의 선 A-A'를 따라 절취된 단면도이다. 도 1c는 본 개시내용의 다른 한 실시 예에 따른 RRAM의 개략적인 평면도이다.
도 1a 및 도 1b를 참조하면, 본 개시내용의 RRAM은 트랜지스터(102), 하부 전극(104), 저항 스위칭 층(105), 복수 개의 전류 제한 층들(106) 및 복수 개의 상부 전극들(107)을 포함한다.
1T4R 구조는 상기 실시 예에서 단지 예시만을 목적으로 예로써 보인 것이고, 본 개시내용이 상기 1T4R 구조에 국한되어서는 아니 된다.
상기 트랜지스터(102)는 상기 기판(100) 상에 배치되어 있다. 상기 기판(100)은 예를 들면 N-형 실리콘 기판 또는 P-형 실리콘 기판이다. 상기 트랜지스터(102)는 게이트 전극(122), 게이트 유전체 층(123), 소스 영역(121) 및 드레인 영역(124)을 포함한다.
상기 게이트 전극(122)은 상기 기판(100) 상에 배치되어 있으며, 상기 게이트 전극(122)의 재료는 예를 들면 도핑된 폴리실리콘이다. 상기 게이트 유전체 층(123)은 상기 게이트 전극(122) 및 상기 기판(100) 사이에 배치되어 있다. 상기 게이트 유전체 층(123)의 재료는 예를 들면 실리콘 산화물이며, 상기 게이트 유전체 층(123)의 재료는 또한 다른 유전체 재료들일 수 있다. 상기 소스 영역(121) 및 상기 드레인 영역(124)은 상기 게이트 전극(122)의 양 측면들에서 상기 기판(100) 내에 각각 배치되어 있다.
상기 하부 전극(104)은 상기 기판(100) 상에 배치되어 있다. 상기 하부 전극(104)의 재료는 예를 들면 티타늄 질화물(TiN) 또는 인듐 주석 산화물(ITO)이다. 상기 하부 전극(104)은 플러그(103)를 통해 상기 트랜지스터(102)의 상기 드레인 영역(124)에 전기적으로 접속되어 있다. 상기 플러그(103)는 예를 들면, 층간(inter-layer) 절연 층(109) 내에 배치되어 있으며, 상기 하부 전극(104)은 상기 층간 절연 층(109) 상에 배치되어 있다.
상기 상부 전극들(107)은 상기 하부 전극(104) 상에 각각 배치되어 있다. 상기 상부 전극들(107)의 재료는 예를 들면 티타늄 질화물(TiN) 또는 인듐 주석 산화물(ITO)이다. 상기 실시 예에서는, 상기 상부 전극들(107)의 연장 방향(Y 방향) 및 상기 트랜지스터(102)의 상기 게이트 전극(122)을 접속하는 워드 라인(101)의 연장 방향(Y 방향)은 예를 들면 서로 나란하다. 물론, 다른 한 실시 예에서는, 도 1c에 도시된 바와 같이, 상기 상부 전극들(107)의 연장 방향(X 방향) 및 상기 트랜지스터(102)의 상기 게이트 전극(122)을 접속하는 워드 라인(101)의 연장 방향(Y 방향)은 서로 직각을 이룬다.
상기 저항 스위칭 층(105)은 상기 하부 전극(104) 및 상기 상부 전극들(107) 사이에 배치되어 있다. 상기 저항 스위칭 층(105)의 재료는 예를 들면 Ta2O5 또는 HfO2이다. 상기 실시 예에서는, 예를 들면 상기 하부 전극(104) 및 상기 상부 전극들(107) 사이에 배치된 저항 스위칭 층(105)은 하나(1)로서 일체로 형성된다.
상기 전류 제한 층들(106)은 상기 저항 스위칭 층(105) 및 상기 상부 전극들(107) 사이에 각각 배치되어 있다. 상기 전류 제한 층들(106)의 재료는 예를 들면, TaO, TaO2, TaOx, TiOx, HfOx, ZrOx, 또는 AlOx를 포함하며, 이 경우에 x는 조정 후의 아화학양론비(substoichiometric ratio)를 나타낸다. 상기 전류 제한 층들(106)의 저항값은, 저 저항 상태에 있게 되지만, 상기 트랜지스터의 소스 영역 및 드레인 영역의 저항값보다 높은 저항 스위칭 층(105)의 저항값보다 낮다. 예를 들어, 상기 저항 스위칭 층(105)의 재료가 Ta2O5인 경우에, 상기 전류 제한 층들(106)의 재료는 TaO, TaO2, TaOx이며; 상기 저항 스위칭 층(105)의 재료가 HfO2인 경우에, 상기 전류 제한 층들(106)의 재료는 TaOx, TiOx, HfOx, ZrOx, 또는 AlOx이다.
상기 실시 예에서는, 복수 개의 상부 전극들(107) 및 저항 스위칭 층(105)의 전체 층이 상기 하부 전극(104) 상에 배치되어 있는데, 이 경우에 상기 하부 전극(104), 상기 저항 스위칭 층(105), 상기 전류 제한 층들(106) 및 각각의 상부 전극(107)은 복수 개의 필라멘트들을 구성하고, 소위 멀티 분할(multi-partition) 저항 랜덤 액세스 메모리가 형성된다. 프로그래밍 동작을 수행할 경우에, 분리가능한 복수 개의 필라멘트 상태들을 생성하기 위해, 상기 저항 스위칭 층(105)의 도전 상태를 변경하도록 상기 상부 전극들 각각에 전압이 선택적으로 인가될 수 있다. 독출 동작에서는, 모든 필라멘트들의 상태들이 독출됨으로써, 전류 값에 의해 쉽게 고 저항 상태에 있게 되거나 저 저항 상태에 있게 되는 (다시 말하면, 0 또는 1의 신호에 있게 되는) 메모리를 독출하는 목적을 달성하게 되고 또한 상기 기판의 점유 면적을 절감하는 효과를 달성하게 된다.
실시 예 2
도 2는 본 개시내용의 실시 예 2에 따른 RRAM의 개략적인 단면도이다. 도 2는 또한 도 1a의 라인 A-A'를 따라 절취된 단면도이다.
상기 RRAM은 트랜지스터(102), 하부 전극(104), 복수 개의 저항 스위칭 층들(105a), 복수 개의 전류 제한 층들(106) 및 복수 개의 상부 전극들(107)을 포함한다.
1T4R 구조는 상기 실시 예에서 단지 예시만을 목적으로 예로써 보인 것이고, 본 개시내용이 상기 1T4R 구조에 국한되어서는 아니 된다. 이하에서는 가능한 한 어느 부분에서라도, 구성요소들의 재료들 및 특성들이 구체적인 설명에 기재되어 있지 않은 경우에, 그러한 구성요소들의 재료들 및 특성들은 실시 예 1과 동일거나 유사한 것들로서 추정된다.
상기 실시 예의 RRAM에서는, 상기 트랜지스터(102)가 상기 기판(100) 상에 배치되어 있다. 상기 트랜지스터(102)는 게이트 전극(122), 게이트 유전체 층(123), 소스 영역(121) 및 드레인 영역(124)을 포함한다. 상기 게이트 전극(122)은 상기 기판(100) 상에 배치되어 있으며 상기 게이트 유전체 층(123)은 상기 게이트 전극(122) 및 상기 기판(100) 사이에 배치되어 있다. 상기 소스 영역(121) 및 상기 드레인 영역(124)은 상기 게이트 전극(122) 및 상기 게이트 유전체 층(123)으로 이루어진 적층체(laminated body)의 양 측면들에서 상기 기판(100) 내에 각각 배치되어 있다.
상기 하부 전극(104)은 상기 기판(100) 상에 배치되어 있다. 상기 하부 전극(104)은 플러그(103)를 통해 상기 트랜지스터(102)의 상기 드레인 영역(124)에 전기적으로 접속되어 있다. 상기 플러그(103)는 예를 들면, 층간(inter-layer) 절연 층(109) 내에 배치되어 있으며, 상기 하부 전극(104)은 상기 층간 절연 층(109) 상에 배치되어 있다.
상기 상부 전극들(107)은 상기 하부 전극(104) 상에 각각 독립적으로 배치되어 있다. 상기 실시 예에서는, 상기 상부 전극들(107)의 연장 방향(Y 방향) 및 상기 트랜지스터(102)의 상기 게이트 전극(122)을 접속하는 워드 라인(101)의 연장 방향(Y 방향)은 서로 나란하다. 다른 한 실시 예에서는, 상기 상부 전극들(107)의 연장 방향(X 방향) 및 상기 트랜지스터(102)의 상기 게이트 전극(122)을 접속하는 워드 라인(101)의 연장 방향(Y 방향)은 서로 직각을 이룬다.
상기 저항 스위칭 층들(105a)은 상기 하부 전극(104) 및 상기 상부 전극들(107) 사이에 각각 배치되어 있다.
상기 전류 제한 층들(106)은 상기 저항 스위칭 층들(105a) 및 상기 상부 전극들(107) 사이에 각각 배치되어 있다.
상기 실시 예에서는, 복수 개의 상부 전극들(107) 및 상응하는 개수의 저항 스위칭 층들(105a)이 상기 하부 전극(104) 상에 배치되어 있는데, 이 경우에 상기 하부 전극(104), 상기 저항 스위칭 층들(105a), 상기 전류 제한 층들(106) 및 상기 상부 전극들(107)은 복수 개의 필라멘트들을 구성하고, 소위 멀티 분할(multi-partition) 저항 랜덤 액세스 메모리가 형성된다. 프로그래밍 동작을 수행할 경우에, 분리가능한 복수 개의 필라멘트 상태들을 생성하기 위해, 상기 저항 스위칭 층들(105a) 각각의 도전 상태를 변경하도록 상기 상부 전극들 각각에 전압이 선택적으로 인가될 수 있다. 독출 동작에서는, 모든 필라멘트들의 상태들이 독출됨으로써, 전류 값에 의해 쉽게 고 저항 상태에 있게 되거나 저 저항 상태에 있게 되는 (다시 말하면, 0 또는 1의 신호에 있게 되는) 메모리를 독출하는 목적을 달성하게 되고 또한 상기 기판의 점유 면적을 절감하는 효과를 달성하게 된다.
실시 예 3
도 3a 및 도 3b를 참조하기 바란다. 도 3a는 본 개시내용의 실시 예 3에 따른 RRAM의 개략적인 평면도이다. 도 3b는 본 개시내용의 실시 예 3에 따른 RRAM의 개략적인 단면도이다. 도 3b는 도 3a의 라인 C-C'를 따라 절취된 개략적인 단면도이다.
상기 RRAM은 트랜지스터(302), 하부 전극(304), 저항 스위칭 층(305), 복수 개의 절연 층들(308), 복수 개의 전류 제한 층들(306) 및 복수 개의 상부 전극들(307)을 포함한다.
1T2R 구조는 상기 실시 예에서 단지 예시만을 목적으로 예로써 보인 것이고, 본 개시내용이 상기 1T2R 구조에 국한되어서는 아니 된다. 이하에서는 가능한 한 어느 부분에서라도, 구성요소들의 재료들 및 특성들이 구체적인 설명에 기재되어 있지 않은 경우에, 그러한 구성요소들의 재료들 및 특성들은 실시 예 1과 동일거나 유사한 것들로서 추정된다.
상기 실시 예의 RRAM에서는, 상기 트랜지스터(302)가 상기 기판(300) 상에 배치되어 있다. 상기 트랜지스터(302)는 게이트 전극(322), 게이트 유전체 층(323), 소스 영역(321) 및 드레인 영역(324)을 포함한다. 상기 게이트 전극(322)은 상기 기판(300) 상에 배치되어 있으며 상기 게이트 유전체 층(323)은 상기 게이트 전극(322) 및 상기 기판(300) 사이에 배치되어 있다. 상기 소스 영역(321) 및 상기 드레인 영역(324)은 상기 게이트 전극(322) 및 상기 게이트 유전체 층(323)으로 이루어진 적층체(laminated body)의 양 측면들에서 상기 기판(300) 내에 각각 배치되어 있다.
층간(inter-layer) 절연 층(309)은 상기 기판(300) 상에 배치되어 있다. 상기 층간 절연 층(309)의 재료는 예를 들면 실리콘 산화물이다. 링(ring) 형상의 하부 전극(304)은 상기 층간 절연 층(309) 내에 배치되어 있으며, 상기 링 형상의 하부 전극(304)은 상기 층간 절연 층(309)으로 커버(cover) 되어 있다. 상기 링 형상의 하부 전극(304)은 플러그(303)를 통해 상기 트랜지스터(302)의 상기 드레인 영역(324)에 전기적으로 접속되어 있다.
상기 상부 전극들(307)은 상기 하부 전극(304) 상에 각각 독립적으로 배치되어 있다. 상기 상부 전극들(307) 각각은 제1 부분(307a) 및 제2 부분(307b)으로 이루어져 있다.
상기 저항 스위칭 층(305)은 상기 하부 전극(304) 및 상기 상부 전극들(307) 사이에 배치되어 있다.
상기 절연 층들(308)은 상기 저항 스위칭 층(305) 및 상기 상부 전극들(307) 사이에 각각 독립적으로 배치되어 있다. 상기 절연 층들(308)의 재료는 예를 들면 실리콘 산화물이다.
상기 전류 제한 층들(306)은 상기 저항 스위칭 층(305) 및 상기 상부 전극들(307) 사이에 각각 독립적으로 배치되어 있으며, 상기 전류 제한 층들(306) 각각은 상기 절연 층(308)의 측벽들을 커버 한다. 상기 상부 전극들(307) 각각은 각각의 전류 제한 층(306) 및 각각의 절연 층(308)과 함께, 적층체(laminated body)를 개별적으로 구성하고, 각각의 전류 제한 층(306)은 또한 각각의 상부 전극(307)의 일부를 에워싼다. 다시 말하면, 도 3a에 도시된 바와 같이, 상기 전류 제한 층(306)은 상기 절연 층(308)의 측벽들을 커버 하고 상기 절연 층(308) 상에는 요부(凹部)(recess)가 형성된다. 상기 상부 전극(307)의 제2 부분(307b)이 상기 요부에 채워지기 때문에, 상기 전류 제한 층(306)은 상기 상부 전극(307)의 제2 부분(307b)을 커버 한다. 상기 상부 전극(307)의 제1 부분(307a)은 상기 상부 전극(307)의 제2 부분(307b) 상에 배치되어 있으며 Y 방향으로 연장되어 있다.
상기 실시 예에서는, 상기 상부 전극들(307) 및 상기 저항 스위칭 층(305)의 전체 층이 상기 하부 전극(304) 상에 배치되어 있는데, 이 경우에 상기 전류 제한 층(306)이 링 형상으로 이루어진다. 상기 상부 전극들(307), 상기 전류 제한 층들(306), 상기 저항 스위칭 층(305) 및 상기 하부 전극(304)은 복수 개의 필라멘트들을 구성하고, 소위 멀티 분할(multi-partition) RRAM이 형성된다. 프로그래밍 동작을 수행할 경우에, 분리가능한 복수 개의 필라멘트 상태들을 생성하기 위해, 상기 저항 스위칭 층(305)의 도전 상태를 변경하도록 상기 상부 전극들 각각에 전압이 선택적으로 인가될 수 있다. 독출 동작에서는, 모든 필라멘트들의 상태들이 독출됨으로써, 전류 값에 의해 쉽게 고 저항 상태에 있게 되거나 저 저항 상태에 있게 되는 (다시 말하면, 0 또는 1의 신호에 있게 되는) 메모리를 독출하는 목적을 달성하게 되고 또한 상기 기판의 점유 면적을 절감하는 효과를 달성하게 된다.
실시 예 4
도 4a 및 도 4b를 참조하기 바란다. 도 4a는 본 개시내용의 실시 예 4에 따른 RRAM의 개략적인 평면도이다. 도 4b는 본 개시내용의 실시 예 4에 따른 RRAM의 개략적인 단면도이다. 도 4b는 도 4a의 라인 C-C'를 따라 절취된 개략적인 단면도이다.
상기 RRAM은 트랜지스터(402), 하부 전극(404), 저항 스위칭 층(405), 전류 제한 층(406), 복수 개의 절연 층들(408) 및 복수 개의 상부 전극들(407)을 포함한다.
1T2R 구조는 상기 실시 예에서 단지 예시만을 목적으로 예로써 보인 것이고, 본 개시내용이 상기 1T2R 구조에 국한되어서는 아니 된다. 이하에서는 가능한 한 어느 부분에서라도, 구성요소들의 재료들 및 특성들이 구체적인 설명에 기재되어 있지 않은 경우에, 그러한 구성요소들의 재료들 및 특성들은 실시 예 3과 동일거나 유사한 것들로서 추정된다.
상기 실시 예의 RRAM에서는, 상기 트랜지스터(402)가 상기 기판(400) 상에 배치되어 있다. 상기 트랜지스터(402)는 게이트 전극(422), 게이트 유전체 층(423), 소스 영역(421) 및 드레인 영역(424)을 포함한다. 상기 게이트 전극(422)은 상기 기판(400) 상에 배치되어 있으며 상기 게이트 유전체 층(423)은 상기 게이트 전극(422) 및 상기 기판(400) 사이에 배치되어 있다. 상기 소스 영역(421) 및 상기 드레인 영역(424)은 상기 게이트 전극(422) 및 상기 게이트 유전체 층(423)으로 이루어진 적층체(laminated body)의 양 측면들에서 상기 기판(400) 내에 각각 배치되어 있다.
층간(inter-layer) 절연 층(409)은 상기 기판(400) 상에 배치되어 있다. 링(ring) 형상의 하부 전극(404)은 상기 층간 절연 층(409) 내에 배치되어 있으며, 상기 링 형상의 하부 전극(404)은 상기 층간 절연 층(409)으로 커버(cover) 되어 있다. 상기 링 형상의 하부 전극(404)은 플러그(403)를 통해 상기 트랜지스터(402)의 상기 드레인 영역(424)에 전기적으로 접속되어 있다.
상기 저항 스위칭 층(405)은 상기 하부 전극(404) 상에 배치되어 있다. 상기 전류 제한 층(406)은 상기 저항 스위칭 층(405) 상에 배치되어 있다. 상기 절연 층들(408)은 상기 전류 제한 층(406) 상에 각각 독립적으로 배치되어 있다.
상기 상부 전극들(407)은 상기 2개의 절연 층(408) 상에 각각 독립적으로 배치되어 있으며, 상기 절연 층들(408)의 측벽들 하방으로 연장되어 상기 절연 층들(408)의 측벽들을 커버 하고, 그럼으로써 상기 전류 제한 층(406)이 상기 상부 전극들(407)에 직접 전기적으로 접속되게 한다. 다시 말하면, 상기 상부 전극들(407) 각각이 제1 부분(407a), 제2 부분(407b) 및 제3 부분(407c)을 포함한다. 상기 상부 전극(407)의 제2 부분(407b)은 상기 절연 층(408) 상에 배치되어 있다. 상기 상부 전극(407)의 제3 부분(407c)은 상기 절연 층(408)의 측벽들 및 상기 상부 전극(407)의 제2 부분(407b)에 배치되어 있는데, 다시 말하면 상기 상부 전극(407)의 제3 부분(407c)은 상기 절연 층(408) 및 상기 상부 전극(407)의 제2 부분(407b)을 커버 한다. 상기 상부 전극(407)의 제1 부분(407a)은 상기 상부 전극(407)의 제2 부분(407b) 상에 배치되어 있으며 Y 방향으로 연장되어 있다.
상기 실시 예에서는, 상기 상부 전극들(407) 및 상기 저항 스위칭 층(405)의 전체 층이 상기 하부 전극(404) 상에 배치되어 있는데, 이 경우에 상기 절연 층(408)을 커버 하는 상기 상부 전극(407)의 부분이 링 형상으로 이루어진다. 상기 상부 전극들(407), 상기 전류 제한 층(406), 상기 저항 스위칭 층(405) 및 상기 하부 전극(404)은 복수 개의 필라멘트들을 구성하고, 소위 멀티 분할(multi-partition) RRAM이 형성된다. 프로그래밍 동작을 수행할 경우에, 분리가능한 복수 개의 필라멘트 상태들을 생성하기 위해, 상기 저항 스위칭 층(405)의 도전 상태를 변경하도록 상기 상부 전극들 각각에 전압이 선택적으로 인가될 수 있다. 독출 동작에서는, 모든 필라멘트들의 상태들이 독출됨으로써, 전류 값에 의해 쉽게 고 저항 상태에 있게 되거나 저 저항 상태에 있게 되는 (다시 말하면, 0 또는 1의 신호에 있게 되는) 메모리를 독출하는 목적을 달성하게 되고 또한 상기 기판의 점유 면적을 절감하는 효과를 달성하게 된다.
위의 내용을 고려해 보면, 본 개시내용에서는, 상기 트랜지스터의 상기 드레인 영역 상에 복수 개의 필라멘트들이 나란하게 접속되어 있는 구조를 통해, 고온 환경에서 RRAM 소자의 0 및 1의 디지털 신호들 간의 차이를 인식하는데 있어서의 어려움에 관련된 문제가 해결될 수 있음으로써, 상기 기판의 점유 면적을 절감하는 효과가 달성된다.
비록 본 개시내용이 위의 실시 예들을 참조하여 설명되었지만, 당업자에게는 위에서 설명한 실시 예들에 대한 수정들이 본 개시내용의 진정한 의미로부터 벗어나지 않고 이루어질 수 있음이 자명해질 것이다. 따라서, 본 개시내용의 범위는 위에 기재한 구체적인 설명에 의해서 정해지는 것이 아니고 첨부된 청구항들에 의해 정해지게 된다.

Claims (13)

  1. 저항 랜덤 액세스 메모리로서,
    기판;
    상기 기판상에 배치되어 있는 트랜지스터;
    상기 기판상에 배치되어 있으며 상기 트랜지스터의 소스/드레인에 전기적으로 접속되어 있는 하부 전극;
    상기 하부 전극 상에 배치되어 있는 복수 개의 상부 전극들;
    상기 하부 전극 및 상기 복수 개의 상부 전극들 사이에 각각 배치되어 있는 복수 개의 저항 스위칭 층들; 및
    상기 복수 개의 저항 스위칭 층들 및 상기 복수 개의 상부 전극들 사이에 각각 배치되어 있는 복수 개의 전류 제한 층들;
    을 포함하는, 저항 랜덤 액세스 메모리.
  2. 제1항에 있어서, 상기 복수 개의 상부 전극들의 개수는 4개 이상인, 저항 랜덤 액세스 메모리.
  3. 제1항에 있어서, 상기 복수 개의 저항 스위칭 층들은 하나(1)로서 일체로 형성되는, 저항 랜덤 액세스 메모리.
  4. 제1항에 있어서, 상기 복수 개의 상부 전극들 및 상기 하부 전극의 재료는 TiN 또는 ITO를 포함하는, 저항 랜덤 액세스 메모리.
  5. 제1항에 있어서, 상기 복수 개의 저항 스위칭 층들의 재료는 Ta2O5 또는 HfO2를 포함하는, 저항 랜덤 액세스 메모리.
  6. 제1항에 있어서, 상기 복수 개의 전류 제한 층들의 재료는 TaO, TaO2, TaOx, TiOx, HfOx, ZrOx, 또는 AlOx를 포함하며, x는 조정 후의 아화학양론비(substoichiometric ratio)를 나타내는, 저항 랜덤 액세스 메모리.
  7. 제1항에 있어서, 상기 복수 개의 상부 전극들의 연장 방향 및 상기 트랜지스터의 게이트 전극을 접속하는 워드 라인의 연장 방향은 서로 직각을 이루거나 서로 나란한, 저항 랜덤 액세스 메모리.
  8. 제1항에 있어서,
    상기 저항 랜덤 액세스 메모리는,
    상기 복수 개의 저항 스위칭 층들 및 상기 복수 개의 상부 전극들 사이에 각각 배치된 복수 개의 절연 층들;
    을 부가적으로 포함하며,
    상기 복수 개의 전류 제한 층들 각각은 상기 복수 개의 절연 층들의 측벽들을 각각 커버(cover) 하는, 저항 랜덤 액세스 메모리.
  9. 제8항에 있어서, 상기 하부 전극은 링-형상으로 이루어져 있는, 저항 랜덤 액세스 메모리.
  10. 제8항에 있어서, 상기 복수 개의 상부 전극들 및 상기 하부 전극의 재료는 TiN 또는 ITO를 포함하는, 저항 랜덤 액세스 메모리.
  11. 제1항에 있어서,
    상기 저항 랜덤 액세스 메모리는,
    상기 복수 개의 전류 제한 층들 상에 각각 배치된 복수 개의 절연 층들;
    을 부가적으로 포함하며,
    상기 복수 개의 상부 전극들은 상기 복수 개의 절연 층들 상에 각각 배치되어 있고, 상기 절연 층들의 측벽들 하방으로 연장되어 상기 절연 층들의 측벽들을 커버 하고 상기 복수 개의 전류 제한 층들에 직접 전기적으로 접속되는, 저항 랜덤 액세스 메모리.
  12. 제11항에 있어서, 상기 하부 전극은 링-형상으로 이루어져 있는, 저항 랜덤 액세스 메모리.
  13. 제11항에 있어서, 상기 복수 개의 상부 전극들 및 상기 하부 전극의 재료는 TiN 또는 ITO를 포함하는, 저항 랜덤 액세스 메모리.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220001467A (ko) * 2020-06-29 2022-01-05 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 3d 적층형 메모리 및 제조 방법

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102609243B1 (ko) * 2018-09-21 2023-12-05 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US10734447B2 (en) 2018-10-22 2020-08-04 International Business Machines Corporation Field-effect transistor unit cells for neural networks with differential weights
CN111326539B (zh) * 2018-12-14 2022-12-02 华邦电子股份有限公司 电阻式随机存取存储器及其形成方法
US10700277B1 (en) * 2019-02-01 2020-06-30 Globalfoundries Singapore Pte. Ltd. Memory device and a method for forming the memory device
US10636842B1 (en) 2019-02-21 2020-04-28 Winbond Electronics Corp. Resistive random access memory and method for forming the same
US11024672B2 (en) 2019-04-15 2021-06-01 United Microelectronics Corp. Structure of memory device and fabrication method thereof
US11296147B2 (en) * 2019-05-16 2022-04-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing memory device having spacer
US11075338B2 (en) * 2019-05-24 2021-07-27 International Business Machines Corporation Resistive memory cell structure
CN110635026A (zh) * 2019-08-15 2019-12-31 北京大学 一种1TnR存算阵列单元的制备方法
US10811092B1 (en) * 2019-08-16 2020-10-20 Winbond Electronics Corp. RRAM with plurality of 1TnR structures
CN112635661B (zh) * 2019-10-09 2023-08-01 联华电子股份有限公司 多位可变电阻式存储器单元及其形成方法
EP3886104B1 (en) 2020-03-26 2024-01-24 Centre National de la Recherche Scientifique Resistive random memory architecture with high integration density and control method thereof
CN111640863B (zh) * 2020-05-19 2023-12-19 厦门半导体工业技术研发有限公司 一种半导体集成电路器件及其制造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4499740B2 (ja) * 2003-12-26 2010-07-07 パナソニック株式会社 記憶素子、メモリ回路、半導体集積回路
JP2006127583A (ja) * 2004-10-26 2006-05-18 Elpida Memory Inc 不揮発性半導体記憶装置及び相変化メモリ
WO2007023569A1 (ja) 2005-08-26 2007-03-01 Fujitsu Limited 不揮発性半導体記憶装置及びその書き込み方法
JP4017650B2 (ja) * 2005-12-02 2007-12-05 シャープ株式会社 可変抵抗素子及びその製造方法
US7910907B2 (en) 2006-03-15 2011-03-22 Macronix International Co., Ltd. Manufacturing method for pipe-shaped electrode phase change memory
KR100827661B1 (ko) 2006-10-31 2008-05-07 삼성전자주식회사 이중의 하부 전극을 갖는 상변화 기억소자 및 그 제조방법
KR101048199B1 (ko) * 2006-11-20 2011-07-08 파나소닉 주식회사 비휘발성 반도체 기억 장치 및 그 제조 방법
CN101207178B (zh) 2006-12-22 2010-12-01 南亚科技股份有限公司 相变存储元件及其制造方法
JP2010135581A (ja) 2008-12-05 2010-06-17 Panasonic Corp 不揮発性半導体記憶装置およびその製造方法
JP2012094759A (ja) 2010-10-28 2012-05-17 Elpida Memory Inc 半導体装置
US8681530B2 (en) 2011-07-29 2014-03-25 Intermolecular, Inc. Nonvolatile memory device having a current limiting element
US8866121B2 (en) * 2011-07-29 2014-10-21 Sandisk 3D Llc Current-limiting layer and a current-reducing layer in a memory device
TWI483394B (zh) 2011-12-27 2015-05-01 Ind Tech Res Inst 電阻式隨機存取記憶體及其製作方法
US8846484B2 (en) * 2012-02-15 2014-09-30 Intermolecular, Inc. ReRAM stacks preparation by using single ALD or PVD chamber
US9299926B2 (en) * 2012-02-17 2016-03-29 Intermolecular, Inc. Nonvolatile memory device using a tunnel oxide layer and oxygen blocking layer as a current limiter element
KR20140068162A (ko) 2012-09-05 2014-06-05 가부시키가이샤 아루박 저항 변화 소자 및 그 제조 방법
US8912518B2 (en) 2012-11-08 2014-12-16 Intermolecular, Inc. Resistive random access memory cells having doped current limiting layers

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220001467A (ko) * 2020-06-29 2022-01-05 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 3d 적층형 메모리 및 제조 방법
US11729997B2 (en) 2020-06-29 2023-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. 3D stackable memory and methods of manufacture

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Publication number Publication date
JP2016225605A (ja) 2016-12-28
US10157962B2 (en) 2018-12-18
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TWI569488B (zh) 2017-02-01
ES2734279T3 (es) 2019-12-05
EP3101689A1 (en) 2016-12-07
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CN106206940B (zh) 2019-07-09
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