CN106068561A - 具有导电通孔的基板 - Google Patents

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Abstract

基板包括加有电介质聚合物(215)的衬里的多个通孔(210)，该电介质聚合物(215)具有基本均匀的厚度。该基本均匀的厚度在加有电介质聚合物层衬里的通孔内提供了内腔，该内腔在该通孔内基本上处于中心。由此，后续将金属(220)沉积到每个加有电介质聚合物层衬里的通孔的内腔中提供了具有基本上处于中心的金属导体的导电通孔。

Description

具有导电通孔的基板
H.B.蔚、D.W.金、J.李和S.顾
相关申请的交叉引用
本申请要求于2014年3月4日提交的美国专利申请序列号14/196,481的申请日的优先权，该申请通过援引全部纳入于此。
技术领域
本申请涉及基板，并且尤其涉及具有导电通孔的基板。
背景技术
在基板(诸如玻璃)中形成导电通孔会遇到许多问题。通常，原始玻璃基板通过激光钻孔或蚀刻来穿孔以形成期望的通孔。电介质层压工艺随后在经蚀刻或钻有孔的原始玻璃基板中填充通孔并用层压电介质涂覆该基板的上表面和下表面。制造商随后必须采用第二钻孔或蚀刻工艺来重新打开经电介质填充的通孔以形成以电介质作衬里的通孔。用金属来镀敷以电介质作衬里的通孔完成期望的导电通孔。由于第二钻孔工艺，此类导电通孔的形成可以被指定为通孔中通孔(via-in-via)工艺。
该第二钻孔工艺的问题在于，由于基板被做得越来越薄，期望也要减小通孔直径。但是在用来在第二钻孔步骤期间对准基板的配准过程中存在可观的容限，从而钻孔可能不会在每个经电介质填充的通孔的中心。例如，由于玻璃的透明度，因此难以对在配准过程期间在玻璃基板上使用的对准标记进行成像。偏离中心的钻孔给重新打开的通孔留下了厚度不均匀的电介质衬里，这在当用金属填充该重新打开的通孔时是不合期望的，因为金属不会处于通孔的中心。例如，图1A示出了常规的圆形通孔100，该通孔100最初用层压电介质105填充并随后被重新钻孔。因为用于对准该第二钻孔的配准过程中的容限，所以沉积到钻有孔的电介质105中的金属110相对于由基板通孔壁115定义的通孔中心是中心偏离的。这是相当有问题的，因为容限可以使得沿着点A(沿着基板壁115)不留下电介质衬里。缺失电介质衬里导致了中空和金属沉积问题。作为结果，通孔中通孔工艺可以实现的纵横比(基板厚度与通孔直径的比率)存在常规上的限制。该限制进而抑制了密度，因为互连间距不能够由于通孔中通孔工艺要求相对低的纵横比(诸如2:1)而减小。例如，若基板厚度为200微米，则通孔直径需要至少为100微米。该所得的相对宽的导电通孔由此抑制了密度。此外，由于层压期间所要求的物理力，将电介质层压到原始钻有孔的基板上是有问题的。由于玻璃基板的脆弱性，这在层压玻璃基板时尤其存在问题。
相应地，本领域存在对不需要通孔中通孔工艺来形成的导电通孔的需求。
概述
为了提供没有通孔中通孔(via-in-via)工艺的缺点的具有导电通孔的基板，基板通孔使用化学气相沉积(CVD)工艺以电介质聚合物层作衬里。因为CVD工艺，电介质聚合物层跨基板(包括通孔内)具有基本上均匀的厚度。该电介质聚合物层具有使得尽管电介质聚合物层作为通孔的衬里、每个通孔仍保留开口内腔的厚度。换言之，电介质聚合物被沉积成不填充该通孔，而是作为替代，形成作为每个通孔衬里的电介质聚合物层，从而保留开口内腔。该电介质聚合物层的均匀厚度绕每个开口内腔的外周延伸，从而每个开口内腔由此基本上在该通孔的中心。
金属可随后沉积到该通孔中的开口内腔以在每个通孔内形成金属导体，该每个通孔从该基板的第一表面延伸到相对的第二表面。由于该电介质聚合物层的基本上均匀的厚度，每个金属导体基本上在每个通孔内处于中心。这是十分有益的，因为该通孔的纵横比与常规通孔中通孔工艺产生的通孔相比可得到增加。此外，该电介质聚合物层的沉积在后续处理步骤期间保护了该基板。相反，常规通孔中通孔工艺中使用的电介质层压工艺由于在该电介质层压期间需要的物理力而增加了基板破坏的改变。参照以下具体描述，这些和其他益处可以被更好地领会。
附图简述
图1A是使用常规通孔中通孔工艺形成的导电通孔的横截面视图。
图1B是根据本公开的实施例形成的导电通孔的横截面视图。
图2A是根据本公开的实施例的包括不使用通孔中通孔工艺形成的两个金属层和导电通孔的基板的横截面视图。
图2B是根据本公开的实施例的包括不使用通孔中通孔工艺形成的四个金属层和导电通孔的基板的横截面视图。
图3A是用于形成图2A的基板的钻有孔的原始玻璃基板的横截面视图。
图3B是通孔加有电介质聚合物的衬里之后的图3A的基板的横截面视图。
图3C是在沉积金属晶种层之后的图3B的基板的横截面视图。
图3D是在沉积和图案化光阻层之后的图3B的基板的横截面视图。
图3E是沉积金属以形成两个金属层和导电通孔之后的图3D的基板的横截面视图。
图3F是剥离经图案化的光阻层之后的图3E的基板的横截面视图。
图4是根据本公开的实施例的需要通孔中通孔工艺来制造包含导电通孔的基板的示例方法的流程图。
图5解说了根据本公开的实施例的纳入包含导电通孔的封装的一些示例电子系统。
描述
提供了不需要通孔中通孔(via-in-via)工艺的具有通孔的基板。为了提供对所公开的基板的有益属性的更好理解，首先要讨论一些术语。如本文中所使用的，术语“通孔”在没有进一步限定的情况下是指基板中的贯穿孔。例如，具有第一表面和相对的第二表面的原始基板可以从第一表面贯穿到第二表面进行激光钻孔以形成通孔。相反，术语“导电通孔”是指包含金属导体的通孔。通孔使用化学气相沉积工艺用电解质聚合物加衬里以形成加有电介质聚合物衬里的通孔。随后可以将金属沉积到加有电介质聚合物衬里的通孔中以完成导电通孔。
将通孔加以电介质聚合物层衬里是十分有益的，因为化学气相沉积工艺确保了电解质聚合物衬里的基本均匀的厚度。电介质聚合物的沉积被定时，从而通孔并未完全被电介质聚合物填满，但是作为替代，其加有电介质聚合物层的衬里从而保留可以在随后接纳后续的金属沉积的足够大的开口内腔直径。所得的金属向每个加有电介质聚合物衬里的通孔的内腔中的沉积由此相对于基板中的通孔壁处于中心。例如，圆形通孔120可以按图1B的横截面视图形成在基板中。若电介质聚合物层125使用化学气相沉积工艺沉积，那么其将会具有相对于基板通孔壁130的外周基本均匀的厚度。金属110的后续沉积由此在导电通孔120内处于中心。相反，通孔中通孔工艺遭受到导电通孔内偏离中心的金属的可能性。给出该有益的金属在导电通孔内置于中心，纵横比可以被大幅增强。例如，本文所公开的导电通孔的纵横比可以高达10：1或者甚至30：1或者更大。相反，常规的通孔中通孔工艺通常限于低得多的纵横比，诸如2:1。所公开的导电通孔由此可以具有相对小的直径，这促成了降低的互连间隔并由此增强了密度。此外，电介质聚合层的沉积不涉及基板上的物理力并且保护基板免受后续制造步骤中的损坏。相反，通孔中通孔工艺的电介质层压工艺涉及基板断裂的危险，特别是在脆弱基板(诸如玻璃)的情况下。这些和其它优点可通过以下对一些示例实施例的讨论来更好地领会。
示例实施例
用于支持所公开的导电通孔的基板一般可以是平坦的，并且由此具有第一平坦表面和相对的第二平坦表面。该导电通孔在第一和第二平坦表面之间延伸。然而，将领会，非平坦基板表面也在本公开的范围之内。每个基板表面可以支持一个或多个金属层，这一个或多个金属层被图案化成互连、焊盘和其他导电结构。若每个基板表面仅支持一个金属层，那么该基板可以被标示为双金属层基板。如果每个基板表面支持两个金属层，那么该基板可以被标示为四金属层基板。本文中所公开的基板的金属层的数目是设计选择。首先会讨论双金属层实施例，随后讨论四金属层实施例。
图2A中的横截面示出了具有导电通孔210的双金属层基板200。以下讨论公开了玻璃基板200，但是将领会导电通孔210可以很容易地形成在其他类型的基板中，诸如有机聚合物基板和半导体基板。每个导电通孔210包括置于中心的金属导体220，这些金属导体从基板200的第一表面201延伸到基板200的相对第二表面202。沉积金属导体220以完成每个导电通孔210还形成了毗邻于基板第一表面201的第一金属层230，和毗邻于基板第二表面202的第二金属层235。例如，第一金属层230可以被图案化以形成焊盘240。此外，第一金属层230可以被图案化以形成焊盘240和金属导体220的对应一者之间的互连(未解说)。类似地，第二金属层235可以被图案化以形成焊盘250和互连(未解说)。
为了促成焊盘240和250中的恰适一者到对应金属导体220的互连，可以沉积金属导体220使其具有形成金属层230中的横向延伸221以及金属层235中的横向延伸222的I形横截面。不管它们的横截面形状如何，每个金属导体220在每个导电通孔210内基本处于中心。特别地，该处于中心受到覆盖基板表面201和202以及每个导电通孔210的基板通孔壁205的具有基本上均匀的厚度的电介质聚合物层215的影响。因为电介质聚合物层215是使用例如化学气相沉积工艺沉积的，所以其具有相对均匀的厚度。电介质聚合物层215的厚度取决于沉积时间，沉积工艺的时间越长，厚度越大。例如，一些实施例可以具有5微米的电介质聚合物层215的厚度，而其他实施例可以具有更大的厚度，诸如20微米。取决于用于形成电介质聚合物215的沉积时间，其他实施例可以具有此范围外的厚度。然而，电介质聚合物层215的沉积是受控的，从而为每个通孔219留出开口的内腔，该内腔随后由对应的金属导体220填充。
电介质聚合物层215可包括聚对二甲苯(聚对苯二亚甲基))、聚萘、特氟龙、聚酰亚胺或者可以使用化学气相沉积(CVD)形成恰适的电介质单体的其他合适的电介质聚合物。不管各实施例中使用的具体电介质聚合物为何，CVD工艺为电介质聚合物层215确保了相对均匀的厚度。结果，金属导体220将在每个导电通孔210的基板通孔壁205内基本上处于中心。金属导体220与金属层230和235的沉积可以使用电镀沉积技术(镀敷)(诸如通过半加成工艺)来执行。替换地，可以使用无电镀沉积。电镀可要求在沉积金属导体220之前，首先将晶种层225沉积在电介质聚合物层215上。相反，无电镀沉积工艺确实要求晶种层。金属导体220与金属层230和235可包括任何合适的金属(诸如，铜或镍)。类似地，晶种层225可包括金、银、钨或其他金属(诸如，铜或镍)。在沉积金属以形成金属导体220以及金属层230和235之后，电介质层或钝化层255可以毗邻基板200的表面201沉积。电介质层255被图案化以暴露焊盘240。类似的电介质层或钝化层260可以毗邻基板200的表面202沉积并图案化以暴露焊盘250。一管芯(或多个管芯)可以随后耦合到焊盘240，而焊盘250可以耦合到电路板以完成集成电路封装。替换地，基板200可以用来支持无源组件或另一封装基板(诸如在封装上封装(package-on-package)构造中)。注意，电介质层/钝化层255和260也可以被图案化以类似于焊盘240和250暴露金属导体220。
图2B中示出了包括多个导电通孔270的四金属层基板265。关于覆盖基板265的表面201和202的电介质聚合物层215，如参照图2A所讨论地形成了金属层230和235。类似地，晶种层225如参照图2A所讨论地那样沉积。在形成晶种层225之后，诸如通过电镀沉积或无电镀工艺来沉积金属以仅在通孔壁205内部分填充以在电介质聚合物层215上形成中空金属导体227。相反，此类沉积步骤在图2A的基板200中产生了实心金属导体220。每个中空金属导体227具有从基板265的表面201延伸到基板265的表面202的开口内腔。附加电介质聚合物层215可以随后在沉积金属导体280之前沉积在中空金属导体227的内腔之内。金属导体280类似于图2A的金属导体220，其中金属导体280完全填充剩余通孔内腔并从基板表面201延伸到基板表面202。形成金属导体280的同一金属沉积也形成了附加金属层270和275。金属层270毗邻金属层230，而金属层275毗邻金属层235。如果电镀沉积工艺被用来形成金属层270和275以及金属导体280，则在形成金属导体280之前，附加晶种层285可以沉积在附加电介质聚合物层215之上。如类似于参照图2A所讨论的，附加金属层270和275被图案化以形成期望的焊盘和互连。例如，金属层270可以被图案化以形成通过通孔耦合到金属层230内的互连240的焊盘290。类似地，金属层275可以被图案化以形成通过通孔耦合到金属层235内的互连250的焊盘295。将容易领会，可以用类似的方式形成附加的金属层。如类似于关于图2A的基板200讨论的，在沉积金属层270和275以及金属导体280之后，可以沉积电介质或钝化层255和260。
不管形成了多少金属层，所得导电通孔可以视为包括用于传导电信号的装置。例如，双金属层实施例中的此类装置包括金属导体220，而该装置可包括四金属层实施例中的中空金属导体227和金属导体280。现在将讨论一些示例制造方法。
示例制造方法
双金属层基板制造过程可以图3A中所示地那样开始。基板200(诸如原始玻璃基板、有机聚合物基板或半导体基板)被穿孔来形成具有基板通孔壁205的通孔300。例如，基板200可以被激光钻孔或机械钻孔而形成通孔300。替换地，通孔300可以被蚀刻贯穿基板200。如图3B中所示，在形成通孔300之后，除了加基板通孔壁205的衬里之外，电介质聚合物层215可以通过化学气相沉积工艺沉积来覆盖基板200的表面201和202。电介质聚合物层215可包括聚对二甲苯(聚对苯二亚甲基)、聚萘、特氟龙、聚酰亚胺或者可以使用化学气相沉积(CVD)形成恰适的电介质单体的其他合适的电介质聚合物。例如，在聚对二甲苯化学气相沉积工艺中，在裂解阶段中，固体二聚物被加热，从而其形成了单体气体。钻有孔的基板200的真空室接纳单体气体，该单体气体随后聚合到钻有孔的基板200上以形成聚对二甲苯层，作为电介质聚合物层215。钻有孔的基板经受单体气体的时间长度确定了所得电介质聚合物层215的厚度。在一些实施例中，5到20微米的厚度是合适的，虽然将领会在替换性实施例中可以使用更薄或更厚的电介质聚合物层215。该厚度也取决于通孔直径。例如，若通孔直径是30微米，则将无法使用15微米厚度的电介质聚合物层215，因为所得通孔随后将被电介质聚合物完全填充。将会没有金属导电体220可以镀敷到其中的通孔。换言之，若通孔直径是100微米，那么15微米厚度的电介质聚合物层215可以是合适的，其中所得的加有电介质聚合物层衬里的通孔仍然具有直径为70微米的开口内腔来接纳金属导体220。电介质聚合物层215的沉积是有益的，因为其实现了如参照图1B所讨论的通孔300中处于中心的导体。此外，电介质聚合物层215保护脆弱的基板材料(诸如，玻璃)使其在后续处理步骤期间不断裂。
如图3C中所示，晶种层225可以随后沉积在电介质聚合物层215之上。例如，晶种层225(诸如，铜、镍、钨、银或金)可以被旋涂或以其他方式沉积到电介质聚合物层215上。晶种层225可以相对较薄，诸如厚度仅为数微米或更小。将领会，若诸如在无电镀实施例中后续不使用电镀工艺，则晶种层225可以被省略。如图3D中所示，在形成晶种层225之后，掩模层305可以沉积在基板200的表面201和202上的晶种层225之上。例如，掩模层305可以使用光刻技术来图案化。在图案化之后，掩模层305掩蔽掉基板200上的在后续的金属层形成中不会接纳金属的那些区域。
如图3E中所示，在图案化掩模305在适当位置的情况下，金属可以诸如通过镀敷工艺沉积以形成金属层230和235以及金属导体220。替换地，无电镀沉积工艺可以被用来沉积金属层230和235以及金属导体220。金属层230和235以及金属导体220可包括铜、镍或其他合适的金属。金属导体220的沉积完成了导电通孔210的形成。相同的金属沉积也通过毗邻基板200的表面201的图案化掩模305的开口沉积金属层230以形成期望的焊盘240以及也形成去往金属导体220的互连(未解说)。类似地，该金属的沉积也沉积金属层235以形成期望的焊盘250和对应的互连(未解说)。如图3F中所示，图案化掩模304可以随后被剥离或移除。晶种层225的暴露区域(那些未被焊盘240和250覆盖的部分)可以随后被蚀刻掉，之后沉积电介质/钝化层255和250(图2A中所示)以完成具有导电通孔的基板(substarate-with-conductive-vias)的制造。
附加金属层(诸如图2B的层270和275)的制造是类似的。例如，在如图2E中所示的形成金属层230和235之后，沉积了如图2B中所示的附加电介质聚合物215以覆盖金属层230和235，以及加中空金属导体227的衬里。在沉积附加晶种层285之后，可以沉积第二图案化掩模层(未解说)，从而焊盘290和295与金属导体280的沉积一起形成。第二图案化掩模随后被蚀刻掉，之后闪蚀晶种层285(在包括晶种层的实施例中)。电介质/钝化层255和260的沉积将完成四金属层构造。将领会，可以用类似的方式增加附加的金属层。
该制造过程可概述为如图4的流程图中所示。初始步骤400包括在延伸通过基板的通孔内沉积电介质聚合物层。后续步骤405包括在电介质聚合物层上沉积金属以形成导电通孔。此类沉积可以使用电镀或无电镀技术来执行。现在将会讨论纳入了本文所公开的具有有益导电通孔的基板的一些示例电子系统。
示例电子系统
包括如本文中所公开的具有导电通孔的基板的集成电路封装可以被纳入到各种各样的电子系统中。例如，如图5中所示，蜂窝电话500、膝上型设备505和平板PC 510都可以包括纳入根据本公开构建的基板的集成电路封装。其他示例性电子系统(诸如音乐播放器、视频播放器、通信设备和个人计算机)也可以用根据本公开构建的集成电路封装来配置。
如本领域普通技术人员至此将领会的并取决于手头的具体应用，可以在本公开的设备的材料、装置、配置和使用方法上做出许多修改、替换和变动而不会脱离本公开的精神和范围。有鉴于此，本公开的范围不应当被限定于本文中所解说和描述的特定实施例(因为其仅是作为本公开的一些示例)，而应当与所附权利要求及其功能等同方案完全相当。

Claims (30)

1.一种器件，包括：
具有第一表面和相对第二表面的基板，其中所述基板包括多个通孔，所述通孔从所述第一表面延伸到所述第二表面；
电介质聚合物层，所述电介质聚合物层在所述基板的所述第一和第二表面上的并且加为所述通孔的衬里；以及
对应于所述多个通孔的多个金属导体，每个金属导体通过对应的通孔从所述基板的所述第一表面延伸到所述第二表面。
2.如权利要求1所述的器件，其特征在于，进一步包括所述金属导体和所述电解质聚合物层之间的晶种层。
3.如权利要求2所述的器件，其特征在于，所述晶种层在每个通孔内围绕内腔，并且其中每个金属导体填充其对应通孔中的内腔。
4.如权利要求1所述的器件，其特征在于，进一步包括毗邻所述第一表面的第一多个焊盘和毗邻所述第二表面的第二多个焊盘。
5.如权利要求1所述的器件，其特征在于，所述多个金属导体包括多个中空金属导体，并且其中所述电介质聚合物层进一步加为所述中空金属导体的衬里以在所述中空金属导体内形成加有电介质聚合物层衬里的内腔，所述器件进一步包括对应于所述多个通孔的多个第二金属导体，每个第二金属导体填充所述对应通孔中的所述中空金属导体的加有所述电介质聚合物层衬里的内腔。
6.如权利要求1所述的器件，其特征在于，所述电介质聚合物层选自下组：聚对苯二亚甲基、聚萘、特氟龙和聚酰亚胺。
7.如权利要求1所述的器件，其特征在于，所述基板选自由玻璃、半导体和有机聚合物组成的组。
8.如权利要求3所述的器件，其特征在于，每个金属导体具有I形横截面。
9.如权利要求1所述的器件，其特征在于，所述金属导体包括铜。
10.如权利要求4所述的器件，其特征在于，进一步包括毗邻所述第一表面的第一钝化层，所述第一钝化层被图案化以暴露所述第一多个焊盘。
11.如权利要求10所述的器件，其特征在于，进一步包括毗邻所述第二表面的第二钝化层，所述第二钝化层被图案化以暴露所述第二多个焊盘。
12.如权利要求1所述的器件，其特征在于，所述器件被结合在以下至少一者中：蜂窝电话、膝上型设备、平板设备、音乐播放器、通信设备、计算机和视频播放器。
13.如权利要求5所述的器件，其特征在于，所述第二金属导体被配置成形成多个焊盘。
14.一种方法，包括：
在延伸通过基板的通孔内沉积电介质聚合物层；以及
在所述通孔内在所述电介质聚合物层上沉积金属以形成导电通孔。
15.如权利要求14所述的方法，其特征在于，所述通孔包括从所述基板的第一表面向所述基板的相对第二表面延伸的多个通孔，并且其中沉积所述电介质聚合物层进一步包括在所述基板的所述第一表面和所述第二表面上沉积所述电介质聚合物层。
16.如权利要求15所述的方法，其特征在于，进一步包括图案化覆盖所述第一表面的所述电介质聚合物层上的掩模层，所述经图案化的掩模层暴露所述电介质聚合物层的部分，其中所述金属沉积在所述电介质聚合物层的暴露部分上。
17.如权利要求14所述的方法，其特征在于，进一步包括在所述电介质聚合物层上沉积晶种层，其中沉积金属包括镀敷到所述晶种层上。
18.如权利要求14所述的方法，其特征在于，沉积金属包括金属的无电镀沉积。
19.如权利要求15所述的方法，其特征在于，沉积金属在每个通孔中形成中空金属导体，所述方法进一步包括：
沉积附加电介质聚合物以用电介质聚合物层加为每个中空金属导体的衬里；以及
在每个加有电介质聚合物层衬里的中空金属导体内沉积金属以形成导电通孔。
20.一种器件，包括：
包括多个通孔的基板；
加为所述多个通孔的衬里的电介质聚合物层；以及
用于通过所述多个通孔传导信号的装置。
21.如权利要求20所述的器件，其特征在于，所述装置包括配置成在每个加有电介质聚合物层衬里的通孔内完全填充内腔的金属。
22.如权利要求20所述的器件，其特征在于，每个加有电介质聚合物衬里的通孔的装置包括中空金属桩和延伸通过所述中空金属桩的实心金属导体。
23.如权利要求22所述的器件，其特征在于，附加电介质聚合物层将所述中空金属桩与所述实心金属导体绝缘。
24.如权利要求22所述的器件，其特征在于，所述基板选自由玻璃、半导体和有机聚合物组成的组。
25.如权利要求22所述的器件，其特征在于，进一步包括毗邻所述基板的第一表面的多个焊盘，以及通过对应多个互连耦合到所述多个焊盘的管芯。
26.一种方法，包括：
形成从基板的第一表面延伸到所述基板的相对第二表面的多个通孔；
在每个通孔内沉积电介质聚合物层，所述电介质聚合物层在每个通孔内形成内腔；以及
在每个内腔内沉积金属以从所述多个通孔形成多个导电通孔。
27.如权利要求26所述的方法，其特征在于，沉积所述电介质聚合物层包括所述电介质聚合物层的化学气相沉积。
28.如权利要求26所述的方法，其特征在于，形成所述多个通孔包括在玻璃基板中以激光钻孔形成所述通孔。
29.如权利要求26所述的方法，其特征在于，沉积所述金属包括镀敷所述金属。
30.如权利要求26所述的方法，其特征在于，沉积所述金属包括所述金属的无电镀沉积。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109378296A (zh) * 2018-10-11 2019-02-22 深圳市修颐投资发展合伙企业（有限合伙） 电子零件与基板互连方法
CN114942539A (zh) * 2022-06-10 2022-08-26 昆山弗莱吉电子科技有限公司 用于液晶显示器的玻璃基板及其生产工艺

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9812359B2 (en) * 2015-06-08 2017-11-07 Globalfoundries Inc. Thru-silicon-via structures
MY191331A (en) * 2016-12-30 2022-06-16 Intel Corp Substrate with gradiated dielectric for reducing impedance mismatch
CN111010797A (zh) * 2018-10-08 2020-04-14 中兴通讯股份有限公司 电路板、设备及过孔形成方法
MY202414A (en) 2018-11-28 2024-04-27 Intel Corp Embedded reference layers fo semiconductor package substrates
US11282777B2 (en) * 2019-12-31 2022-03-22 Advanced Semiconductor Engineering, Inc. Semiconductor package and method of manufacturing the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080122031A1 (en) * 2006-07-11 2008-05-29 Rockwell Scientific Licensing, Llc Vertical electrical device
US20120193811A1 (en) * 2011-01-31 2012-08-02 Yang ming-kun Interposer and method for forming the same
US20130126224A1 (en) * 2011-11-23 2013-05-23 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method of manufacturing the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2002323388A1 (en) * 2001-08-24 2003-03-10 Mcnc Research & Development Institute Through-via vertical interconnects, through-via heat sinks and associated fabrication methods
EP1465246B1 (en) 2003-04-03 2013-12-18 Imec Method for producing electrical through hole interconnects
JP2005026405A (ja) 2003-07-01 2005-01-27 Sharp Corp 貫通電極構造およびその製造方法、半導体チップならびにマルチチップ半導体装置
US7345350B2 (en) 2003-09-23 2008-03-18 Micron Technology, Inc. Process and integration scheme for fabricating conductive components, through-vias and semiconductor components including conductive through-wafer vias
JP2005332936A (ja) 2004-05-19 2005-12-02 Canon Inc 半導体装置および半導体装置の製造方法
JP2006024653A (ja) * 2004-07-06 2006-01-26 Tokyo Electron Ltd 貫通基板および貫通基板の製造方法
KR100858075B1 (ko) 2004-07-06 2008-09-11 도쿄엘렉트론가부시키가이샤 인터포저
US7129567B2 (en) 2004-08-31 2006-10-31 Micron Technology, Inc. Substrate, semiconductor die, multichip module, and system including a via structure comprising a plurality of conductive elements
US7772116B2 (en) 2005-09-01 2010-08-10 Micron Technology, Inc. Methods of forming blind wafer interconnects
US8115292B2 (en) 2008-10-23 2012-02-14 United Test And Assembly Center Ltd. Interposer for semiconductor package
US8816505B2 (en) 2011-07-29 2014-08-26 Tessera, Inc. Low stress vias
KR101916225B1 (ko) 2012-04-09 2018-11-07 삼성전자 주식회사 Ｔｓｖ를 구비한 반도체 칩 및 그 반도체 칩 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080122031A1 (en) * 2006-07-11 2008-05-29 Rockwell Scientific Licensing, Llc Vertical electrical device
US20120193811A1 (en) * 2011-01-31 2012-08-02 Yang ming-kun Interposer and method for forming the same
US20130126224A1 (en) * 2011-11-23 2013-05-23 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method of manufacturing the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109378296A (zh) * 2018-10-11 2019-02-22 深圳市修颐投资发展合伙企业（有限合伙） 电子零件与基板互连方法
CN114942539A (zh) * 2022-06-10 2022-08-26 昆山弗莱吉电子科技有限公司 用于液晶显示器的玻璃基板及其生产工艺

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