JPH0758431A - 三次元性の薄膜型相互接続体およびその製造方法 - Google Patents
三次元性の薄膜型相互接続体およびその製造方法Info
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- JPH0758431A JPH0758431A JP6134435A JP13443594A JPH0758431A JP H0758431 A JPH0758431 A JP H0758431A JP 6134435 A JP6134435 A JP 6134435A JP 13443594 A JP13443594 A JP 13443594A JP H0758431 A JPH0758431 A JP H0758431A
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- Manufacturing & Machinery (AREA)
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- Production Of Multi-Layered Print Wiring Board (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Combinations Of Printed Boards (AREA)
Abstract
(57)【要約】
【目的】 異なる面にそれぞれ配置されている各電気素
子の間をも各接触パッド１８を介して相互接続しうるよ
うな２つ以上のコネクタ１４を有する三次元性の薄膜型
相互接続体１２を、各コネクタ内に高密度に導電性バイ
ア３０が形成されるように構成することを目的とする。 【構成】 基板２２と、該基板上において各誘電体層２
４−１〜２４−５と各配線面２６−１〜２６−３又はグ
ランド面３２とが交互にデポジットされたものと、最後
にデポジットされた誘電体層２４−５からそれぞれ延び
ていて上記配線面のうちの何れかと電気接続されるよう
にデポジットされた各バイア３０と、上記各バイア上に
それぞれデポジットされた各接触パッド１８と、あるコ
ネクタに存在する各接触パッドと他のコネクタに存在す
る対応の各接触パッドとをそれぞれ電気接続するように
してデポジットされた各ワイヤ１６とにより構成され
る。
子の間をも各接触パッド１８を介して相互接続しうるよ
うな２つ以上のコネクタ１４を有する三次元性の薄膜型
相互接続体１２を、各コネクタ内に高密度に導電性バイ
ア３０が形成されるように構成することを目的とする。 【構成】 基板２２と、該基板上において各誘電体層２
４−１〜２４−５と各配線面２６−１〜２６−３又はグ
ランド面３２とが交互にデポジットされたものと、最後
にデポジットされた誘電体層２４−５からそれぞれ延び
ていて上記配線面のうちの何れかと電気接続されるよう
にデポジットされた各バイア３０と、上記各バイア上に
それぞれデポジットされた各接触パッド１８と、あるコ
ネクタに存在する各接触パッドと他のコネクタに存在す
る対応の各接触パッドとをそれぞれ電気接続するように
してデポジットされた各ワイヤ１６とにより構成され
る。
Description
【０００１】
【産業上の利用分野】本発明は、多数の電気素子相互間
で電気信号などを伝送するための相互接続体およびその
製造方法に関する。特に本発明は、異なる面にそれぞれ
配置された２つ以上の電気素子の間を相互接続するため
の相互接続体およびその製造方法に関する。
で電気信号などを伝送するための相互接続体およびその
製造方法に関する。特に本発明は、異なる面にそれぞれ
配置された２つ以上の電気素子の間を相互接続するため
の相互接続体およびその製造方法に関する。
【０００２】
【従来の技術】一般にコンピータなどの分野において
は、各種の電気的な相互接続体を利用することによっ
て、多数の各種の電気素子が相互に、あるいは別の回路
基板などに電気接続される。かかる電気的な相互接続体
は、通常、剛性又は準可撓性を有する誘電体材料で作ら
れた本体をそなえている。かかる本体には所定数の導電
性ワイヤが配設されており、各該導電性ワイヤを介して
上記各電気素子相互間に電力および電気信号が伝送され
うる。かかる相互接続体は当該分野においてよく知られ
ており、該相互接続体における１つの面には、該相互接
続体に接続しようとする第１の電気素子に形成されてい
る対応の各電気接触部とそれぞれ電気接続させるための
各電気接触部が配設され、また該相互接続体における他
の面には、該相互接続体に接続しようとする第２の電気
素子に形成されている対応の各電気接触部とそれぞれ電
気接続させるための各電気接触部が配設されている。し
たがって該対応する各電気接触部同志を電気接続するこ
とによって、該相互接続体の本体内に形成されている各
導電性ワイヤを介して、所要の電力および電気信号が上
記第１および第２の各電気素子相互間で伝送されるよう
になる。
は、各種の電気的な相互接続体を利用することによっ
て、多数の各種の電気素子が相互に、あるいは別の回路
基板などに電気接続される。かかる電気的な相互接続体
は、通常、剛性又は準可撓性を有する誘電体材料で作ら
れた本体をそなえている。かかる本体には所定数の導電
性ワイヤが配設されており、各該導電性ワイヤを介して
上記各電気素子相互間に電力および電気信号が伝送され
うる。かかる相互接続体は当該分野においてよく知られ
ており、該相互接続体における１つの面には、該相互接
続体に接続しようとする第１の電気素子に形成されてい
る対応の各電気接触部とそれぞれ電気接続させるための
各電気接触部が配設され、また該相互接続体における他
の面には、該相互接続体に接続しようとする第２の電気
素子に形成されている対応の各電気接触部とそれぞれ電
気接続させるための各電気接触部が配設されている。し
たがって該対応する各電気接触部同志を電気接続するこ
とによって、該相互接続体の本体内に形成されている各
導電性ワイヤを介して、所要の電力および電気信号が上
記第１および第２の各電気素子相互間で伝送されるよう
になる。
【０００３】ところで一般にコンピュータなどにおいて
は、各種のマルチ・チップモジュールなどを含む多数の
各種電気素子が設けられており、これらの各種電気素子
は該コンピュータ内において、他の各種電気素子と何ら
かの形態でそれぞれ相互に電気接続されることが必要あ
る。この場合、該コンピュータに対するデータ処理容量
およびデータ処理速度を増大させる必要性が増加するに
したがって、該コンピュータ内に配設されるべき各電気
素子の数も増加してくる。したがって該コンピュータ内
に配設されるべきかかる各電気素子の数の増加に対処す
るためには、上記各電気素子のサイズを小型化するか、
又は上記各電気素子同志を集積化して単一の集積パッケ
ージを形成させるかする必要がある。このように上記各
電気素子のサイズを小型化するか又は集積化することに
よって、上記各電気素子によって占有されるスペースの
量が実質的に少くなり、これによって、かかる小型化あ
るいは集積化をしない場合に比し、同一のスペース内に
より多数の電気素子を収容することが容易となる。
は、各種のマルチ・チップモジュールなどを含む多数の
各種電気素子が設けられており、これらの各種電気素子
は該コンピュータ内において、他の各種電気素子と何ら
かの形態でそれぞれ相互に電気接続されることが必要あ
る。この場合、該コンピュータに対するデータ処理容量
およびデータ処理速度を増大させる必要性が増加するに
したがって、該コンピュータ内に配設されるべき各電気
素子の数も増加してくる。したがって該コンピュータ内
に配設されるべきかかる各電気素子の数の増加に対処す
るためには、上記各電気素子のサイズを小型化するか、
又は上記各電気素子同志を集積化して単一の集積パッケ
ージを形成させるかする必要がある。このように上記各
電気素子のサイズを小型化するか又は集積化することに
よって、上記各電気素子によって占有されるスペースの
量が実質的に少くなり、これによって、かかる小型化あ
るいは集積化をしない場合に比し、同一のスペース内に
より多数の電気素子を収容することが容易となる。
【０００４】しかしながら、かかる各電気素子の小型化
あるいは集積化をしたとしても、該コンピュータ内にお
いては、上記各電気素子の間を相互接続するための電気
的な相互接続体を、上記各電気素子の数とほぼ同数だけ
配設する必要がある。したがって、上記各電気素子のサ
イズが小型化されるにつれて、該コンピュータ内に配設
しうる上記各電気素子の数が増加するとともに、上記各
電気素子の間を相互接続するに必要な上記電気的な相互
接続体の数も増加することになる。更にまた上記したス
ペースを有効に利用するためには、かかる小型化された
上記各電気素子を互にきわめて接近させた状態で配設す
る必要がある。これらの理由によって、該コンピュータ
内での所定のスペース当りに存在すべき電気的接続部の
数がきわめて高密度になる。
あるいは集積化をしたとしても、該コンピュータ内にお
いては、上記各電気素子の間を相互接続するための電気
的な相互接続体を、上記各電気素子の数とほぼ同数だけ
配設する必要がある。したがって、上記各電気素子のサ
イズが小型化されるにつれて、該コンピュータ内に配設
しうる上記各電気素子の数が増加するとともに、上記各
電気素子の間を相互接続するに必要な上記電気的な相互
接続体の数も増加することになる。更にまた上記したス
ペースを有効に利用するためには、かかる小型化された
上記各電気素子を互にきわめて接近させた状態で配設す
る必要がある。これらの理由によって、該コンピュータ
内での所定のスペース当りに存在すべき電気的接続部の
数がきわめて高密度になる。
【０００５】したがって上記各電気素子に電気接続され
るべき各電気的接続部の高密度化を達成するためには、
該電気的な相互接続体を高密度型とする必要がある。換
言すれば、該電気的な相互接続体は、上記各電気的接続
部の高密度化を達成する上で、上記各電気的接続部が互
い違いになるような配列で構成されることが望ましい。
この点、かかる電気的な相互接続体をプリント配線手法
を使用して製造することはよく知られているが、かかる
プリント配線手法を使用した場合には、各該相互接続体
内に形成されうる電気的接続部の数が実質的に制限され
る。すなわち、上記したような高性能のコンピュータな
どにおいて使用される上記各電気素子に対する各電気的
接続部を高密度化させるには、上記プリント配線手法を
使用することによってえられる相互接続体よりも、より
高密度の電気的接続部をそなえた相互接続体を実現する
ことが必要となる。
るべき各電気的接続部の高密度化を達成するためには、
該電気的な相互接続体を高密度型とする必要がある。換
言すれば、該電気的な相互接続体は、上記各電気的接続
部の高密度化を達成する上で、上記各電気的接続部が互
い違いになるような配列で構成されることが望ましい。
この点、かかる電気的な相互接続体をプリント配線手法
を使用して製造することはよく知られているが、かかる
プリント配線手法を使用した場合には、各該相互接続体
内に形成されうる電気的接続部の数が実質的に制限され
る。すなわち、上記したような高性能のコンピュータな
どにおいて使用される上記各電気素子に対する各電気的
接続部を高密度化させるには、上記プリント配線手法を
使用することによってえられる相互接続体よりも、より
高密度の電気的接続部をそなえた相互接続体を実現する
ことが必要となる。
【０００６】ところで上述したような高性能のコンピュ
ータなどを構成するにあたっては、マルチ・チップモジ
ュールなどを含む多数の各種電気素子が、所定のスペー
スを有効に利用しうるような態様で相互接続されなけれ
ばならない。かかるスペースの有効利用をしようとする
と、相互接続されるべき各電気素子を互に異なる面にそ
れぞれ配置する必要性が生ずる。したがって、かかる態
様で配置されている上記各電気素子間の電気的な相互接
続を達成するためには、該電気的な相互接続体は、上記
したような異なる面にそれぞれ配置されている各電気素
子の間を相互接続しうるような構成を有するように形成
されなければならない。
ータなどを構成するにあたっては、マルチ・チップモジ
ュールなどを含む多数の各種電気素子が、所定のスペー
スを有効に利用しうるような態様で相互接続されなけれ
ばならない。かかるスペースの有効利用をしようとする
と、相互接続されるべき各電気素子を互に異なる面にそ
れぞれ配置する必要性が生ずる。したがって、かかる態
様で配置されている上記各電気素子間の電気的な相互接
続を達成するためには、該電気的な相互接続体は、上記
したような異なる面にそれぞれ配置されている各電気素
子の間を相互接続しうるような構成を有するように形成
されなければならない。
【０００７】すなわちかかる高性能のコンピュータなど
は、あらゆる異なった方向にそれぞれ配置されている多
数の各種電気素子で構成されており、またこれらの各種
電気素子の間を相互接続しうるような電気的相互接続手
段を必要とする。しかし実際には、各電気素子の間を通
常の方法で相互接続しようとすると、互に相互接続され
るべき各電気素子を所定の単一方向に沿ってそれぞれ配
置せざるをえない。しかしながら、特にコンピュータな
どの分野では、最近該コンピュータの性能としてより一
層の高速化とより一層の大容量化との必要性が求められ
ているので、かかるコンピュータを構成するきわめて多
数の各種電気素子を互に結合させるためには、かかる各
種電気素子の配列状態をより自由自在に設定したいとい
う要求が、急速に高まってきている。しかるに、相互接
続されるべき各電気素子同志をあらゆる可能な方向で相
互接続できるような電気的相互接続体を設計しまた製造
することは、これまで困難であった。
は、あらゆる異なった方向にそれぞれ配置されている多
数の各種電気素子で構成されており、またこれらの各種
電気素子の間を相互接続しうるような電気的相互接続手
段を必要とする。しかし実際には、各電気素子の間を通
常の方法で相互接続しようとすると、互に相互接続され
るべき各電気素子を所定の単一方向に沿ってそれぞれ配
置せざるをえない。しかしながら、特にコンピュータな
どの分野では、最近該コンピュータの性能としてより一
層の高速化とより一層の大容量化との必要性が求められ
ているので、かかるコンピュータを構成するきわめて多
数の各種電気素子を互に結合させるためには、かかる各
種電気素子の配列状態をより自由自在に設定したいとい
う要求が、急速に高まってきている。しかるに、相互接
続されるべき各電気素子同志をあらゆる可能な方向で相
互接続できるような電気的相互接続体を設計しまた製造
することは、これまで困難であった。
【０００８】更にかかる高性能のコンピュータなどを構
成するにあたっては、互に異なる高さの異なる面などに
それぞれ配置された２つ以上の電気素子の間を相互接続
しうるような相互接続体もしばしば必要となる。このよ
うな場合には、かかる２つ以上の電気素子に対する相互
接続体は、あらゆる可能な方向に適応するように構成さ
れる必要があり、したがってますます各該電気素子に対
する相互接続構成が複雑化する。更にまた、多数の異な
る面にそれぞれ配置された多数の電気素子の間を電気的
に相互接続しうるような電気的相互接続体においては、
各該電気素子に対する電気的接続部を多数個形成しうる
ように構成されることも必要となる（すなわち高密度型
の電気的相互接続体とされる必要がある）。
成するにあたっては、互に異なる高さの異なる面などに
それぞれ配置された２つ以上の電気素子の間を相互接続
しうるような相互接続体もしばしば必要となる。このよ
うな場合には、かかる２つ以上の電気素子に対する相互
接続体は、あらゆる可能な方向に適応するように構成さ
れる必要があり、したがってますます各該電気素子に対
する相互接続構成が複雑化する。更にまた、多数の異な
る面にそれぞれ配置された多数の電気素子の間を電気的
に相互接続しうるような電気的相互接続体においては、
各該電気素子に対する電気的接続部を多数個形成しうる
ように構成されることも必要となる（すなわち高密度型
の電気的相互接続体とされる必要がある）。
【０００９】ここで各該電気素子に対する電気的接続部
を多数個形成する必要があるのは、上記したような高性
能のコンピュータを構成する際にスペースを有効に利用
する必要があるからである。コンピュータ技術および電
子技術の発展に伴って、該コンピュータを構成するのに
使用される各種電気素子のサイズが小型化されてきた。
かかる各種電気素子のサイズの小型化は、これらの電気
素子を統合化することによってかなり達成されうる。１
例として、多数の集積回路を組合せることによって単一
のマルチ・チップモジュールが形成される。かかるマル
チ・チップモジュール（ＭＣＭ）は、そのサイズは比較
的小型であるが、多数の各種回路で構成されており、こ
れらの各種回路にはすべて所定の電気的接続部が必要と
なる。したがって、かかるマルチ・チップモジュール
（ＭＣＭ）の間を相互接続するために用いられる電気的
相互接続体は高密度型とされる必要があり、これによっ
て小さなスペース内に存在する上述したような多数の電
気的接続部に適応させることが可能となる。
を多数個形成する必要があるのは、上記したような高性
能のコンピュータを構成する際にスペースを有効に利用
する必要があるからである。コンピュータ技術および電
子技術の発展に伴って、該コンピュータを構成するのに
使用される各種電気素子のサイズが小型化されてきた。
かかる各種電気素子のサイズの小型化は、これらの電気
素子を統合化することによってかなり達成されうる。１
例として、多数の集積回路を組合せることによって単一
のマルチ・チップモジュールが形成される。かかるマル
チ・チップモジュール（ＭＣＭ）は、そのサイズは比較
的小型であるが、多数の各種回路で構成されており、こ
れらの各種回路にはすべて所定の電気的接続部が必要と
なる。したがって、かかるマルチ・チップモジュール
（ＭＣＭ）の間を相互接続するために用いられる電気的
相互接続体は高密度型とされる必要があり、これによっ
て小さなスペース内に存在する上述したような多数の電
気的接続部に適応させることが可能となる。
【００１０】
【発明が解決しようとする課題】したがって、かかる電
気的な相互接続体は、多数の電気的接続部に適応しうる
ように構成されること、換言すれば、上述したような高
性能のコンピュータなどに存在する各電気的接続部に適
応させうるような高密度型の相互接続体とされることが
望ましい。またかかる電気的な相互接続体は、種々の異
なる高さや位置、あるいは種々の異なる面にそれぞれ配
置されている２つ以上の電気素子の間を相互接続しうる
ように構成されることが望ましい。更にかかる電気的な
相互接続体は所定の表面領域内にできるだけ多数の電気
的接続部が形成されるように構成されることが望まし
い。更にまた、かかる電気的な相互接続体を製造する方
法が、使用される各材料のことをも含め、実用的かつ経
済的に有利な方法であることが望ましい。
気的な相互接続体は、多数の電気的接続部に適応しうる
ように構成されること、換言すれば、上述したような高
性能のコンピュータなどに存在する各電気的接続部に適
応させうるような高密度型の相互接続体とされることが
望ましい。またかかる電気的な相互接続体は、種々の異
なる高さや位置、あるいは種々の異なる面にそれぞれ配
置されている２つ以上の電気素子の間を相互接続しうる
ように構成されることが望ましい。更にかかる電気的な
相互接続体は所定の表面領域内にできるだけ多数の電気
的接続部が形成されるように構成されることが望まし
い。更にまた、かかる電気的な相互接続体を製造する方
法が、使用される各材料のことをも含め、実用的かつ経
済的に有利な方法であることが望ましい。
【００１１】
【課題を解決するための手段および作用】したがって本
発明においては、異なる面にそれぞれ配置された２つ以
上の電気素子の間を電気接続することができるととも
に、高密度に各電気的接続部が形成された三次元性の薄
膜型相互接続体およびその製造方法が提供される。かか
る薄膜型相互接続体を製造するにあたっては、先ず基板
の表面上に第１の誘電体層がデポジット形成される。次
いで導電性の配線（信号線など）面が、該第１の誘電体
層の表面上において、互に電気的に隔離された各選択位
置にデポジット形成される。次いで該第１の誘電体層と
同様の材料からなる第２の誘電体層が、該配線面の表面
上と、該配線面の各形成位置を除く範囲に存在する該第
１の誘電体層の表面上とにデポジット形成される。
発明においては、異なる面にそれぞれ配置された２つ以
上の電気素子の間を電気接続することができるととも
に、高密度に各電気的接続部が形成された三次元性の薄
膜型相互接続体およびその製造方法が提供される。かか
る薄膜型相互接続体を製造するにあたっては、先ず基板
の表面上に第１の誘電体層がデポジット形成される。次
いで導電性の配線（信号線など）面が、該第１の誘電体
層の表面上において、互に電気的に隔離された各選択位
置にデポジット形成される。次いで該第１の誘電体層と
同様の材料からなる第２の誘電体層が、該配線面の表面
上と、該配線面の各形成位置を除く範囲に存在する該第
１の誘電体層の表面上とにデポジット形成される。
【００１２】次いで所定数のスルーホールが、該第２の
誘電体層の表面から直前にデポジット形成された該配線
面まで延びるようにして、該第２の誘電体層内に形成さ
れる。ここでこのようにして形成される各スルーホール
の数および配列状態は、該相互接続体に電気接続しよう
とする各電気素子に対する電気的接続条件に応じて決定
される。次いで上記各スルーホールに導電体材料が充填
されることによって、各バイアが形成される。以下同様
にして、配線面の選択的なデポジット形成と、誘電体層
のデポジット形成と、所定数のスルーホールの形成と、
各該スルーホールに対する導電体材料の充填（バイアの
デポジット形成）とが順次繰返されて、各配線面および
各バイアの配列状態がそれぞれ所定の配列状態となるよ
うにされる。
誘電体層の表面から直前にデポジット形成された該配線
面まで延びるようにして、該第２の誘電体層内に形成さ
れる。ここでこのようにして形成される各スルーホール
の数および配列状態は、該相互接続体に電気接続しよう
とする各電気素子に対する電気的接続条件に応じて決定
される。次いで上記各スルーホールに導電体材料が充填
されることによって、各バイアが形成される。以下同様
にして、配線面の選択的なデポジット形成と、誘電体層
のデポジット形成と、所定数のスルーホールの形成と、
各該スルーホールに対する導電体材料の充填（バイアの
デポジット形成）とが順次繰返されて、各配線面および
各バイアの配列状態がそれぞれ所定の配列状態となるよ
うにされる。
【００１３】上述したように各配線面は、直前にデポジ
ット形成された誘電体層上での各選択位置にデポジット
形成される。その結果、上記各選択位置においてそれぞ
れ構成される各配線面と各誘電体層とを含む多層構成部
分が、１つの配線面セットとなる。このようにして本発
明における薄膜型相互接続体においては、各該配線面セ
ットによってそれぞれ構成される少なくとも２つのコネ
クタが形成される。ここで上述したようにして上記配線
面セットを形成するにあたって、必要があれば、ある配
線面を選択的にデポジット形成する代りに、グランド面
を選択的にデポジット形成するようにしてもよい。かか
るグランド面は、導電体材料で構成されており、きわめ
て接近した状態で順次配列されている各配線面相互の間
で発生する可能性のある予期しない電磁的障害などを抑
制するように機能する。ただし、かかるグランド面は、
上記各配線面とは異なり、如何なるバイアとの電気的接
続をも必要としない。
ット形成された誘電体層上での各選択位置にデポジット
形成される。その結果、上記各選択位置においてそれぞ
れ構成される各配線面と各誘電体層とを含む多層構成部
分が、１つの配線面セットとなる。このようにして本発
明における薄膜型相互接続体においては、各該配線面セ
ットによってそれぞれ構成される少なくとも２つのコネ
クタが形成される。ここで上述したようにして上記配線
面セットを形成するにあたって、必要があれば、ある配
線面を選択的にデポジット形成する代りに、グランド面
を選択的にデポジット形成するようにしてもよい。かか
るグランド面は、導電体材料で構成されており、きわめ
て接近した状態で順次配列されている各配線面相互の間
で発生する可能性のある予期しない電磁的障害などを抑
制するように機能する。ただし、かかるグランド面は、
上記各配線面とは異なり、如何なるバイアとの電気的接
続をも必要としない。
【００１４】このようにして上記各配線面および各バイ
アの配列状態がそれぞれ所定の配列状態とされたなら
ば、所定数の接触パッドが、最後にデポジット形成され
た誘電体層の表面（該相互接続体の前表面となる）上に
デポジット形成される。すなわちかかる接触パッドは、
該配線面セットを構成している最前面側の誘電体層（最
後にデポジット形成された誘電体層）内にデポジット形
成されている各バイアにそれぞれ対応した各位置にデポ
ジット形成される。このようにして、上記各接触パッド
は、上記各配線面のうちの何れかの配線面に電気接続さ
れている各バイアとそれぞれ電気接続される。次いで所
定数のワイヤが、上記最後にデポジット形成された誘電
体層の表面上に選択的にデポジット形成される。ここで
各該ワイヤは、あるコネクタを形成するある配線面セッ
トにデポジット形成された各接触パッドと、他のコネク
タを形成する他の配線面セットにデポジット形成された
対応する各接触パッドとの間を、それぞれ電気接続する
ような要領で、デポジット形成される。
アの配列状態がそれぞれ所定の配列状態とされたなら
ば、所定数の接触パッドが、最後にデポジット形成され
た誘電体層の表面（該相互接続体の前表面となる）上に
デポジット形成される。すなわちかかる接触パッドは、
該配線面セットを構成している最前面側の誘電体層（最
後にデポジット形成された誘電体層）内にデポジット形
成されている各バイアにそれぞれ対応した各位置にデポ
ジット形成される。このようにして、上記各接触パッド
は、上記各配線面のうちの何れかの配線面に電気接続さ
れている各バイアとそれぞれ電気接続される。次いで所
定数のワイヤが、上記最後にデポジット形成された誘電
体層の表面上に選択的にデポジット形成される。ここで
各該ワイヤは、あるコネクタを形成するある配線面セッ
トにデポジット形成された各接触パッドと、他のコネク
タを形成する他の配線面セットにデポジット形成された
対応する各接触パッドとの間を、それぞれ電気接続する
ような要領で、デポジット形成される。
【００１５】このようにして各該コネクタにそれぞれデ
ポジット形成されている互に対応する各接触パッドの間
にそれぞれ延びるようにデポジット形成された各該ワイ
ヤは、上記基板と各誘電体層とにより構成される中間体
上を横切ることになる。ここで該中間体を除去すると、
各該コネクタが各該ワイヤを介して機械的かつ電気的に
相互接続された状態となる。このようにして本発明にか
かる薄膜型相互接続体においては、該相互接続体を構成
する各該コネクタの間が、可撓性を有する各該ワイヤを
介して接続されているので、互に異なる面にそれぞれ配
置されている各電気素子との電気接続を達成することが
可能となる。ここで各該配線面、各該グランド面、各該
バイア、各該接触パッド、および各該ワイヤは、それぞ
れ互にほぼ等しい熱膨張係数を有する導電体材料で構成
されている。これらの素子の熱膨張係数を整合させるこ
とは、機械的欠陥に絡む熱的ストレスの発生を抑制する
上で望ましい。
ポジット形成されている互に対応する各接触パッドの間
にそれぞれ延びるようにデポジット形成された各該ワイ
ヤは、上記基板と各誘電体層とにより構成される中間体
上を横切ることになる。ここで該中間体を除去すると、
各該コネクタが各該ワイヤを介して機械的かつ電気的に
相互接続された状態となる。このようにして本発明にか
かる薄膜型相互接続体においては、該相互接続体を構成
する各該コネクタの間が、可撓性を有する各該ワイヤを
介して接続されているので、互に異なる面にそれぞれ配
置されている各電気素子との電気接続を達成することが
可能となる。ここで各該配線面、各該グランド面、各該
バイア、各該接触パッド、および各該ワイヤは、それぞ
れ互にほぼ等しい熱膨張係数を有する導電体材料で構成
されている。これらの素子の熱膨張係数を整合させるこ
とは、機械的欠陥に絡む熱的ストレスの発生を抑制する
上で望ましい。
【００１６】本発明にかかる薄膜型相互接続体は、必要
に応じて、２つ以上のコネクタを有するように構成され
ることもできる。更にまた、各該コネクタでの該前表面
と対向する背面側に、互にほぼ相補的に作用するような
各係合部が一体的に形成されうる。これらの各係合部
は、各該コネクタの背面同志の位置整合を達成するため
に使用されることができ、したがって、もし形状不変の
（フレキシブルでない）薄膜型相互接続体が所望される
場合には、所要の接着剤を介して各該コネクタ同志が一
体的に付着されるようにして使用することもできる。
に応じて、２つ以上のコネクタを有するように構成され
ることもできる。更にまた、各該コネクタでの該前表面
と対向する背面側に、互にほぼ相補的に作用するような
各係合部が一体的に形成されうる。これらの各係合部
は、各該コネクタの背面同志の位置整合を達成するため
に使用されることができ、したがって、もし形状不変の
（フレキシブルでない）薄膜型相互接続体が所望される
場合には、所要の接着剤を介して各該コネクタ同志が一
体的に付着されるようにして使用することもできる。
【００１７】ところで一般に、この種の電気的相互接続
体は、少なくとも２つの電気素子の間の電気接続を行な
うように形成された所定数の導電性ワイヤをそなえてい
る。かかる電気素子との相互接続を達成するためには、
各該ワイヤの両端部分は誘電体材料の中に常に固定され
ていることが好ましい。このように各該ワイヤの両端部
分を誘電体材料の中に固定させることによって、各該ワ
イヤの配列状態を、該相互接続体に接続しようとする各
電気素子と常に正しく対応するような配列状態とするこ
とができる。この場合、本発明のように薄膜手法を使用
することによって、きわめて径が小さく多数の電気的接
続をなしうるような多数のワイヤが誘電体本体内に固定
されたような相互接続体を容易に製造することが可能と
なる。
体は、少なくとも２つの電気素子の間の電気接続を行な
うように形成された所定数の導電性ワイヤをそなえてい
る。かかる電気素子との相互接続を達成するためには、
各該ワイヤの両端部分は誘電体材料の中に常に固定され
ていることが好ましい。このように各該ワイヤの両端部
分を誘電体材料の中に固定させることによって、各該ワ
イヤの配列状態を、該相互接続体に接続しようとする各
電気素子と常に正しく対応するような配列状態とするこ
とができる。この場合、本発明のように薄膜手法を使用
することによって、きわめて径が小さく多数の電気的接
続をなしうるような多数のワイヤが誘電体本体内に固定
されたような相互接続体を容易に製造することが可能と
なる。
【００１８】更にまた本発明のように薄膜手法を使用す
ることによって、上記したプリント配線手法によってえ
られる電気的相互接続体よりも、はるかに高密度に各電
気的接続部が形成されるように該相互接続体を構成する
ことができる。すなわち該プリント配線手法によって製
造される相互接続体は、いくつかの個別の（ディスクリ
ートな）層によって構成されており、各層は、その一部
が選択的に除去された導電体部分をその表面に有する誘
電体材料で構成されている。このようにして構成された
いくつかの層が所定の配列関係となるようにして積み重
ねられ、これによって、ある層の表面に残存している各
信号トレース形成用の各導電体部分と、他の各層の表面
に残存している各信号トレース形成用の各導電体部分と
が、所定の位置関係でそれぞれ対応するようにされる。
次いで最後に積み重ねられた層の露出表面から該積み重
ねられた各層を通して、各スルーホールが所定の各位置
に形成される。次いで上記各スルーホールに導電体材料
が充填されることにより、上記各層にそれぞれ形成され
ている各信号トレース相互間の電気接続部が形成され
る。したがって、このようにして形成される各電気接続
部の直径、更にいえば該相互接続体内に形成される各電
気接続部相互間の間隔は、ドリルビットなどの直径によ
って規定される。しかるに、該ドリルビットなどの直径
は、ドリル操作の際に該積み重ねられた各層を貫通させ
るのに耐えられるだけの機械的強度が該ドリルビットに
要求されることから、ある限度以上には小さくすること
ができない。その結果、かかるプリント配線手法を用い
た場合には、上記各電気接続部相互間で達成しうる最小
間隔は、例えばほぼ０．１ミリメートル程度となって、
それ以上に小さくすることはできない。
ることによって、上記したプリント配線手法によってえ
られる電気的相互接続体よりも、はるかに高密度に各電
気的接続部が形成されるように該相互接続体を構成する
ことができる。すなわち該プリント配線手法によって製
造される相互接続体は、いくつかの個別の（ディスクリ
ートな）層によって構成されており、各層は、その一部
が選択的に除去された導電体部分をその表面に有する誘
電体材料で構成されている。このようにして構成された
いくつかの層が所定の配列関係となるようにして積み重
ねられ、これによって、ある層の表面に残存している各
信号トレース形成用の各導電体部分と、他の各層の表面
に残存している各信号トレース形成用の各導電体部分と
が、所定の位置関係でそれぞれ対応するようにされる。
次いで最後に積み重ねられた層の露出表面から該積み重
ねられた各層を通して、各スルーホールが所定の各位置
に形成される。次いで上記各スルーホールに導電体材料
が充填されることにより、上記各層にそれぞれ形成され
ている各信号トレース相互間の電気接続部が形成され
る。したがって、このようにして形成される各電気接続
部の直径、更にいえば該相互接続体内に形成される各電
気接続部相互間の間隔は、ドリルビットなどの直径によ
って規定される。しかるに、該ドリルビットなどの直径
は、ドリル操作の際に該積み重ねられた各層を貫通させ
るのに耐えられるだけの機械的強度が該ドリルビットに
要求されることから、ある限度以上には小さくすること
ができない。その結果、かかるプリント配線手法を用い
た場合には、上記各電気接続部相互間で達成しうる最小
間隔は、例えばほぼ０．１ミリメートル程度となって、
それ以上に小さくすることはできない。
【００１９】これに対して本発明のようにして薄膜手法
を用いた場合には、かかる相互接続体が、誘電体材料か
らなる薄膜をデポジット形成するステップと、配線面形
成用の導電体材料からなる薄膜を選択的にデポジット形
成するステップと、誘電体薄膜および配線面薄膜の上に
誘電体材料からなる薄膜をデポジット形成するステップ
などを用いて構成されうる。ここで上記各電気素子に対
する各電気的接続部は、最後にデポジット形成された誘
電体薄膜での、各該電気的接続部の数と所要ピッチとに
対応した各部分を選択的にエッチング除去して各スルー
ホールを形成し、該エッチングにより形成された各スル
ーホールに、ベーパデポジションなどのようなメタルデ
ポジション手法を用いて、導電体材料を充填することに
よって形成される。かかる薄膜手法を用いてかかる相互
接続体を構成することによって、上記したようなプリン
ト配線手法によってえられる相互接続体におけるより
も、はるかに小さい直径となるように各該電気的接続部
を形成することが可能となる。その理由は、かかる選択
的なエッチング手法によって形成される各スルーホール
の径の値は、上述したようなドリルビットに要求される
機械的強度などによって何等制約されることがないから
である。このようにして、本発明においては、上記した
各電気的接続部を従来のものよりはるかに小径に形成す
ることができるので、上記各電気的接続部同志を従来の
ものよりはるかに接近させて配置形成することが容易と
なり、これによって従来よりはるかに高密度の相互接続
体を構成することができる。その結果、本発明において
は、かかる薄膜手法を用いることによって、上記各電気
的接続部相互間で達成しうる最小間隔を、例えばほぼ１
０マイクロメートル程度にまで小さくすることが可能と
なる。
を用いた場合には、かかる相互接続体が、誘電体材料か
らなる薄膜をデポジット形成するステップと、配線面形
成用の導電体材料からなる薄膜を選択的にデポジット形
成するステップと、誘電体薄膜および配線面薄膜の上に
誘電体材料からなる薄膜をデポジット形成するステップ
などを用いて構成されうる。ここで上記各電気素子に対
する各電気的接続部は、最後にデポジット形成された誘
電体薄膜での、各該電気的接続部の数と所要ピッチとに
対応した各部分を選択的にエッチング除去して各スルー
ホールを形成し、該エッチングにより形成された各スル
ーホールに、ベーパデポジションなどのようなメタルデ
ポジション手法を用いて、導電体材料を充填することに
よって形成される。かかる薄膜手法を用いてかかる相互
接続体を構成することによって、上記したようなプリン
ト配線手法によってえられる相互接続体におけるより
も、はるかに小さい直径となるように各該電気的接続部
を形成することが可能となる。その理由は、かかる選択
的なエッチング手法によって形成される各スルーホール
の径の値は、上述したようなドリルビットに要求される
機械的強度などによって何等制約されることがないから
である。このようにして、本発明においては、上記した
各電気的接続部を従来のものよりはるかに小径に形成す
ることができるので、上記各電気的接続部同志を従来の
ものよりはるかに接近させて配置形成することが容易と
なり、これによって従来よりはるかに高密度の相互接続
体を構成することができる。その結果、本発明において
は、かかる薄膜手法を用いることによって、上記各電気
的接続部相互間で達成しうる最小間隔を、例えばほぼ１
０マイクロメートル程度にまで小さくすることが可能と
なる。
【００２０】更にまた、上記したような高性能のコンピ
ュータなどを設計製作するにあたっては、そのスペース
を効率的に利用することが、きわめて重要な課題であ
る。したがってかかる分野に上記したような高密度の薄
膜型相互接続体を使用することは、かかる相互接続体が
該コンピュータ内に存在する多数の電気的接続部に適応
しうるように小型かつ大容量（高密度）に形成されてい
るため、きわめて好ましいことである。ただし、かかる
薄膜型相互接続体を構成するにあたって、上記した各導
電体ワイヤを上記した中間体を構成する誘電体部分と一
体化させておくと、該相互接続体が形状不変のリジッド
な相互接続体となってしまうので、かかる相互接続体を
用いた場合には、同じ面に沿ってそれぞれ配置されてい
る各電気素子の間しか相互接続することができなくな
る。しかるに、上記した高性能のコンピュータなどの分
野では、上述したようにそのスペースを効率的に利用す
る必要性が高いため、かかる相互接続体に接続しようと
する上記各電気素子を、互いに異なる面（種々の高さあ
るいは種々の方向を含む）にそれぞれ配置する必要性が
しばしば発生する。したがって、かかる薄膜型の相互接
続体はまた、上述したような態様で互に異なる面にそれ
ぞれ配置されている各電気素子の間をも、電気的に相互
接続しうるように構成されることが望ましい。
ュータなどを設計製作するにあたっては、そのスペース
を効率的に利用することが、きわめて重要な課題であ
る。したがってかかる分野に上記したような高密度の薄
膜型相互接続体を使用することは、かかる相互接続体が
該コンピュータ内に存在する多数の電気的接続部に適応
しうるように小型かつ大容量（高密度）に形成されてい
るため、きわめて好ましいことである。ただし、かかる
薄膜型相互接続体を構成するにあたって、上記した各導
電体ワイヤを上記した中間体を構成する誘電体部分と一
体化させておくと、該相互接続体が形状不変のリジッド
な相互接続体となってしまうので、かかる相互接続体を
用いた場合には、同じ面に沿ってそれぞれ配置されてい
る各電気素子の間しか相互接続することができなくな
る。しかるに、上記した高性能のコンピュータなどの分
野では、上述したようにそのスペースを効率的に利用す
る必要性が高いため、かかる相互接続体に接続しようと
する上記各電気素子を、互いに異なる面（種々の高さあ
るいは種々の方向を含む）にそれぞれ配置する必要性が
しばしば発生する。したがって、かかる薄膜型の相互接
続体はまた、上述したような態様で互に異なる面にそれ
ぞれ配置されている各電気素子の間をも、電気的に相互
接続しうるように構成されることが望ましい。
【００２１】
【実施例】図１は、本発明にかかる三次元性の薄膜型相
互接続体１２によって、２つのマルチ・チップモジュー
ル１０が電気的に相互接続されている状態を示す斜視図
である。各該マルチ・チップモジュール（ＭＣＭ）は多
数の集積回路などで構成されており、各該集積回路など
はそれぞれプリント回路板や他のＭＣＭなどと電気接続
されている。なお以下の説明では、図１および図２にお
いて上方側に示されている該ＭＣＭの表面を該ＭＣＭの
前表面と称することとし、該ＭＣＭの前表面に隣接して
いる該薄膜型相互接続体の表面を該相互接続体の前表面
と称することとする。また該薄膜型相互接続体での該前
表面と対向している表面を該薄膜型相互接続体の背面と
称することとする。
互接続体１２によって、２つのマルチ・チップモジュー
ル１０が電気的に相互接続されている状態を示す斜視図
である。各該マルチ・チップモジュール（ＭＣＭ）は多
数の集積回路などで構成されており、各該集積回路など
はそれぞれプリント回路板や他のＭＣＭなどと電気接続
されている。なお以下の説明では、図１および図２にお
いて上方側に示されている該ＭＣＭの表面を該ＭＣＭの
前表面と称することとし、該ＭＣＭの前表面に隣接して
いる該薄膜型相互接続体の表面を該相互接続体の前表面
と称することとする。また該薄膜型相互接続体での該前
表面と対向している表面を該薄膜型相互接続体の背面と
称することとする。
【００２２】本発明での好適な実施例においては、該薄
膜型相互接続体１２は２つのコネクタ１４をそなえてお
り、該２つのコネクタは、該２つのコネクタの各対向面
の間で延びている所定数の導電性ワイヤ１６を介して相
互接続されている。ここで各該ワイヤは導電体材料で構
成されており、各該ワイヤを介して各該コネクタ１４相
互間での電気信号および／又は電力の伝送がなされる。
膜型相互接続体１２は２つのコネクタ１４をそなえてお
り、該２つのコネクタは、該２つのコネクタの各対向面
の間で延びている所定数の導電性ワイヤ１６を介して相
互接続されている。ここで各該ワイヤは導電体材料で構
成されており、各該ワイヤを介して各該コネクタ１４相
互間での電気信号および／又は電力の伝送がなされる。
【００２３】図２に示されるように、各該ＭＣＭ１０の
前表面には多数の電気的接触部１７が形成されており、
各該電気的接触部を介して該ＭＣＭ内に存在する各集積
回路などに対して入出力されるべき電気信号および／又
は電力の伝送がなされる。一方、該薄膜型相互接続体１
２を構成する各該コネクタ１４には、各該コネクタの前
表面において、各該電気的接触部に対応するような多数
の接触パッド１８が形成されている。したがって、各該
ＭＣＭは、各該ＭＣＭに形成されている各該電気的接触
部１７を、該相互接続体を構成する各該コネクタ１４に
形成されている相応の各該接触パッド１８とそれぞれ電
気接続することによって、電気的に相互接続される。こ
こで各該電気的接触部と相応の各該接触パッドとの間を
それぞれ電気接続するには、例えばはんだ材からなるパ
ッド２０を用いることができ、この場合、該はんだ材か
らなるパッド２０を溶融させることによって、各該ＭＣ
Ｍに形成されている各該電気的接触部と各該コネクタ１
４に形成されている相応の各該接触パッドとの間にそれ
ぞれはんだ付けによる電気的接続部が形成される。
前表面には多数の電気的接触部１７が形成されており、
各該電気的接触部を介して該ＭＣＭ内に存在する各集積
回路などに対して入出力されるべき電気信号および／又
は電力の伝送がなされる。一方、該薄膜型相互接続体１
２を構成する各該コネクタ１４には、各該コネクタの前
表面において、各該電気的接触部に対応するような多数
の接触パッド１８が形成されている。したがって、各該
ＭＣＭは、各該ＭＣＭに形成されている各該電気的接触
部１７を、該相互接続体を構成する各該コネクタ１４に
形成されている相応の各該接触パッド１８とそれぞれ電
気接続することによって、電気的に相互接続される。こ
こで各該電気的接触部と相応の各該接触パッドとの間を
それぞれ電気接続するには、例えばはんだ材からなるパ
ッド２０を用いることができ、この場合、該はんだ材か
らなるパッド２０を溶融させることによって、各該ＭＣ
Ｍに形成されている各該電気的接触部と各該コネクタ１
４に形成されている相応の各該接触パッドとの間にそれ
ぞれはんだ付けによる電気的接続部が形成される。
【００２４】本発明での好適な実施例においては、該薄
膜型相互接続体１２は可撓性を有する各該ワイヤ１６を
介して個別に形成されている２つのコネクタ１４をそな
えており、これによって例えば図２示されるように、例
えば異なる高さの異なる面などにそれぞれ配置されてい
る２つのＭＣＭ１０などの間を、該相互接続体１２によ
って相互接続することが可能となる。
膜型相互接続体１２は可撓性を有する各該ワイヤ１６を
介して個別に形成されている２つのコネクタ１４をそな
えており、これによって例えば図２示されるように、例
えば異なる高さの異なる面などにそれぞれ配置されてい
る２つのＭＣＭ１０などの間を、該相互接続体１２によ
って相互接続することが可能となる。
【００２５】かかる薄膜型相互接続体を製造する方法の
１例が図３乃至図７を参照して以下に説明される。なお
ここで該図３乃至図７はそれぞれ、本発明での好適な実
施例としての薄膜型相互接続体１２を完成させるまでの
いくつかの製造段階において、該相互接続体１２の状態
構成を例示した縦断面図である。すなわち該図３乃至図
７は、本発明での好適な実施例としての該薄膜型相互接
続体の製造方法を１ステップ毎に明示する目的で、上記
したいくつかの製造段階での該相互接続体１２の状態構
成を拡大して例示した縦断面図である。ここで、該図３
乃至図７には、上述した各製造段階での該相互接続体１
２の状態構成が、各図面の上方側に該相互接続体の前表
面が向けられるような要領で図示されている。
１例が図３乃至図７を参照して以下に説明される。なお
ここで該図３乃至図７はそれぞれ、本発明での好適な実
施例としての薄膜型相互接続体１２を完成させるまでの
いくつかの製造段階において、該相互接続体１２の状態
構成を例示した縦断面図である。すなわち該図３乃至図
７は、本発明での好適な実施例としての該薄膜型相互接
続体の製造方法を１ステップ毎に明示する目的で、上記
したいくつかの製造段階での該相互接続体１２の状態構
成を拡大して例示した縦断面図である。ここで、該図３
乃至図７には、上述した各製造段階での該相互接続体１
２の状態構成が、各図面の上方側に該相互接続体の前表
面が向けられるような要領で図示されている。
【００２６】先ず図３に示されるように、誘電体材料か
らなる誘電体層２４−１が基板２２の表面上にデポジッ
トされる。該基板２２は任意のタイプの金属材料又は非
金属材料で構成されうる。該基板２２用として好適な材
料は、例えばシリコン、およびアルミニウムなどから選
択されうる。一方、上述したような誘電体層用の誘電体
材料は、有機又は無機のポリマー、セラミックス、ガラ
ス、ガラス−セラミックス、ポリイミド−エポキシ、エ
ポキシ−ガラス繊維、およびテフロンなどからなる非導
電体材料の中から選択されうる。かかる誘電体層用とし
て好適な誘電体材料は、例えば、製品番号２５２５又は
２６１１としてデュポン ケミカルから市販されている
ポリイミド、ベンゾシクロブテン、および他の適宜のフ
ォト・エッチング可能な材料などから選択されうる。
らなる誘電体層２４−１が基板２２の表面上にデポジッ
トされる。該基板２２は任意のタイプの金属材料又は非
金属材料で構成されうる。該基板２２用として好適な材
料は、例えばシリコン、およびアルミニウムなどから選
択されうる。一方、上述したような誘電体層用の誘電体
材料は、有機又は無機のポリマー、セラミックス、ガラ
ス、ガラス−セラミックス、ポリイミド−エポキシ、エ
ポキシ−ガラス繊維、およびテフロンなどからなる非導
電体材料の中から選択されうる。かかる誘電体層用とし
て好適な誘電体材料は、例えば、製品番号２５２５又は
２６１１としてデュポン ケミカルから市販されている
ポリイミド、ベンゾシクロブテン、および他の適宜のフ
ォト・エッチング可能な材料などから選択されうる。
【００２７】かかる誘電体層２４−１は、当業者におい
て周知の種々の方法を用いて、該基板２２に付加されう
る。その第１の方法は、該基板２２の頂面全体に亘っ
て、上記誘電体層用の材料を分布形成させるために用い
られるスピニングプロセスにもとづいて、スピン方法
（ｓｐｉｎ ｍｅｔｈｏｄ）と称される方法である。こ
のスピン方法は、液状になっている該誘電体層用の材料
を、該基板２２の頂面の中央部近くに載置することによ
って行なわれる。次いで、該基板２２は高速度で回転さ
せられ、それによって均一な厚みの薄い誘電体層（すな
わち誘電体薄膜）を形成するように、該基板２２の頂面
全体に亘って、上記誘電体層用の材料が延び広げられ
る。このプロセスにおいて、該誘電体層用の材料のうち
余分の材料は、該基板２２から単に外方へ逸出（スピン
オフ）させられるのみである。このスピン方法は、有機
および無機の誘電体層用材料の何れにも適用されうる。
このようにして該液状の誘電体材料が該基板２２の頂面
全体に亘って層状に分散形成された後、該誘電体層用の
材料は、そのとき選択された材料に適した所定のキュア
時間の間、放熱状態のままでキュア処理されるか、又は
所定の温度上昇状態を維持したままでキュア処理され
る。
て周知の種々の方法を用いて、該基板２２に付加されう
る。その第１の方法は、該基板２２の頂面全体に亘っ
て、上記誘電体層用の材料を分布形成させるために用い
られるスピニングプロセスにもとづいて、スピン方法
（ｓｐｉｎ ｍｅｔｈｏｄ）と称される方法である。こ
のスピン方法は、液状になっている該誘電体層用の材料
を、該基板２２の頂面の中央部近くに載置することによ
って行なわれる。次いで、該基板２２は高速度で回転さ
せられ、それによって均一な厚みの薄い誘電体層（すな
わち誘電体薄膜）を形成するように、該基板２２の頂面
全体に亘って、上記誘電体層用の材料が延び広げられ
る。このプロセスにおいて、該誘電体層用の材料のうち
余分の材料は、該基板２２から単に外方へ逸出（スピン
オフ）させられるのみである。このスピン方法は、有機
および無機の誘電体層用材料の何れにも適用されうる。
このようにして該液状の誘電体材料が該基板２２の頂面
全体に亘って層状に分散形成された後、該誘電体層用の
材料は、そのとき選択された材料に適した所定のキュア
時間の間、放熱状態のままでキュア処理されるか、又は
所定の温度上昇状態を維持したままでキュア処理され
る。
【００２８】またその第２の方法は、上記した液状の誘
電体層用材料を上記基板２２上に直接スプレイする方法
である。このスプレイ方法では、該液状の誘電体層用材
料が、圧縮空気によって、スプレイガンのノズルチップ
を通して押し進められる。このようにして押し進められ
た該誘電体層用材料は、小滴の連続的な流れとなって該
基板２２の表面に向って押し飛ばされて該基板２２の表
面に突き当たり、これによって該基板２２の表面上に上
記液状の誘電体材料層が形成される。このスプレイ方法
は、主として有機の誘電体層用材料で該誘電体層２４−
１を形成する場合に適用されうる。かかる誘電体材料層
が形成された後、該誘電体層用材料は、上記スピン方法
において上記誘電体層用材料をキュア処理したのと同様
の周知の方法によってキュア処理される。
電体層用材料を上記基板２２上に直接スプレイする方法
である。このスプレイ方法では、該液状の誘電体層用材
料が、圧縮空気によって、スプレイガンのノズルチップ
を通して押し進められる。このようにして押し進められ
た該誘電体層用材料は、小滴の連続的な流れとなって該
基板２２の表面に向って押し飛ばされて該基板２２の表
面に突き当たり、これによって該基板２２の表面上に上
記液状の誘電体材料層が形成される。このスプレイ方法
は、主として有機の誘電体層用材料で該誘電体層２４−
１を形成する場合に適用されうる。かかる誘電体材料層
が形成された後、該誘電体層用材料は、上記スピン方法
において上記誘電体層用材料をキュア処理したのと同様
の周知の方法によってキュア処理される。
【００２９】更にその第３の方法は、コートンコーティ
ング（Ｃｏｒｔｏｎ ｃｏａｔｉｎｇ）を用いる方法で
ある。この方法では、有機の誘電体層用材料が、該基板
２２の頂面全体に亘って、薄いフィルム（薄膜）を形成
するように押し出される。このとき、該押し出し用のノ
ズル又は該基板２２のうちの何れか一方が、該基板２２
の表面全体に亘って該誘電体層用材料を均一に分散形成
させるために移動させられうる。このコートンコーティ
ング方法は、主として有機の誘電体層用材料で該誘電体
層２４−１を形成する場合に適用されうる。上述したよ
うにして該誘電体層用材料のフィルムが形成された後、
該誘電体層用材料は、上記スピン方法およびスプレイ方
法において、それぞれ上記誘電体層用材料をキュア処理
したのと同様の周知の方法によってキュア処理される。
ング（Ｃｏｒｔｏｎ ｃｏａｔｉｎｇ）を用いる方法で
ある。この方法では、有機の誘電体層用材料が、該基板
２２の頂面全体に亘って、薄いフィルム（薄膜）を形成
するように押し出される。このとき、該押し出し用のノ
ズル又は該基板２２のうちの何れか一方が、該基板２２
の表面全体に亘って該誘電体層用材料を均一に分散形成
させるために移動させられうる。このコートンコーティ
ング方法は、主として有機の誘電体層用材料で該誘電体
層２４−１を形成する場合に適用されうる。上述したよ
うにして該誘電体層用材料のフィルムが形成された後、
該誘電体層用材料は、上記スピン方法およびスプレイ方
法において、それぞれ上記誘電体層用材料をキュア処理
したのと同様の周知の方法によってキュア処理される。
【００３０】次いで配線（信号線などの）面２６−１
が、該誘電体層２４−１の表面での選択された各位置
に、導電体材料の薄膜を付加するようにして形成され
る。ここで該配線面を形成するための材料は、高い導電
率を有していることが望ましく、したがって各種の純金
属、各種の合金、および各種金属と各種誘電体などとの
組合せなどから選択されうる。一方、該配線面用として
選択される導電体材料は、上記したような誘電体層２４
−１などを形成するために用いられる誘電体材料が有す
る熱膨張係数とほぼ等しい値の熱膨張係数（ＣＴＥ）を
有していることが望ましい。すなわち、相互に接触して
いる各電気素子のＣＴＥを整合させることは、該相互接
続体の動作中に生ずるであろう各種の熱的ストレスが増
大することを回避する上で、また上記各電気素子内に生
ずるおそれのある機械的欠陥の要因を排除する上で、望
ましいことである。
が、該誘電体層２４−１の表面での選択された各位置
に、導電体材料の薄膜を付加するようにして形成され
る。ここで該配線面を形成するための材料は、高い導電
率を有していることが望ましく、したがって各種の純金
属、各種の合金、および各種金属と各種誘電体などとの
組合せなどから選択されうる。一方、該配線面用として
選択される導電体材料は、上記したような誘電体層２４
−１などを形成するために用いられる誘電体材料が有す
る熱膨張係数とほぼ等しい値の熱膨張係数（ＣＴＥ）を
有していることが望ましい。すなわち、相互に接触して
いる各電気素子のＣＴＥを整合させることは、該相互接
続体の動作中に生ずるであろう各種の熱的ストレスが増
大することを回避する上で、また上記各電気素子内に生
ずるおそれのある機械的欠陥の要因を排除する上で、望
ましいことである。
【００３１】かかる配線面は、例えばスパッタデポジシ
ョン、ケミカルベーパデポジション、メタルオルガニッ
クケミカルベーパデポジション、電気メッキ、および非
電気メッキなどのような当業者において周知の薄膜デポ
ジション手法を用いて、該誘電体層の表面上に選択的に
デポジットされる。ここで該デポジットされるべき導電
体層の厚さは、該配線面２６−１などに対して要求され
るインピーダンスの値に依存して決定されることが望ま
しく、これによって該配線面を通して伝送される信号の
完全性が保証されうる。すなわち例えば、仮にある配線
面に対して比較的高いインピーダンスが要求される場合
には、薄い厚さの導電体材料層が対応する誘電体層上に
デポジットされるべきである。一方、仮に該配線面に対
して比較的低いインピーダンスが要求される場合には、
より厚い厚さの導電体材料層が該誘電体層上にデポジッ
トされるべきである。
ョン、ケミカルベーパデポジション、メタルオルガニッ
クケミカルベーパデポジション、電気メッキ、および非
電気メッキなどのような当業者において周知の薄膜デポ
ジション手法を用いて、該誘電体層の表面上に選択的に
デポジットされる。ここで該デポジットされるべき導電
体層の厚さは、該配線面２６−１などに対して要求され
るインピーダンスの値に依存して決定されることが望ま
しく、これによって該配線面を通して伝送される信号の
完全性が保証されうる。すなわち例えば、仮にある配線
面に対して比較的高いインピーダンスが要求される場合
には、薄い厚さの導電体材料層が対応する誘電体層上に
デポジットされるべきである。一方、仮に該配線面に対
して比較的低いインピーダンスが要求される場合には、
より厚い厚さの導電体材料層が該誘電体層上にデポジッ
トされるべきである。
【００３２】かかる配線面は、対応する誘電体層上にお
いて、各該コネクタ１４を形成することが所望される各
位置にデポジットされる。この場合、周知のフォトリソ
グラフィック手法を用いて、該所望される各位置に導電
体材料を選択的にデポジットさせるか又は、対応する誘
電体層の全表面上に該導電体材料をデポジットさせてか
ら余分のデポジット層を選択的に除去する。図３は、対
応する各誘電体層の表面上において、電気的に隔離され
た２つの異なる位置に２つの配線面がデポジットされて
おり、該２つの位置が２つのコネクタ１４の形成位置と
されている、本発明での好適な実施例としての薄膜型相
互接続体の状態構成を、途中の製造段階において例示し
たものである。しかしながら、本発明にかかる薄膜型相
互接続体においては、対応する各誘電体層の表面上にお
いて、電気的に隔離された２つ以上の任意の異なる位置
に所定数の配線面を必要に応じてデポジットし、該デポ
ジットされた位置の数に等しい数のコネクタを構成する
ことができる。
いて、各該コネクタ１４を形成することが所望される各
位置にデポジットされる。この場合、周知のフォトリソ
グラフィック手法を用いて、該所望される各位置に導電
体材料を選択的にデポジットさせるか又は、対応する誘
電体層の全表面上に該導電体材料をデポジットさせてか
ら余分のデポジット層を選択的に除去する。図３は、対
応する各誘電体層の表面上において、電気的に隔離され
た２つの異なる位置に２つの配線面がデポジットされて
おり、該２つの位置が２つのコネクタ１４の形成位置と
されている、本発明での好適な実施例としての薄膜型相
互接続体の状態構成を、途中の製造段階において例示し
たものである。しかしながら、本発明にかかる薄膜型相
互接続体においては、対応する各誘電体層の表面上にお
いて、電気的に隔離された２つ以上の任意の異なる位置
に所定数の配線面を必要に応じてデポジットし、該デポ
ジットされた位置の数に等しい数のコネクタを構成する
ことができる。
【００３３】次いで第２の誘電体層２４−２が、該配線
面２６−１の表面および直前に形成された誘電体層２４
−１の一部表面に付加される。ここで該第２の誘電体層
２４−２を付加するにあたっても、上記基板２２の表面
上に上記した誘電体層２４−１をデポジット形成したの
と同様のデポジット手法が用いられる。また該第２の誘
電体層２４−２用として選択される誘電体材料も、該基
板２２上に該誘電体層２４−１をデポジット形成するの
に用いられた材料と同様の材料であることが望ましい。
面２６−１の表面および直前に形成された誘電体層２４
−１の一部表面に付加される。ここで該第２の誘電体層
２４−２を付加するにあたっても、上記基板２２の表面
上に上記した誘電体層２４−１をデポジット形成したの
と同様のデポジット手法が用いられる。また該第２の誘
電体層２４−２用として選択される誘電体材料も、該基
板２２上に該誘電体層２４−１をデポジット形成するの
に用いられた材料と同様の材料であることが望ましい。
【００３４】次いで所定数のスルーホール２８が該第２
の誘電体層２４−２を通して形成される。ここで各該ス
ルーホールの形成位置は、該相互接続体に接続される各
電気素子に対する相互接続条件に応じて決定される。ま
た各該スルーホールは、該第２の誘電体層２４−２の表
面から、該第２の誘電体層を通して、上記配線面２６−
１の表面まで延びるように形成される。また各該スルー
ホールを形成するにあたっては、反応性イオンエッチン
グ、あるいはケミカルエッチングなどのような当業者に
おいて周知のエッチング手法が用いられうる。各該スル
ーホールを形成するのに好適なエッチング手法は、フォ
トリソグラフィックエッチングあるいはフォトエッチン
グプロセスなどである。該フォトエッチングプロセスに
おいては、先ず、該第２の誘電体層２４−２の表面にフ
ォトレジスト材料の均一層が適用され、次いで周知の手
法を用いて該フォトレジスト材料がキュア処理される。
この際、該フォトレジスト材料の表面上に、所定数の円
形開口が設けられたフォトマスクが配置される。ここで
該フォトマスクの開口パターンは、該第２の誘電体層２
４−２内に各該スルーホールを形成するのに必要な数と
位置とに対応したパターンとされる。
の誘電体層２４−２を通して形成される。ここで各該ス
ルーホールの形成位置は、該相互接続体に接続される各
電気素子に対する相互接続条件に応じて決定される。ま
た各該スルーホールは、該第２の誘電体層２４−２の表
面から、該第２の誘電体層を通して、上記配線面２６−
１の表面まで延びるように形成される。また各該スルー
ホールを形成するにあたっては、反応性イオンエッチン
グ、あるいはケミカルエッチングなどのような当業者に
おいて周知のエッチング手法が用いられうる。各該スル
ーホールを形成するのに好適なエッチング手法は、フォ
トリソグラフィックエッチングあるいはフォトエッチン
グプロセスなどである。該フォトエッチングプロセスに
おいては、先ず、該第２の誘電体層２４−２の表面にフ
ォトレジスト材料の均一層が適用され、次いで周知の手
法を用いて該フォトレジスト材料がキュア処理される。
この際、該フォトレジスト材料の表面上に、所定数の円
形開口が設けられたフォトマスクが配置される。ここで
該フォトマスクの開口パターンは、該第２の誘電体層２
４−２内に各該スルーホールを形成するのに必要な数と
位置とに対応したパターンとされる。
【００３５】該配線面に対する各該スルーホールの形成
位置は、該相互接続体に接続される各電気素子に対する
電気的接続条件に応じて決定される。かかる要求に対処
するため、上記したフォトエッチングプロセスにおいて
は、該フォトマスクを通して該フォトレジスト材料が露
光され、その結果該フォトマスクによってカバーされて
いない各領域に存在するフォトレジスト材料を現像さ
せ、このようにして各該スルーホール２８を形成させた
い各位置が規定される。次いで該現像された各領域が周
知のエッチング手法によってエッチング処理される。例
えば化学的なエッチング化合物（コンパウンド）が該フ
ォトレジスト材料に対する各現像領域に適用され、その
結果上記各現像領域において、該第２の誘電体層２４−
２が、その表面から該第２の誘電体層を通して該配線面
２６−１の表面までエッチング除去される。
位置は、該相互接続体に接続される各電気素子に対する
電気的接続条件に応じて決定される。かかる要求に対処
するため、上記したフォトエッチングプロセスにおいて
は、該フォトマスクを通して該フォトレジスト材料が露
光され、その結果該フォトマスクによってカバーされて
いない各領域に存在するフォトレジスト材料を現像さ
せ、このようにして各該スルーホール２８を形成させた
い各位置が規定される。次いで該現像された各領域が周
知のエッチング手法によってエッチング処理される。例
えば化学的なエッチング化合物（コンパウンド）が該フ
ォトレジスト材料に対する各現像領域に適用され、その
結果上記各現像領域において、該第２の誘電体層２４−
２が、その表面から該第２の誘電体層を通して該配線面
２６−１の表面までエッチング除去される。
【００３６】このようにして形成された各該スルーホー
ルの形状は、必然的に、該第２の誘電体層２４−２の表
面近くでの第１の直径より、該配線面２６−１の表面近
くでの第２の直径が小さくされたような、先端を切った
形の円錐形状となる。各該スルーホールがかかる円錐形
状に形成されるのは、上記エッチング化合物が該誘電体
層の表面からその厚み方向に侵入するにつれて生ずるエ
ッチング効率の低下、ならびに各該スルーホールがより
深くエッチングされたときの該フォトレジスト材料から
なる層の僅かなアンダーカットなどがその要因となって
いる。
ルの形状は、必然的に、該第２の誘電体層２４−２の表
面近くでの第１の直径より、該配線面２６−１の表面近
くでの第２の直径が小さくされたような、先端を切った
形の円錐形状となる。各該スルーホールがかかる円錐形
状に形成されるのは、上記エッチング化合物が該誘電体
層の表面からその厚み方向に侵入するにつれて生ずるエ
ッチング効率の低下、ならびに各該スルーホールがより
深くエッチングされたときの該フォトレジスト材料から
なる層の僅かなアンダーカットなどがその要因となって
いる。
【００３７】次いでこのようにして形成された各該スル
ーホール２８には、以下で“メタライズ”と称するプロ
セスを用いて、導電体材料が充填され、これによって各
バイア３０が形成される。ここで各該スルーホールをメ
タライズするための導電体材料は、各種の純金属、各種
の合金、および各種金属と各種誘電体などとの組合せな
どから選択されうる。ただし、かかるメタライズ用の導
電体材料を選択するにあたっては、該選択された導電体
材料が、上記したような配線面２６−１などを形成する
ために用いられる導電体材料が有する熱膨張係数とほぼ
等しい値の熱膨張係数を有していることが望ましい。
ーホール２８には、以下で“メタライズ”と称するプロ
セスを用いて、導電体材料が充填され、これによって各
バイア３０が形成される。ここで各該スルーホールをメ
タライズするための導電体材料は、各種の純金属、各種
の合金、および各種金属と各種誘電体などとの組合せな
どから選択されうる。ただし、かかるメタライズ用の導
電体材料を選択するにあたっては、該選択された導電体
材料が、上記したような配線面２６−１などを形成する
ために用いられる導電体材料が有する熱膨張係数とほぼ
等しい値の熱膨張係数を有していることが望ましい。
【００３８】いくつかの周知な手法が、上記各スルーホ
ール２８を充填又はメタライズさせるために用いられう
る。しかしながら、本発明においては、特別に選択され
た手法を採用することによって、上記各スルーホール２
８のメタライズを、ボイド無しに密封された状態で達成
させることが望ましい。このように各該スルーホール２
８のメタライズをボイド無しに密封された状態で完結さ
せるのに好適な１つの手法は、電気メッキプロセスを用
いる手法である。この電気メッキプロセスにおいては、
上記各スルーホール２８を充填又はメタライズするため
に選択された金属又は合金が、典型的には、上記したよ
うなメタライズ用の材料のイオンを含む電解槽内に浸さ
れた陽極側電極（アノード）とされる。一方、上記した
導電性の配線面２６−１が、典型的には、上記電気メッ
キプロセスがなされている間、陰極側電極（カソード）
とされて、上記電解槽内に浸されている。この状態で所
定の電圧が、該メタライズ用の導電体材料（通常、上記
アノードとされる）と、上記配線面２６−１（上述した
ように上記メッキプロセスがなされている間、通常、上
記カソードとされる）との間に印加され、これによっ
て、該メタライズ用の導電体材料が、上記各スルーホー
ル２８の内部において、その底部側（すなわち上記配線
面２６−１の表面側）から上方側（すなわち上記第２の
誘電体層２４−２の表面側）に向って、逐次堆積させら
れる。このようにして各該スルーホール２８が上記第２
の誘電体層２４−２の表面まで充填（すなわちメタライ
ズ）させられたならば、上記各スルーホール２８に対す
るメタライズは完全なものとなる。
ール２８を充填又はメタライズさせるために用いられう
る。しかしながら、本発明においては、特別に選択され
た手法を採用することによって、上記各スルーホール２
８のメタライズを、ボイド無しに密封された状態で達成
させることが望ましい。このように各該スルーホール２
８のメタライズをボイド無しに密封された状態で完結さ
せるのに好適な１つの手法は、電気メッキプロセスを用
いる手法である。この電気メッキプロセスにおいては、
上記各スルーホール２８を充填又はメタライズするため
に選択された金属又は合金が、典型的には、上記したよ
うなメタライズ用の材料のイオンを含む電解槽内に浸さ
れた陽極側電極（アノード）とされる。一方、上記した
導電性の配線面２６−１が、典型的には、上記電気メッ
キプロセスがなされている間、陰極側電極（カソード）
とされて、上記電解槽内に浸されている。この状態で所
定の電圧が、該メタライズ用の導電体材料（通常、上記
アノードとされる）と、上記配線面２６−１（上述した
ように上記メッキプロセスがなされている間、通常、上
記カソードとされる）との間に印加され、これによっ
て、該メタライズ用の導電体材料が、上記各スルーホー
ル２８の内部において、その底部側（すなわち上記配線
面２６−１の表面側）から上方側（すなわち上記第２の
誘電体層２４−２の表面側）に向って、逐次堆積させら
れる。このようにして各該スルーホール２８が上記第２
の誘電体層２４−２の表面まで充填（すなわちメタライ
ズ）させられたならば、上記各スルーホール２８に対す
るメタライズは完全なものとなる。
【００３９】かかる電気メッキプロセスは、上記各スル
ーホール２８をボイド無しで密封充填することを保証す
る。その理由は、該メタライズ用の導電体材料が各該ス
ルーホール２８における上記カソード部分のみに電気メ
ッキされて行くからであり、この場合、当初は上記配線
面２６−１が該カソード部分とされ、その後、上記メタ
ライズ用の導電体材料が堆積（デポジット）されて行く
にしたがって、該堆積（デポジット）された該導電体材
料の表面が逐次上記カソード部分とされて行くからであ
る。ここで該メタライズ用の導電体材料が、各該スルー
ホール２８の壁（ｗａｌｌ）上にデポジットもしくは電
気メッキされることはない。その理由は、各該スルーホ
ール２８の壁が非導電性の誘電体材料で構成されている
からである。各該スルーホール２８の壁の周りに該メタ
ライズ用の導電体材料をデポジットさせることなく、各
該スルーホール２８をその底部側からその上方側に向っ
てメタライズさせることができるので、該メタライズを
行う期間中に、何等かのボイドが発生するのを防止する
ことができ、その結果、各該スルーホール２８内に形成
される各バイア３０の導電率を最高の値にすることがで
きる。該メタライズを行うために用いられる他の手法で
は、各該スルーホール２８の壁上に該メタライズ用の導
電体材料がデポジットされるため、各種のボイドがしば
しば発生してしまい、その結果、該メタライズ用の導電
体材料を、各該スルーホール２８の最底部分まで密封さ
れた状態で充填させたいという課題を解決することを困
難にし、又は不可能にする。
ーホール２８をボイド無しで密封充填することを保証す
る。その理由は、該メタライズ用の導電体材料が各該ス
ルーホール２８における上記カソード部分のみに電気メ
ッキされて行くからであり、この場合、当初は上記配線
面２６−１が該カソード部分とされ、その後、上記メタ
ライズ用の導電体材料が堆積（デポジット）されて行く
にしたがって、該堆積（デポジット）された該導電体材
料の表面が逐次上記カソード部分とされて行くからであ
る。ここで該メタライズ用の導電体材料が、各該スルー
ホール２８の壁（ｗａｌｌ）上にデポジットもしくは電
気メッキされることはない。その理由は、各該スルーホ
ール２８の壁が非導電性の誘電体材料で構成されている
からである。各該スルーホール２８の壁の周りに該メタ
ライズ用の導電体材料をデポジットさせることなく、各
該スルーホール２８をその底部側からその上方側に向っ
てメタライズさせることができるので、該メタライズを
行う期間中に、何等かのボイドが発生するのを防止する
ことができ、その結果、各該スルーホール２８内に形成
される各バイア３０の導電率を最高の値にすることがで
きる。該メタライズを行うために用いられる他の手法で
は、各該スルーホール２８の壁上に該メタライズ用の導
電体材料がデポジットされるため、各種のボイドがしば
しば発生してしまい、その結果、該メタライズ用の導電
体材料を、各該スルーホール２８の最底部分まで密封さ
れた状態で充填させたいという課題を解決することを困
難にし、又は不可能にする。
【００４０】上記各スルーホール２８をボイド無しで密
封されるようにメタライズするのに好適な他の手法は、
メタルオルガニックケミカルベーパデポジション（ＭＯ
ＣＶＤ）である。該ＭＯＣＶＤを行うプロセスにおいて
は先ず、各該スルーホール２８を充填するために選択さ
れた材料（すなわち有機金属化合物（メタルオルガニッ
クコンポジション））が、所定の蒸発室内に配置され
て、蒸気を発生させるために、酸素を含まない雰囲気中
でその昇華温度まで加熱される。次いで、該蒸気は所定
の反応室内に指し向けられ、該反応室内で該蒸気が、加
熱された状態にある上記相互接続体１２に設けられてい
る各該スルーホール２８上をその全体に亘って通過させ
られる。その結果、該蒸気は、該配線面２６−１の表面
上に金属フィルムを形成するように堆積され、その際該
配線面２６−１は金属性蒸気に対する凝集場所として機
能する。ここで該金属性蒸気は上記配線面２６−１の表
面上で熱分解され、その結果、各該スルーホール２８を
次第に埋め盡くすような導電性の金属フィルムとして残
留する。これによって、一旦、上記各スルーホール２８
が上記第２の誘電体層２４−２の表面まで充填されたな
らば、各該スルーホール２８のメタライゼーションは完
全なものとなる。
封されるようにメタライズするのに好適な他の手法は、
メタルオルガニックケミカルベーパデポジション（ＭＯ
ＣＶＤ）である。該ＭＯＣＶＤを行うプロセスにおいて
は先ず、各該スルーホール２８を充填するために選択さ
れた材料（すなわち有機金属化合物（メタルオルガニッ
クコンポジション））が、所定の蒸発室内に配置され
て、蒸気を発生させるために、酸素を含まない雰囲気中
でその昇華温度まで加熱される。次いで、該蒸気は所定
の反応室内に指し向けられ、該反応室内で該蒸気が、加
熱された状態にある上記相互接続体１２に設けられてい
る各該スルーホール２８上をその全体に亘って通過させ
られる。その結果、該蒸気は、該配線面２６−１の表面
上に金属フィルムを形成するように堆積され、その際該
配線面２６−１は金属性蒸気に対する凝集場所として機
能する。ここで該金属性蒸気は上記配線面２６−１の表
面上で熱分解され、その結果、各該スルーホール２８を
次第に埋め盡くすような導電性の金属フィルムとして残
留する。これによって、一旦、上記各スルーホール２８
が上記第２の誘電体層２４−２の表面まで充填されたな
らば、各該スルーホール２８のメタライゼーションは完
全なものとなる。
【００４１】上記ＭＯＣＶＤは、上記各スルーホール２
８をメタライズさせるのに好適な手法である。その理由
は、該ＭＯＣＶＤによれば、金属と非金属化合物とを含
む導電体材料を堆積（デポジット）させることも可能と
なるからである。有機成分は良好な導電体ではないけれ
ども、該有機成分が有する本質的に低い値の熱膨張係数
（ＣＴＥ）によって、導電性の金属成分が有する本質的
に高い値のＣＴＥを相殺することが可能となる。したが
って該有機成分を使用することは、上記各スルーホール
２８の周囲を取り巻く上記第２の誘電体層２４−２が有
するＣＴＥと、該メタライズ用の導電体材料が有するＣ
ＴＥとを整合させるにあたってきわめて好ましいことで
ある。
８をメタライズさせるのに好適な手法である。その理由
は、該ＭＯＣＶＤによれば、金属と非金属化合物とを含
む導電体材料を堆積（デポジット）させることも可能と
なるからである。有機成分は良好な導電体ではないけれ
ども、該有機成分が有する本質的に低い値の熱膨張係数
（ＣＴＥ）によって、導電性の金属成分が有する本質的
に高い値のＣＴＥを相殺することが可能となる。したが
って該有機成分を使用することは、上記各スルーホール
２８の周囲を取り巻く上記第２の誘電体層２４−２が有
するＣＴＥと、該メタライズ用の導電体材料が有するＣ
ＴＥとを整合させるにあたってきわめて好ましいことで
ある。
【００４２】非電気的なメッキによる手法もまた、上記
各スルーホール２８をボイド無しで密封するようにして
メタライズするために用いられうる。次いで第２の配線
（信号線などの）面２６−２が、該第２の誘電体層２４
−２の表面上に導電体材料を選択的にデポジットするこ
とによって形成される。この場合、該第２の配線面２６
−２用として選択される導電体材料も、上記第１の配線
面２６−１を形成するのに用いられたのと同様の材料と
されうる。また該第２の配線面２６−２は、該第２の誘
電体層２４−２の表面上において、直前に形成された配
線面２６−１の形成位置に対応した各位置にデポジット
されている。ここで該第２の配線面２６−２を形成する
にあたっても、導電体材料が上記第１の配線面２６−１
をデポジット形成したのと同様のデポジット手法を用い
てデポジットされうる。この場合、該第２の配線面２６
−２を形成するための導電体材料は、該第２の誘電体層
２４−２の表面上において、該第２の誘電体層２４−２
の表面から該第１の配線面２６−１まで延びている各バ
イア３０と接触しないようにしてデポジットされる必要
がある。すなわち仮に該第２の配線面２６−２が上記各
バイア３０のうちの何れかと接触したとすると、上記第
１の配線面２６−１と該第２の配線面２６−２との間に
短絡回路が生じてしまうため、かかる短絡回路が生ずる
のを阻止する上で、上記したような接触は避けられるべ
きである。かかる接触を避けるために、好適な１具体例
においては、該第２の誘電体層２４−２の表面上での上
記各位置において、上記第１の配線面２６−１まで延び
ている上記各バイア３０と接触しない範囲を限って、該
第２の配線面２６−２を形成するための導電体材料が選
択的にデポジットされうる。しかしながら、該相互接続
体に接続される上記各電気素子に対する電気的接続条件
はしばしば変化する可能性があるので、かかる各配線面
相互間での短絡回路の発生を回避するためには、該第２
の配線面２６−２などをデポジットするにあたっては、
上記第１の配線面２６−１をデポジット形成したのとは
異なる別の態様でデポジットするのが好ましい。
各スルーホール２８をボイド無しで密封するようにして
メタライズするために用いられうる。次いで第２の配線
（信号線などの）面２６−２が、該第２の誘電体層２４
−２の表面上に導電体材料を選択的にデポジットするこ
とによって形成される。この場合、該第２の配線面２６
−２用として選択される導電体材料も、上記第１の配線
面２６−１を形成するのに用いられたのと同様の材料と
されうる。また該第２の配線面２６−２は、該第２の誘
電体層２４−２の表面上において、直前に形成された配
線面２６−１の形成位置に対応した各位置にデポジット
されている。ここで該第２の配線面２６−２を形成する
にあたっても、導電体材料が上記第１の配線面２６−１
をデポジット形成したのと同様のデポジット手法を用い
てデポジットされうる。この場合、該第２の配線面２６
−２を形成するための導電体材料は、該第２の誘電体層
２４−２の表面上において、該第２の誘電体層２４−２
の表面から該第１の配線面２６−１まで延びている各バ
イア３０と接触しないようにしてデポジットされる必要
がある。すなわち仮に該第２の配線面２６−２が上記各
バイア３０のうちの何れかと接触したとすると、上記第
１の配線面２６−１と該第２の配線面２６−２との間に
短絡回路が生じてしまうため、かかる短絡回路が生ずる
のを阻止する上で、上記したような接触は避けられるべ
きである。かかる接触を避けるために、好適な１具体例
においては、該第２の誘電体層２４−２の表面上での上
記各位置において、上記第１の配線面２６−１まで延び
ている上記各バイア３０と接触しない範囲を限って、該
第２の配線面２６−２を形成するための導電体材料が選
択的にデポジットされうる。しかしながら、該相互接続
体に接続される上記各電気素子に対する電気的接続条件
はしばしば変化する可能性があるので、かかる各配線面
相互間での短絡回路の発生を回避するためには、該第２
の配線面２６−２などをデポジットするにあたっては、
上記第１の配線面２６−１をデポジット形成したのとは
異なる別の態様でデポジットするのが好ましい。
【００４３】次いで第３の誘電体層２４−３が、該第２
の配線面２６−２の表面および直前に形成された誘電体
層２４−２の一部表面にデポジットされる。この場合、
該第３の誘電体層２４−３を形成するための誘電体材料
も、上記第１および第２の各誘電体層を形成するのに用
いられたのと同様の誘電体材料とすることができ、また
該第３の誘電体層２４−３を形成するにあたっても、上
記第１および第２の各誘電体層をデポジット形成したの
と同様のデポジット手法を用いてデポジット形成されう
る。
の配線面２６−２の表面および直前に形成された誘電体
層２４−２の一部表面にデポジットされる。この場合、
該第３の誘電体層２４−３を形成するための誘電体材料
も、上記第１および第２の各誘電体層を形成するのに用
いられたのと同様の誘電体材料とすることができ、また
該第３の誘電体層２４−３を形成するにあたっても、上
記第１および第２の各誘電体層をデポジット形成したの
と同様のデポジット手法を用いてデポジット形成されう
る。
【００４４】次いで所定数のスルーホール２８が該第３
の誘電体層２４−３内に形成される。この場合、各該ス
ルーホールを形成するにあたっても、上記第２の誘電体
層２４−２内に各スルーホールを形成したのと同様のエ
ッチング手法を用いてエッチング形成されうる。ここで
該第３の誘電体層２４−３内に形成される各該スルーホ
ールの位置と数は、該第２の誘電体層２４−２内に形成
されている既存の各バイア３０の位置と数、および上記
第２の配線面２６−２に直接電気接続させようとする各
バイアの位置と数とに応じて、それぞれ決定される。換
言すれば、該第３の誘電体層２４−３内に形成される各
該スルーホールの位置と数とはともに、該相互接続体に
接続される上記各電気素子に対する電気的接続条件に応
じて決定されることになる。図３は、本発明での好適な
１実施例として、上記第１の配線面２６−１に電気接続
されている既存の各バイア３０の位置と数、および上記
第２の配線面２６−２に電気接続させるために新たに形
成しようとする各バイアの位置と数とにそれぞれ対応さ
せて、該第３の誘電体層２４−３内に形成されるべき各
スルーホール２８の位置と数とが決められうることを示
している。
の誘電体層２４−３内に形成される。この場合、各該ス
ルーホールを形成するにあたっても、上記第２の誘電体
層２４−２内に各スルーホールを形成したのと同様のエ
ッチング手法を用いてエッチング形成されうる。ここで
該第３の誘電体層２４−３内に形成される各該スルーホ
ールの位置と数は、該第２の誘電体層２４−２内に形成
されている既存の各バイア３０の位置と数、および上記
第２の配線面２６−２に直接電気接続させようとする各
バイアの位置と数とに応じて、それぞれ決定される。換
言すれば、該第３の誘電体層２４−３内に形成される各
該スルーホールの位置と数とはともに、該相互接続体に
接続される上記各電気素子に対する電気的接続条件に応
じて決定されることになる。図３は、本発明での好適な
１実施例として、上記第１の配線面２６−１に電気接続
されている既存の各バイア３０の位置と数、および上記
第２の配線面２６−２に電気接続させるために新たに形
成しようとする各バイアの位置と数とにそれぞれ対応さ
せて、該第３の誘電体層２４−３内に形成されるべき各
スルーホール２８の位置と数とが決められうることを示
している。
【００４５】次いで、該第３の誘電体層２４−３内に形
成された各スルーホール２８がメタライズされて、該第
３の誘電体層２４−３内に各バイア３０が形成される。
この場合、上記各スルーホールをメタライズするにあた
っても、上記第２の誘電体層２４−２内に形成された各
スルーホールをメタライズするために用いた材料と同様
の導電体材料を用いることができ、また上記第２の誘電
体層２４−２内に形成された各スルーホールをメタライ
ズするのに用いたのと同様のメタライズ手法を用いてメ
タライズすることができる。
成された各スルーホール２８がメタライズされて、該第
３の誘電体層２４−３内に各バイア３０が形成される。
この場合、上記各スルーホールをメタライズするにあた
っても、上記第２の誘電体層２４−２内に形成された各
スルーホールをメタライズするために用いた材料と同様
の導電体材料を用いることができ、また上記第２の誘電
体層２４−２内に形成された各スルーホールをメタライ
ズするのに用いたのと同様のメタライズ手法を用いてメ
タライズすることができる。
【００４６】以下同様にして、配線面をデポジット形成
するステップ、該配線面の表面上などに誘電体層をデポ
ジット形成するステップ、該誘電体層内に各スルーホー
ルを形成するステップ、および上記各スルーホールをメ
タライズして各導電性バイアを形成するステップが、各
該配線面および上記各バイアの数と配列状態とがそれぞ
れ所定の数と所定の配列状態とになるのに必要な回数だ
け、上述したような要領で繰返し実行されうる。
するステップ、該配線面の表面上などに誘電体層をデポ
ジット形成するステップ、該誘電体層内に各スルーホー
ルを形成するステップ、および上記各スルーホールをメ
タライズして各導電性バイアを形成するステップが、各
該配線面および上記各バイアの数と配列状態とがそれぞ
れ所定の数と所定の配列状態とになるのに必要な回数だ
け、上述したような要領で繰返し実行されうる。
【００４７】上述したような薄膜手法を用いて、各スル
ーホールを形成し、更にこのようにして形成された各ス
ルーホールをメタライズして各導電性バイアを形成する
ことは、高いアスペクト比（ここで該アスペクト比は、
バイアの長さ又は深さＨと、該バイアの直径Ｗとの比、
すなわちＨ／Ｗとして規定される）がえられるように、
各バイアを形成することが可能となるため、きわめて有
利なことである。かかる薄膜手法および上述したような
スルーホール形成方法および該スルーホールに対するメ
タライズ方法を用いることによって、本発明にかかる相
互接続体は、プリント配線手法を用いて構成された相互
接続体に比し、はるかに高密度に各該バイアをそなえさ
せるように構成されうる。したがって本発明において採
用されているかかる薄膜手法は、特に高性能のコンピュ
ータなどに使用される相互接続体を構成する上で最適な
手法である。すなわち本発明のようにかかる薄膜手法を
用いることによって、各該バイアのピッチがほぼ１０マ
イクロメートルとなるように、上記相互接続体を構成す
ることが可能となる。これに対し、プリント配線手法を
用いて構成された相互接続体では、各バイアのピッチ
を、せいぜい０．１０ミリメートル程度にしかとること
ができず、それ以上に高密度に上記各バイアを形成する
ことは不可能である。
ーホールを形成し、更にこのようにして形成された各ス
ルーホールをメタライズして各導電性バイアを形成する
ことは、高いアスペクト比（ここで該アスペクト比は、
バイアの長さ又は深さＨと、該バイアの直径Ｗとの比、
すなわちＨ／Ｗとして規定される）がえられるように、
各バイアを形成することが可能となるため、きわめて有
利なことである。かかる薄膜手法および上述したような
スルーホール形成方法および該スルーホールに対するメ
タライズ方法を用いることによって、本発明にかかる相
互接続体は、プリント配線手法を用いて構成された相互
接続体に比し、はるかに高密度に各該バイアをそなえさ
せるように構成されうる。したがって本発明において採
用されているかかる薄膜手法は、特に高性能のコンピュ
ータなどに使用される相互接続体を構成する上で最適な
手法である。すなわち本発明のようにかかる薄膜手法を
用いることによって、各該バイアのピッチがほぼ１０マ
イクロメートルとなるように、上記相互接続体を構成す
ることが可能となる。これに対し、プリント配線手法を
用いて構成された相互接続体では、各バイアのピッチ
を、せいぜい０．１０ミリメートル程度にしかとること
ができず、それ以上に高密度に上記各バイアを形成する
ことは不可能である。
【００４８】ところでかかる薄膜型相互接続体を構成す
るにあたっては、上記した各誘電体層のうちのある誘電
体層の表面に、上記配線面に代えて、グランド面を形成
することが望ましい場合がある。その理由はかかるグラ
ンド面を形成することによって、互にきわめて接近した
状態で順次配列されている上記各導電性配線面にそれぞ
れ存在する各電気配線が電気信号又は電力を伝送するた
めに使用されているときに発生するおそれがある静電的
障害又は相互干渉的障害を抑制することができるからで
ある。したがってかかるグランド面の形成が望まれる場
合には、上記各電気配線を予期していない各種の電磁的
障害などから保護するためのシールドとして作用させる
ために、該グランド面が上記各電気配線の間に形成され
うる。かかるグランド面の形成は、該相互接続体が特に
高性能のコンピュータなどの用途に使用される場合に特
に好ましいことである。その理由は、かかる用途におい
ては、上記各電気配線によって伝送される電気信号の完
全性がきわめて厳密に要求されるからである。
るにあたっては、上記した各誘電体層のうちのある誘電
体層の表面に、上記配線面に代えて、グランド面を形成
することが望ましい場合がある。その理由はかかるグラ
ンド面を形成することによって、互にきわめて接近した
状態で順次配列されている上記各導電性配線面にそれぞ
れ存在する各電気配線が電気信号又は電力を伝送するた
めに使用されているときに発生するおそれがある静電的
障害又は相互干渉的障害を抑制することができるからで
ある。したがってかかるグランド面の形成が望まれる場
合には、上記各電気配線を予期していない各種の電磁的
障害などから保護するためのシールドとして作用させる
ために、該グランド面が上記各電気配線の間に形成され
うる。かかるグランド面の形成は、該相互接続体が特に
高性能のコンピュータなどの用途に使用される場合に特
に好ましいことである。その理由は、かかる用途におい
ては、上記各電気配線によって伝送される電気信号の完
全性がきわめて厳密に要求されるからである。
【００４９】上述したような理由にもとづいて、本発明
での好適な実施例においては、図４に示されるように、
グランド面３２が上記第３の誘電体層２４−３の表面に
付加される。かかるグランド面３２を形成するにあたっ
ても、上記各配線面２６−１，２６−２、および上記各
バイア３０を形成するのに用いられたのと同様の導電体
材料を用いて形成することができる。これによって、該
グランド面３２を形成するために用いられる導電体材料
が有する熱膨張係数（ＣＴＥ）を、該薄膜型相互接続体
を構成する導電性の各素子を形成するために用いられる
各導電体材料がそれぞれ有する熱膨張係数（ＣＴＥ）の
何れとも整合させることが可能となる。またかかるグラ
ンド面３２を形成するにあたっては、上記各配線面２６
−１および２６−２をデポジット形成した場合と同様の
デポジット手法を用いてデポジット形成されうる。ここ
で該グランド面３２は、該誘電体層２４−３の表面上に
おいて、それ以前に形成された各配線面の形成位置に対
応した各位置にデポジット形成される。この場合、該グ
ランド面３２は、上記図４に示されるように、直前に形
成された誘電体層２４−３内に存在する各バイアと接触
しないようにして、選択的にデポジットされる必要があ
る。
での好適な実施例においては、図４に示されるように、
グランド面３２が上記第３の誘電体層２４−３の表面に
付加される。かかるグランド面３２を形成するにあたっ
ても、上記各配線面２６−１，２６−２、および上記各
バイア３０を形成するのに用いられたのと同様の導電体
材料を用いて形成することができる。これによって、該
グランド面３２を形成するために用いられる導電体材料
が有する熱膨張係数（ＣＴＥ）を、該薄膜型相互接続体
を構成する導電性の各素子を形成するために用いられる
各導電体材料がそれぞれ有する熱膨張係数（ＣＴＥ）の
何れとも整合させることが可能となる。またかかるグラ
ンド面３２を形成するにあたっては、上記各配線面２６
−１および２６−２をデポジット形成した場合と同様の
デポジット手法を用いてデポジット形成されうる。ここ
で該グランド面３２は、該誘電体層２４−３の表面上に
おいて、それ以前に形成された各配線面の形成位置に対
応した各位置にデポジット形成される。この場合、該グ
ランド面３２は、上記図４に示されるように、直前に形
成された誘電体層２４−３内に存在する各バイアと接触
しないようにして、選択的にデポジットされる必要があ
る。
【００５０】上記図４においては、上記したグランド面
３２が、単にその１例として、上記第３の誘電体層２４
−３の表面上にデポジットされている。しかしながら、
上述したような予期しない各種の電磁的障害などを受け
ないように電気的にシールドしたい電気配線をそなえた
配線面の数に応じて、該薄膜型相互接続体内に上述した
ようなグランド面３２を任意の数だけデポジット形成す
ることができることは明らかである。したがって結局、
該薄膜型相互接続体内に形成されるべき上記グランド面
の位置と数は、該相互接続体に接続しようとする各電気
素子に対する電気的接続条件に応じて、それぞれ決定さ
れることになる。
３２が、単にその１例として、上記第３の誘電体層２４
−３の表面上にデポジットされている。しかしながら、
上述したような予期しない各種の電磁的障害などを受け
ないように電気的にシールドしたい電気配線をそなえた
配線面の数に応じて、該薄膜型相互接続体内に上述した
ようなグランド面３２を任意の数だけデポジット形成す
ることができることは明らかである。したがって結局、
該薄膜型相互接続体内に形成されるべき上記グランド面
の位置と数は、該相互接続体に接続しようとする各電気
素子に対する電気的接続条件に応じて、それぞれ決定さ
れることになる。
【００５１】図４は、該グランド面３２の表面上と直前
に形成された誘電体層２４−３の一部表面上とに、第４
の誘電体層２４−４がデポジットされた後の段階での、
該薄膜型相互接続体の状態構成を示している。該第４の
誘電体層２４−４を形成するにあたっても、それ以前に
形成された各誘電体層を形成するのに用いられたのと同
様の誘電体材料を用いることができ、また上記各誘電体
層をデポジット形成した場合と同様のデポジット手法を
用いてデポジット形成されうる。次いで所定数のスルー
ホールが、それ以前に形成された各誘電体層内に各スル
ーホールを形成した場合と同様のエッチング手法を用い
て、該第４の誘電体層２４−４内に形成される。ここで
各該スルーホール２８は、上記第１の配線面２６−１お
よび第２の配線面２６−２まで述びている各バイアに対
応する各位置に形成される。次いで各該スルーホール
は、それ以前に形成された各誘電体層内に形成された各
スルーホールをメタライズした場合と同様のデポジット
手法を用いて、メタライズされる。
に形成された誘電体層２４−３の一部表面上とに、第４
の誘電体層２４−４がデポジットされた後の段階での、
該薄膜型相互接続体の状態構成を示している。該第４の
誘電体層２４−４を形成するにあたっても、それ以前に
形成された各誘電体層を形成するのに用いられたのと同
様の誘電体材料を用いることができ、また上記各誘電体
層をデポジット形成した場合と同様のデポジット手法を
用いてデポジット形成されうる。次いで所定数のスルー
ホールが、それ以前に形成された各誘電体層内に各スル
ーホールを形成した場合と同様のエッチング手法を用い
て、該第４の誘電体層２４−４内に形成される。ここで
各該スルーホール２８は、上記第１の配線面２６−１お
よび第２の配線面２６−２まで述びている各バイアに対
応する各位置に形成される。次いで各該スルーホール
は、それ以前に形成された各誘電体層内に形成された各
スルーホールをメタライズした場合と同様のデポジット
手法を用いて、メタライズされる。
【００５２】次いで第３の配線（信号線などの）面２６
−３が、該第４の誘電体層２４−４の表面上において、
それ以前に形成された各配線面２６−１および２６−２
の形成位置に対応した各位置にデポジット形成される。
該第３の配線面２６−３を形成するにあたっても、上記
各配線面２６−１および２６−２を形成するのに用いら
れたのと同様の導電体材料を用いることができ、また上
記各配線面２６−１および２６−２をデポジット形成し
た場合と同様のデポジット手法を用いて、上記各配線面
２６−１および２６−２の形成位置に対応した各位置に
デポジット形成されうる。
−３が、該第４の誘電体層２４−４の表面上において、
それ以前に形成された各配線面２６−１および２６−２
の形成位置に対応した各位置にデポジット形成される。
該第３の配線面２６−３を形成するにあたっても、上記
各配線面２６−１および２６−２を形成するのに用いら
れたのと同様の導電体材料を用いることができ、また上
記各配線面２６−１および２６−２をデポジット形成し
た場合と同様のデポジット手法を用いて、上記各配線面
２６−１および２６−２の形成位置に対応した各位置に
デポジット形成されうる。
【００５３】次いで第５の誘電体層２４−５が、該第３
の配線面２６−３の表面上および直前に形成された誘電
体層２４−４の一部表面上にデポジットされる。該第５
の誘電体層２４−５を形成するにあたっても、それ以前
に形成された各誘電体層２４−１，２４−２，２４−
３、および２４−４を形成するのに用いられたのと同様
の誘電体材料を用いることができ、また上記各誘電体層
２４−１，２４−２，２４−３、および２４−４をデポ
ジット形成した場合と同様のデポジット手法を用いてデ
ポジット形成されうる。次いで所定数のスルーホール
が、それ以前に形成された各誘電体層内に各スルーホー
ルを形成した場合に用いられたのと同様のエッチング手
法を用いて、該第５の誘電体層２４−５内に形成され
る。ここで各該スルーホールは、上記各配線面２６−１
および２６−２までそれぞれ延びている各バイアに対応
する各位置、および上記配線面２６−３まで延びるよう
に形成したい各バイアに対応する各位置に形成される。
次いで、このようにして形成された各該スルーホールが
メタライズされることによって各バイアが形成される。
この場合、かかる各バイアを形成するにあたっても、そ
れ以前に形成された各誘電体層内に形成された各スルー
ホールをメタライズするのに用いられたのと同様の導電
体材料を用いることができ、また上記各誘電体層内に形
成された各スルーホールをメタライズした場合に用いら
れたのと同様のデポジット手法を用いてメタライズされ
うる。説明を分り易くしかつ例示的なものとする上で、
図５においては、第５の誘電体層２４−５が、最後に形
成される誘電体層であるとして示されている。
の配線面２６−３の表面上および直前に形成された誘電
体層２４−４の一部表面上にデポジットされる。該第５
の誘電体層２４−５を形成するにあたっても、それ以前
に形成された各誘電体層２４−１，２４−２，２４−
３、および２４−４を形成するのに用いられたのと同様
の誘電体材料を用いることができ、また上記各誘電体層
２４−１，２４−２，２４−３、および２４−４をデポ
ジット形成した場合と同様のデポジット手法を用いてデ
ポジット形成されうる。次いで所定数のスルーホール
が、それ以前に形成された各誘電体層内に各スルーホー
ルを形成した場合に用いられたのと同様のエッチング手
法を用いて、該第５の誘電体層２４−５内に形成され
る。ここで各該スルーホールは、上記各配線面２６−１
および２６−２までそれぞれ延びている各バイアに対応
する各位置、および上記配線面２６−３まで延びるよう
に形成したい各バイアに対応する各位置に形成される。
次いで、このようにして形成された各該スルーホールが
メタライズされることによって各バイアが形成される。
この場合、かかる各バイアを形成するにあたっても、そ
れ以前に形成された各誘電体層内に形成された各スルー
ホールをメタライズするのに用いられたのと同様の導電
体材料を用いることができ、また上記各誘電体層内に形
成された各スルーホールをメタライズした場合に用いら
れたのと同様のデポジット手法を用いてメタライズされ
うる。説明を分り易くしかつ例示的なものとする上で、
図５においては、第５の誘電体層２４−５が、最後に形
成される誘電体層であるとして示されている。
【００５４】このようにして各配線面、各グランド面、
各誘電体層、および各バイアがそれぞれ所望の数だけ形
成されたならば、所定数の接触パッド１８が、上記した
ようにして最後に形成された誘電体層２４−５の前表面
上に選択的にデポジット形成される。かかる各接触パッ
ド１８は、各コネクタ１４を構成する各バイア３０の形
成位置に対応する各位置において、上記各バイア３０と
それぞれ電気接続されるような態様でデポジット形成さ
れる。かかる各接触パッド１８を形成するにあたって
も、上述したようにして上記各スルーホールをメタライ
ズするのに用いられたのと同様の導電体材料を用いるこ
とができる。その結果、上記各接触パッド１８を構成す
る導電体材料が有する熱膨張係数（ＣＴＥ）を、上記各
接触パッドとそれぞれ電気接続されている各バイア３０
を構成する導電体材料が有する熱膨張係数（ＣＴＥ）と
整合させることができ、これによって上記したような各
種の熱的ストレスの発生を回避することができる。更に
かかる各接触パッド１８を形成するにあたっても、上記
各配線面２６−１乃至２６−３をデポジット形成した場
合に用いられたのと同様の選択的なデポジット手法を用
いて、デポジット形成されうる。
各誘電体層、および各バイアがそれぞれ所望の数だけ形
成されたならば、所定数の接触パッド１８が、上記した
ようにして最後に形成された誘電体層２４−５の前表面
上に選択的にデポジット形成される。かかる各接触パッ
ド１８は、各コネクタ１４を構成する各バイア３０の形
成位置に対応する各位置において、上記各バイア３０と
それぞれ電気接続されるような態様でデポジット形成さ
れる。かかる各接触パッド１８を形成するにあたって
も、上述したようにして上記各スルーホールをメタライ
ズするのに用いられたのと同様の導電体材料を用いるこ
とができる。その結果、上記各接触パッド１８を構成す
る導電体材料が有する熱膨張係数（ＣＴＥ）を、上記各
接触パッドとそれぞれ電気接続されている各バイア３０
を構成する導電体材料が有する熱膨張係数（ＣＴＥ）と
整合させることができ、これによって上記したような各
種の熱的ストレスの発生を回避することができる。更に
かかる各接触パッド１８を形成するにあたっても、上記
各配線面２６−１乃至２６−３をデポジット形成した場
合に用いられたのと同様の選択的なデポジット手法を用
いて、デポジット形成されうる。
【００５５】上記図５には、本発明での１実施例とし
て、３つの配線面２６−１乃至２６−３、１つのグラン
ド面３２、および５つの誘電体層２４−１乃至２４−５
をそなえた薄膜型相互接続体１２が例示されているが、
この実施例は単に説明を分り易くする目的で例示された
ものにすぎないことは明らかである。したがって、かか
る薄膜型相互接続体１２に形成されるべき各配線面、各
グランド面、各誘電体層、各バイア、および各接触パッ
ドの数および／又はそれらの配列状態が、該相互接続体
に接続しようとする各電気素子に対する種々の電気的接
続条件に応じて、上述したものとは異なる数および／又
は配列状態とされたとしても、すべて本発明の範囲に含
まれていると解されるべきである。
て、３つの配線面２６−１乃至２６−３、１つのグラン
ド面３２、および５つの誘電体層２４−１乃至２４−５
をそなえた薄膜型相互接続体１２が例示されているが、
この実施例は単に説明を分り易くする目的で例示された
ものにすぎないことは明らかである。したがって、かか
る薄膜型相互接続体１２に形成されるべき各配線面、各
グランド面、各誘電体層、各バイア、および各接触パッ
ドの数および／又はそれらの配列状態が、該相互接続体
に接続しようとする各電気素子に対する種々の電気的接
続条件に応じて、上述したものとは異なる数および／又
は配列状態とされたとしても、すべて本発明の範囲に含
まれていると解されるべきである。
【００５６】上述したようにして多数の薄膜状の配線面
を順次多層状にデポジット形成することによって、各該
配線面に存在する各電気配線を相互に交差するように配
線することが可能となり、これによって該相互接続体に
接続しようとする各電気素子の間を相互接続するにあた
り、如何なる接続条件にも適応させることが可能とな
る。したがってかかる薄膜型相互接続体を利用すること
によって、あるＭＣＭに形成されているあるリード線
を、該ＭＣＭの近くに配置されている他のＭＣＭに形成
されている如何なるリード線とも、容易かつ確実に電気
接続することができる。かかる点を考慮すると、該薄膜
型相互接続体に形成されるべき各配線面の数は、該相互
接続体が利用される各分野においてそれぞれ要求される
相互接続条件、およびそれに伴って発生する上記各電気
配線の所要交差度数などを勘案して、所定の数に設定さ
れるのが望ましい。
を順次多層状にデポジット形成することによって、各該
配線面に存在する各電気配線を相互に交差するように配
線することが可能となり、これによって該相互接続体に
接続しようとする各電気素子の間を相互接続するにあた
り、如何なる接続条件にも適応させることが可能とな
る。したがってかかる薄膜型相互接続体を利用すること
によって、あるＭＣＭに形成されているあるリード線
を、該ＭＣＭの近くに配置されている他のＭＣＭに形成
されている如何なるリード線とも、容易かつ確実に電気
接続することができる。かかる点を考慮すると、該薄膜
型相互接続体に形成されるべき各配線面の数は、該相互
接続体が利用される各分野においてそれぞれ要求される
相互接続条件、およびそれに伴って発生する上記各電気
配線の所要交差度数などを勘案して、所定の数に設定さ
れるのが望ましい。
【００５７】ところで上述したようにして、上記薄膜型
相互接続体内での所定の各位置に各配線面と各誘電体層
とを交互に組合せるようにしてデポジットさせて行くこ
とにより、上記した各位置を除く各位置に、上記基板２
２と上記各誘電体層２４−１乃至２４−５とにより構成
される中間体３３が形成されることになる。かかる中間
体３３は、横方向に隔離されている各配線面セット２７
の間にそれぞれ存在することになり、かかる中間体３３
によって上記各配線面セット２７相互間が電気的に隔離
される。上記図５には、本発明での好適な１実施例とし
て、２つの配線面セット２７の間に存在する該相互接続
体の中央部分に、単一の中間体３３が存在しているよう
な薄膜型相互接続体が示されている。しかしながら、該
薄膜型相互接続体内に形成されるべき該中間体３３の数
は、上記した配線面セット２７、換言すればかかる配線
面セット２７により構成されるコネクタ１４についての
必要数に応じて、任意の数とされうることは言うまでも
ない。例えば、上記した配線面セット２７、換言すれば
上記コネクタ１４を３つそなえた薄膜型相互接続体にお
いては、２つの中間体３３が形成されることになる。
相互接続体内での所定の各位置に各配線面と各誘電体層
とを交互に組合せるようにしてデポジットさせて行くこ
とにより、上記した各位置を除く各位置に、上記基板２
２と上記各誘電体層２４−１乃至２４−５とにより構成
される中間体３３が形成されることになる。かかる中間
体３３は、横方向に隔離されている各配線面セット２７
の間にそれぞれ存在することになり、かかる中間体３３
によって上記各配線面セット２７相互間が電気的に隔離
される。上記図５には、本発明での好適な１実施例とし
て、２つの配線面セット２７の間に存在する該相互接続
体の中央部分に、単一の中間体３３が存在しているよう
な薄膜型相互接続体が示されている。しかしながら、該
薄膜型相互接続体内に形成されるべき該中間体３３の数
は、上記した配線面セット２７、換言すればかかる配線
面セット２７により構成されるコネクタ１４についての
必要数に応じて、任意の数とされうることは言うまでも
ない。例えば、上記した配線面セット２７、換言すれば
上記コネクタ１４を３つそなえた薄膜型相互接続体にお
いては、２つの中間体３３が形成されることになる。
【００５８】次いで上記図５および図６に示されるよう
に、所定数の導電性ワイヤ１６が、上記最後に形成され
た誘電体層２４−５の表面上に形成されるここで各該ワ
イヤ１６は、あるコネクタ１４に形成されている各接触
パッド１８から該中間体３３上を横切って他のコネクタ
１４に形成されている対応の各接触パッド１８までそれ
ぞれ延びるように形成されており、これによって該対応
する上記各接触パッド同志がそれぞれ電気接続される。
かかる各ワイヤ１６を形成するにあたっても、上記各配
線面２６−１乃至２６−３、上記グランド面３２、上記
各バイア３０、および上記各接触パッド１８をそれぞれ
デポジット形成するのに用いられたのと同様の導電体材
料を用いてデボジット形成することができる。これによ
って上記各ワイヤ１６を構成する導電体材料が有する熱
膨張係数（ＣＴＥ）を、上記各配線面２６−１乃至２６
−３、上記グランド面３２、上記各バイア３０、および
上記各接触パッド１８をそれぞれ構成する各導電体材料
がそれぞれ有する熱膨張係数（ＣＴＥ）の何れとも整合
させることが保証される。またかかる各ワイヤ１６を形
成するにあたっては、上記各配線面２６−１乃至２６−
３および上記グランド面３２をデポジット形成した場合
に用いられたのと同様の選択的なデポジット手法を用い
て、上記各コネクタ１４の前表面上と上記中間体３３の
前表面上とにデポジット形成されうる。上記図６は、上
記各ワイヤ１６がデポジット形成された後での、中間段
階としての該薄膜型相互接続体の平面図である。
に、所定数の導電性ワイヤ１６が、上記最後に形成され
た誘電体層２４−５の表面上に形成されるここで各該ワ
イヤ１６は、あるコネクタ１４に形成されている各接触
パッド１８から該中間体３３上を横切って他のコネクタ
１４に形成されている対応の各接触パッド１８までそれ
ぞれ延びるように形成されており、これによって該対応
する上記各接触パッド同志がそれぞれ電気接続される。
かかる各ワイヤ１６を形成するにあたっても、上記各配
線面２６−１乃至２６−３、上記グランド面３２、上記
各バイア３０、および上記各接触パッド１８をそれぞれ
デポジット形成するのに用いられたのと同様の導電体材
料を用いてデボジット形成することができる。これによ
って上記各ワイヤ１６を構成する導電体材料が有する熱
膨張係数（ＣＴＥ）を、上記各配線面２６−１乃至２６
−３、上記グランド面３２、上記各バイア３０、および
上記各接触パッド１８をそれぞれ構成する各導電体材料
がそれぞれ有する熱膨張係数（ＣＴＥ）の何れとも整合
させることが保証される。またかかる各ワイヤ１６を形
成するにあたっては、上記各配線面２６−１乃至２６−
３および上記グランド面３２をデポジット形成した場合
に用いられたのと同様の選択的なデポジット手法を用い
て、上記各コネクタ１４の前表面上と上記中間体３３の
前表面上とにデポジット形成されうる。上記図６は、上
記各ワイヤ１６がデポジット形成された後での、中間段
階としての該薄膜型相互接続体の平面図である。
【００５９】図７は、上記中間体３３が除去されたこと
によって完成した、該薄膜型相互接続体１２の構成を例
示している。上記図７に示されるように、該薄膜型相互
接続体１２においては、該相互接続体を構成する各コネ
クタ１４が、所定数のワイヤ１６を介して、電気的およ
び機械的に相互接続されている。ここで上記した中間体
３３は、上記各誘電体層２４−１乃至２４−５内にそれ
ぞれ各スルーホールを形成した場合に用いられたのと同
様のエッチング手法を用いてエッチング除去されうる。
このように上記中間体３３を除去することによって、該
相互接続体１２を構成する何れのコネクタ１４について
も、残余の各コネクタ１４に対して自由な位置をとりう
るようにフレキシブルな相対的移動を容易に行わせるこ
とができる。したがってかかる構成をそなえた薄膜型相
互接続体１２によれば、異なる面にそれぞれ配置されて
いる各電気素子の間を容易かつ確実に相互接続すること
が可能となる。
によって完成した、該薄膜型相互接続体１２の構成を例
示している。上記図７に示されるように、該薄膜型相互
接続体１２においては、該相互接続体を構成する各コネ
クタ１４が、所定数のワイヤ１６を介して、電気的およ
び機械的に相互接続されている。ここで上記した中間体
３３は、上記各誘電体層２４−１乃至２４−５内にそれ
ぞれ各スルーホールを形成した場合に用いられたのと同
様のエッチング手法を用いてエッチング除去されうる。
このように上記中間体３３を除去することによって、該
相互接続体１２を構成する何れのコネクタ１４について
も、残余の各コネクタ１４に対して自由な位置をとりう
るようにフレキシブルな相対的移動を容易に行わせるこ
とができる。したがってかかる構成をそなえた薄膜型相
互接続体１２によれば、異なる面にそれぞれ配置されて
いる各電気素子の間を容易かつ確実に相互接続すること
が可能となる。
【００６０】ただし、上述したような薄膜型相互接続体
の代りに、もし全体形状が不変とされたリジッドな薄膜
型相互接続体が所望される場合には、上記中間体３３を
そのまま残存させておくこともできる。そしてかかる薄
膜型相互接続体１２によれば、同じ面にそれぞれ配置さ
れている各電気素子の間を相互接続するような場合に有
利に使用されうる。
の代りに、もし全体形状が不変とされたリジッドな薄膜
型相互接続体が所望される場合には、上記中間体３３を
そのまま残存させておくこともできる。そしてかかる薄
膜型相互接続体１２によれば、同じ面にそれぞれ配置さ
れている各電気素子の間を相互接続するような場合に有
利に使用されうる。
【００６１】ところで特に上述したようにして上記中間
体３３が除去されたような場合には、互に対向した状態
にある各コネクタ１４の間に存在する各ワイヤ１６の部
分は、自己支持機能を確保するのに必要な厚みとなるよ
うに、その周囲がデポジット被覆されうる。更にまた、
上記各ワイヤ１６に使用される材料は、上述したような
異なる面にそれぞれ配置されている各ＭＣＭの間を上記
各コネクタ１４を用いて相互接続する際に必要とされる
曲がりを支障なく発揮しうるような所要の柔軟性を有し
ていることが望ましい。なお上記各ワイヤ１６は互に分
離形成されているので、上記した以外には特に付加的な
電気絶縁処理を通常は必要としないけれども、もし必要
があれば、上記各コネクタ１４上に形成されている上記
各接触パッド１８を一時的にマスクしておいて、上記各
コネクタ１４上に形成されている各ワイヤ１６の部分に
も、その周りに電気絶縁材料がデポジット被覆されう
る。
体３３が除去されたような場合には、互に対向した状態
にある各コネクタ１４の間に存在する各ワイヤ１６の部
分は、自己支持機能を確保するのに必要な厚みとなるよ
うに、その周囲がデポジット被覆されうる。更にまた、
上記各ワイヤ１６に使用される材料は、上述したような
異なる面にそれぞれ配置されている各ＭＣＭの間を上記
各コネクタ１４を用いて相互接続する際に必要とされる
曲がりを支障なく発揮しうるような所要の柔軟性を有し
ていることが望ましい。なお上記各ワイヤ１６は互に分
離形成されているので、上記した以外には特に付加的な
電気絶縁処理を通常は必要としないけれども、もし必要
があれば、上記各コネクタ１４上に形成されている上記
各接触パッド１８を一時的にマスクしておいて、上記各
コネクタ１４上に形成されている各ワイヤ１６の部分に
も、その周りに電気絶縁材料がデポジット被覆されう
る。
【００６２】なお上述した実施例においては、上記各コ
ネクタ１４が上記各ワイヤ１６を介して一体となるよう
に相互接続されているが、かかる各ワイヤ１６を用いる
代りに、例えばワイヤケーブルを用いて、上記各コネク
タ１４（２つ以上のコネクタ１４）同志を相互接続する
ことも考えられる。この場合、周知のリボンケーブルな
どを用いて、あるコネクタ１４に形成されているあるピ
ン（上記接触パッドに相当する）を、他のコネクタ１４
に形成されているあるピン（上記接触パッドに対応する
他の接触パッドに相当する）と電気接続するような要領
で、上記した各ピン同志がそれぞれ相互に電気接続され
る。このようにして本発明にかかる薄膜型相互接続体１
２においては、上記したような各ワイヤ１６あるいはワ
イヤケーブルなどを用いて、該相互接続体１２を構成す
るあるコネクタ１４に形成されている任意のピン又は任
意の接触パッドと、他のコネクタ１４に形成されている
対応する任意のピン又は任意の接触パッドとを、それぞ
れ相互接続することができる。更に本発明にかかる相互
接続体１２においては、上記各配線面２６−１乃至２６
−３などにそれぞれ形成されている各配線パターンを利
用して、該相互接続体１２を構成するあるコネクタ１４
に形成されているある接触パッド又はピンを、他のコネ
クタ１４に形成されているいくつかの対応する接触パッ
ド又はピンと、それぞれ相互接続するような要領で、上
記各接触パッド又は上記各ピン同志を、それぞれ相互接
続することが可能となる。
ネクタ１４が上記各ワイヤ１６を介して一体となるよう
に相互接続されているが、かかる各ワイヤ１６を用いる
代りに、例えばワイヤケーブルを用いて、上記各コネク
タ１４（２つ以上のコネクタ１４）同志を相互接続する
ことも考えられる。この場合、周知のリボンケーブルな
どを用いて、あるコネクタ１４に形成されているあるピ
ン（上記接触パッドに相当する）を、他のコネクタ１４
に形成されているあるピン（上記接触パッドに対応する
他の接触パッドに相当する）と電気接続するような要領
で、上記した各ピン同志がそれぞれ相互に電気接続され
る。このようにして本発明にかかる薄膜型相互接続体１
２においては、上記したような各ワイヤ１６あるいはワ
イヤケーブルなどを用いて、該相互接続体１２を構成す
るあるコネクタ１４に形成されている任意のピン又は任
意の接触パッドと、他のコネクタ１４に形成されている
対応する任意のピン又は任意の接触パッドとを、それぞ
れ相互接続することができる。更に本発明にかかる相互
接続体１２においては、上記各配線面２６−１乃至２６
−３などにそれぞれ形成されている各配線パターンを利
用して、該相互接続体１２を構成するあるコネクタ１４
に形成されているある接触パッド又はピンを、他のコネ
クタ１４に形成されているいくつかの対応する接触パッ
ド又はピンと、それぞれ相互接続するような要領で、上
記各接触パッド又は上記各ピン同志を、それぞれ相互接
続することが可能となる。
【００６３】図８および図９は、上述したような本発明
における好適な１実施例としての薄膜型相互接続体の製
造方法を、ステップ形式で概説したフローチャートであ
る。図１０乃至図１２は、本発明での好適な１実施例と
しての、２つのコネクタ１４を有する薄膜型相互接続体
１２において、各該コネクタ１４が互に異なる３つの位
置関係に置かれた場合の各使用状態をそれぞれ例示して
いる。すなわち該薄膜型相互接続体１２を上記図１０に
示されるような状態で使用した場合には、特に同じ面に
それぞれ配置された各電気素子の間を容易かつ確実に電
気接続することができる。また該薄膜型相互接続体１２
を上記図１１に示されるような状態で使用した場合に
は、特に互に直角をなす各面にそれぞれ配置された各電
気素子の間を容易かつ確実に電気接続することができ
る。また該薄膜型相互接続体１２を上記図１２に示され
るような状態で使用した場合には、特に異なる高さの２
つの平行面にそれぞれ配置された各電気素子の間を容易
かつ確実に電気接続することができる。ただし上述した
ような各使用例は単に例示的なものにすぎず、本発明に
かかる薄膜型相互接続体１２によれば、該相互接続体を
構成する上記各コネクタ１４が上述したように互にフレ
キシブルな相対的移動をなしうるように構成されている
ので、上述した以外の種々の異なる面にそれぞれ配置さ
れている各電気素子の間をも、容易かつ確実に電気接続
することが可能となる。
における好適な１実施例としての薄膜型相互接続体の製
造方法を、ステップ形式で概説したフローチャートであ
る。図１０乃至図１２は、本発明での好適な１実施例と
しての、２つのコネクタ１４を有する薄膜型相互接続体
１２において、各該コネクタ１４が互に異なる３つの位
置関係に置かれた場合の各使用状態をそれぞれ例示して
いる。すなわち該薄膜型相互接続体１２を上記図１０に
示されるような状態で使用した場合には、特に同じ面に
それぞれ配置された各電気素子の間を容易かつ確実に電
気接続することができる。また該薄膜型相互接続体１２
を上記図１１に示されるような状態で使用した場合に
は、特に互に直角をなす各面にそれぞれ配置された各電
気素子の間を容易かつ確実に電気接続することができ
る。また該薄膜型相互接続体１２を上記図１２に示され
るような状態で使用した場合には、特に異なる高さの２
つの平行面にそれぞれ配置された各電気素子の間を容易
かつ確実に電気接続することができる。ただし上述した
ような各使用例は単に例示的なものにすぎず、本発明に
かかる薄膜型相互接続体１２によれば、該相互接続体を
構成する上記各コネクタ１４が上述したように互にフレ
キシブルな相対的移動をなしうるように構成されている
ので、上述した以外の種々の異なる面にそれぞれ配置さ
れている各電気素子の間をも、容易かつ確実に電気接続
することが可能となる。
【００６４】図１３は、本発明での好適な１実施例とし
ての薄膜型相互接続体１２として、該相互接続体を構成
する２つのコネクタ１４のうち、一方のコネクタ１４の
背面に隆起部３４が形成され、他方のコネクタ１４の背
面に該隆起部３４に対しほぼ相補的に作用するような切
欠部３６が形成されている相互接続体を例示している。
かかる構成をそなえているので、もし該薄膜型相互接続
体を形状不変のリジッドな部材として使用したい場合に
は、上記隆起部３４と切欠部３６とを利用して、各該コ
ネクタ１４の背面同志の位置合せ（アライン）がなされ
る。更に必要があれば、各該コネクタにそれぞれ形成さ
れている上記隆起部３４と切欠部３６とに接着剤を適用
して各該コネクタ１４同志を付着させ、次いで上記隆起
部３４および切欠部３６の各位置を合せ（アライン
し）、更に各該コネクタ１４の各背面を一体化させる方
向に押し付ける。この場合、該薄膜型相互接続体に各電
気素子を電気接続する際に遭遇する種々のはんだ付け温
度に耐えられるような有機又は無機の各種接着剤が、各
該コネクタ１４同志を付着させるのに使用されうる。か
かる目的で使用するのに好適な有機の接着剤は、エポキ
シ、熱可塑性ポリイミド、ポリエーテルスルフォン、お
よびポリエーテルケトンなどから選択されることがで
き、これらの各接着剤はすべてフィルム状にして適用さ
れうる。一方、かかる目的で使用するのに好適な無機の
接着剤は、低いシーリング温度（例えば４５０℃以下）
を有する各種ガラスおよび各種合金などから選択されう
る。なおもし必要があれば、各該コネクタ１４の各背面
間に各種のガラススペーサなどを配設することもでき、
これによって上記各電気素子間を相互接続する際に要求
される、該薄膜型相互接続体の全体の厚さを、必要な厚
さとなるように適宜調整することができる。
ての薄膜型相互接続体１２として、該相互接続体を構成
する２つのコネクタ１４のうち、一方のコネクタ１４の
背面に隆起部３４が形成され、他方のコネクタ１４の背
面に該隆起部３４に対しほぼ相補的に作用するような切
欠部３６が形成されている相互接続体を例示している。
かかる構成をそなえているので、もし該薄膜型相互接続
体を形状不変のリジッドな部材として使用したい場合に
は、上記隆起部３４と切欠部３６とを利用して、各該コ
ネクタ１４の背面同志の位置合せ（アライン）がなされ
る。更に必要があれば、各該コネクタにそれぞれ形成さ
れている上記隆起部３４と切欠部３６とに接着剤を適用
して各該コネクタ１４同志を付着させ、次いで上記隆起
部３４および切欠部３６の各位置を合せ（アライン
し）、更に各該コネクタ１４の各背面を一体化させる方
向に押し付ける。この場合、該薄膜型相互接続体に各電
気素子を電気接続する際に遭遇する種々のはんだ付け温
度に耐えられるような有機又は無機の各種接着剤が、各
該コネクタ１４同志を付着させるのに使用されうる。か
かる目的で使用するのに好適な有機の接着剤は、エポキ
シ、熱可塑性ポリイミド、ポリエーテルスルフォン、お
よびポリエーテルケトンなどから選択されることがで
き、これらの各接着剤はすべてフィルム状にして適用さ
れうる。一方、かかる目的で使用するのに好適な無機の
接着剤は、低いシーリング温度（例えば４５０℃以下）
を有する各種ガラスおよび各種合金などから選択されう
る。なおもし必要があれば、各該コネクタ１４の各背面
間に各種のガラススペーサなどを配設することもでき、
これによって上記各電気素子間を相互接続する際に要求
される、該薄膜型相互接続体の全体の厚さを、必要な厚
さとなるように適宜調整することができる。
【００６５】上記図１３に示される相互接続体において
は、各該コネクタ１４の各背面同志を相補的に係合させ
る手段として上記したような隆起部３４と切欠部３６と
が設けられているが、かかる係合あるいは位置合せを確
保する手段として、本発明においては他の適宜の構成を
採用することができる。更に上記図１３には、ある１つ
の薄膜型相互接続体を構成する各コネクタ同志をそれら
の背面側で一体化させうるようにした相互接続体が例示
されているが、上述したような係合あるいは位置合せ手
段などを利用して、別々の各薄膜型相互接続体にそれぞ
れ設けられている各コネクタ１４同志を相互に一体化さ
せるようにすることも、本発明の範囲に含まれるべきで
ある。
は、各該コネクタ１４の各背面同志を相補的に係合させ
る手段として上記したような隆起部３４と切欠部３６と
が設けられているが、かかる係合あるいは位置合せを確
保する手段として、本発明においては他の適宜の構成を
採用することができる。更に上記図１３には、ある１つ
の薄膜型相互接続体を構成する各コネクタ同志をそれら
の背面側で一体化させうるようにした相互接続体が例示
されているが、上述したような係合あるいは位置合せ手
段などを利用して、別々の各薄膜型相互接続体にそれぞ
れ設けられている各コネクタ１４同志を相互に一体化さ
せるようにすることも、本発明の範囲に含まれるべきで
ある。
【００６６】本発明での好適な実施例としての薄膜型相
互接続体についてこれまで図示説明してきたが、上述し
た実施例以外にも、種々の変形例や各種の実施例が、本
発明の範囲内のものとして当業者にとって容易に考えら
れうることは明らかである。その１例として、図１４に
は、本発明での他の好適な実施例として、上述したよう
な本発明の製造方法にしたがって製造された、３つのコ
ネクタ１４をそなえた薄膜型相互接続体１２が例示され
ている。これまでの説明から明らかなように、該図１４
に示される薄膜型相互接続体１２は、対応する各誘電体
層上での３つの異なる各位置に各配線面をそれぞれ選択
的にデポジットすることによってえられるもので、これ
により３つの配線面セット（したがって３つのコネクタ
１４）が形成されることになる。かかる薄膜型相互接続
体１２は、該相互接続体を構成する各ワイヤ１６を介し
て該３つのコネクタ１４の各位置をそれぞれ所要の位置
に設定することにより、異なる面にそれぞれ配置された
特に３つ以上の各電気素子の間を相互接続するような場
合に、きわめて好適に使用されうる。このように該薄膜
型相互接続体に接続されるべき各電気素子に対する電気
的な相互接続条件に応じて、該相互接続体を構成する各
コネクタ１４の数をどのような値に設定した場合でも、
すべて本発明の範囲に含まれうることは明らかである。
互接続体についてこれまで図示説明してきたが、上述し
た実施例以外にも、種々の変形例や各種の実施例が、本
発明の範囲内のものとして当業者にとって容易に考えら
れうることは明らかである。その１例として、図１４に
は、本発明での他の好適な実施例として、上述したよう
な本発明の製造方法にしたがって製造された、３つのコ
ネクタ１４をそなえた薄膜型相互接続体１２が例示され
ている。これまでの説明から明らかなように、該図１４
に示される薄膜型相互接続体１２は、対応する各誘電体
層上での３つの異なる各位置に各配線面をそれぞれ選択
的にデポジットすることによってえられるもので、これ
により３つの配線面セット（したがって３つのコネクタ
１４）が形成されることになる。かかる薄膜型相互接続
体１２は、該相互接続体を構成する各ワイヤ１６を介し
て該３つのコネクタ１４の各位置をそれぞれ所要の位置
に設定することにより、異なる面にそれぞれ配置された
特に３つ以上の各電気素子の間を相互接続するような場
合に、きわめて好適に使用されうる。このように該薄膜
型相互接続体に接続されるべき各電気素子に対する電気
的な相互接続条件に応じて、該相互接続体を構成する各
コネクタ１４の数をどのような値に設定した場合でも、
すべて本発明の範囲に含まれうることは明らかである。
【００６７】ここで更に別の１例として、図１５には、
本発明での更に他の好適な実施例として、上述したよう
な本発明の製造方法にしたがって製造された、５つのコ
ネクタ１４をそなえた薄膜型相互接続体１２が例示され
ている。該図１５から明らかなように、かかる薄膜型相
互接続体１２は、互に異なる５つの面にそれぞれ配置さ
れた特に５つ以上の各電気素子の間の相互接続を確保す
るような場合にきわめて好適に使用されうる。該図１５
に示される薄膜型相互接続体１２は、対応する各誘電体
層上での５つの異なる各位置に各配線面をそれぞれ選択
的にデポジットすることによってえられるもので、これ
により５つの配線面セット（したがって５つのコネクタ
１４）が形成されることになる。
本発明での更に他の好適な実施例として、上述したよう
な本発明の製造方法にしたがって製造された、５つのコ
ネクタ１４をそなえた薄膜型相互接続体１２が例示され
ている。該図１５から明らかなように、かかる薄膜型相
互接続体１２は、互に異なる５つの面にそれぞれ配置さ
れた特に５つ以上の各電気素子の間の相互接続を確保す
るような場合にきわめて好適に使用されうる。該図１５
に示される薄膜型相互接続体１２は、対応する各誘電体
層上での５つの異なる各位置に各配線面をそれぞれ選択
的にデポジットすることによってえられるもので、これ
により５つの配線面セット（したがって５つのコネクタ
１４）が形成されることになる。
【００６８】上述したように本発明においては、種々の
変形例や各種の実施例が考えられるので、本発明は、上
述した実施例によって限定されるべきものではなく、上
記した特許請求の範囲に規定された範囲内で、種々の態
様で実施されうるものである。
変形例や各種の実施例が考えられるので、本発明は、上
述した実施例によって限定されるべきものではなく、上
記した特許請求の範囲に規定された範囲内で、種々の態
様で実施されうるものである。
【００６９】
【発明の効果】本発明によれば、高性能のコンピュータ
などに存在する各電気素子の間を相互接続することがで
きるように、所定の表面領域内に多数の電気的接続部が
形成された高密度型の薄膜型相互接続体とすることがで
きる。また本発明によれば、互に異なる面にそれぞれ配
置されている各電気素子の間を自由に相互接続すること
ができるような、三次元性の薄膜型相互接続体とするこ
とができる。更にまた本発明によれば、使用すべき各材
料および採用すべき各薄膜手法としてそれぞれ所定の材
料および手法を選択することによって、上記したような
薄膜型相互接続体を実用的かつ経済的に製造することが
できる。
などに存在する各電気素子の間を相互接続することがで
きるように、所定の表面領域内に多数の電気的接続部が
形成された高密度型の薄膜型相互接続体とすることがで
きる。また本発明によれば、互に異なる面にそれぞれ配
置されている各電気素子の間を自由に相互接続すること
ができるような、三次元性の薄膜型相互接続体とするこ
とができる。更にまた本発明によれば、使用すべき各材
料および採用すべき各薄膜手法としてそれぞれ所定の材
料および手法を選択することによって、上記したような
薄膜型相互接続体を実用的かつ経済的に製造することが
できる。
【図１】本発明にかかる薄膜型相互接続体１２によっ
て、２つのマルチ・チップモジュール１０が電気的に接
続されている状態を示す斜視図である。
て、２つのマルチ・チップモジュール１０が電気的に接
続されている状態を示す斜視図である。
【図２】本発明にかかる薄膜型相互接続体１２によっ
て、異なる高さの異なる面にそれぞれ配置されている２
つのマルチ・チップモジュール１０が電気的に接続され
ている状態を示す側面図である。
て、異なる高さの異なる面にそれぞれ配置されている２
つのマルチ・チップモジュール１０が電気的に接続され
ている状態を示す側面図である。
【図３】本発明での好適な１実施例としての薄膜型相互
接続体について、第３の誘電体層２４−３が形成された
後の中間段階での状態構成を拡大して示す縦断面図であ
る。
接続体について、第３の誘電体層２４−３が形成された
後の中間段階での状態構成を拡大して示す縦断面図であ
る。
【図４】本発明での好適な１実施例としての薄膜型相互
接続体について、第４の誘電体層２４−４が形成された
後の中間段階での状態構成を拡大して示す縦断面図であ
る。
接続体について、第４の誘電体層２４−４が形成された
後の中間段階での状態構成を拡大して示す縦断面図であ
る。
【図５】本発明での好適な１実施例としての薄膜型相互
接続体について、第５の誘電体層２４−５、各接触パッ
ド１８、および各ワイヤ１６がそれぞれ形成された後の
中間段階での状態構成を拡大して示す縦断面図である。
接続体について、第５の誘電体層２４−５、各接触パッ
ド１８、および各ワイヤ１６がそれぞれ形成された後の
中間段階での状態構成を拡大して示す縦断面図である。
【図６】本発明での好適な１実施例としての薄膜型相互
接続体について、上記各接触パッド１８および各ワイヤ
１６がそれぞれ形成された後の中間段階での状態構成を
拡大して示す平面図である。
接続体について、上記各接触パッド１８および各ワイヤ
１６がそれぞれ形成された後の中間段階での状態構成を
拡大して示す平面図である。
【図７】本発明での好適な１実施例としての薄膜型相互
接続体について、中間体３３が除去されたことによって
出来上った、最終製品としての該相互接続体の構成を拡
大して示す縦断面図である。
接続体について、中間体３３が除去されたことによって
出来上った、最終製品としての該相互接続体の構成を拡
大して示す縦断面図である。
【図８】本発明での好適な１実施例としての薄膜型相互
接続体の製造方法を、ステップ形式で概説したフローチ
ャートである。
接続体の製造方法を、ステップ形式で概説したフローチ
ャートである。
【図９】本発明での好適な１実施例としての薄膜型相互
接続体の製造方法を、ステップ形式で概説したフローチ
ャートである。
接続体の製造方法を、ステップ形式で概説したフローチ
ャートである。
【図１０】本発明での好適な１実施例としての薄膜型相
互接続体の１使用状態として、該相互接続体を構成する
２つのコネクタ１４が同じ面にそれぞれ位置している場
合を例示する斜視図である。
互接続体の１使用状態として、該相互接続体を構成する
２つのコネクタ１４が同じ面にそれぞれ位置している場
合を例示する斜視図である。
【図１１】本発明での好適な１実施例としての薄膜型相
互接続体の他の使用状態として、該相互接続体を構成す
る２つのコネクタ１４が互いに直角をなす各面にそれぞ
れ位置している場合を例示する斜視図である。
互接続体の他の使用状態として、該相互接続体を構成す
る２つのコネクタ１４が互いに直角をなす各面にそれぞ
れ位置している場合を例示する斜視図である。
【図１２】本発明での好適な１実施例としての薄膜型相
互接続体の更に他の使用状態として、該相互接続体を構
成する２つのコネクタ１４が異なる高さの２つの平行面
にそれぞれ位置している場合を例示する斜視図である。
互接続体の更に他の使用状態として、該相互接続体を構
成する２つのコネクタ１４が異なる高さの２つの平行面
にそれぞれ位置している場合を例示する斜視図である。
【図１３】本発明での好適な１実施例としての薄膜型相
互接続体として、該相互接続体を構成する２つのコネク
タ１４の各背面に、互に位置整合しうるような各係合部
がそれぞれ形成されている該相互接続体の構成を例示す
る斜視図である。
互接続体として、該相互接続体を構成する２つのコネク
タ１４の各背面に、互に位置整合しうるような各係合部
がそれぞれ形成されている該相互接続体の構成を例示す
る斜視図である。
【図１４】本発明での好適な他の実施例としての薄膜型
相互接続体として、３つのコネクタ１４をそなえた相互
接続体の構成を例示する斜視図である。
相互接続体として、３つのコネクタ１４をそなえた相互
接続体の構成を例示する斜視図である。
【図１５】本発明での好適な更に他の実施例としての薄
膜型相互接続体として、５つのコネクタ１４をそなえた
相互接続体の構成を例示する斜視図である。
膜型相互接続体として、５つのコネクタ１４をそなえた
相互接続体の構成を例示する斜視図である。
１０…マルチ・チップモジュール（ＭＣＭ） １２…薄膜型相互接続体 １４…コネクタ １６…ワイヤ １７…ＭＣＭに形成された電気的接触部 １８…コネクタに形成された接触パッド ２０…はんだ材などからなるパッド ２２…基板 ２４−１…第１の誘電体層 ２４−２…第２の誘電体層 ２４−３…第３の誘電体層 ２４−４…第４の誘電体層 ２４−５…第５の誘電体層 ２６−１…第１の配線（信号線など）面 ２６−２…第２の配線（信号線など）面 ２６−３…第３の配線（信号線など）面 ２７…配線面セット ２８…スルーホール ３０…バイア ３２…グランド面 ３３…中間体 ３４…隆起部 ３６…切欠部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０５Ｋ 3/46 Ｅ 6921−4Ｅ (72)発明者 ウィリアム ティー．チョウ アメリカ合衆国，カリフォルニア 95014, キュパーティノ，レイク スプリング ク リーク 11551 (72)発明者 デビッド クドズマ アメリカ合衆国，カリフォルニア 95131, サン ホセ，マーティン ジュー ストリ ート 1700 (72)発明者 マイケル ジー．リー アメリカ合衆国，カリフォルニア 95118, サン ホセ，デジン ドライブ 4421 (72)発明者 マイケル ジー．ピータース アメリカ合衆国，カリフォルニア 95051, サンタ クララ，ジャンニーニ ドライブ 485 (72)発明者 ジェームズ ジェイ．ローマン アメリカ合衆国，カリフォルニア 95035, ミルピタス，ステメル ウェイ 1449 (72)発明者 ソン エス．スワミー アメリカ合衆国，カリフォルニア 94506, ダンビル，バットムウッド ドライブ 508
Claims (39)
- 【請求項１】 非導電体層の表面上に導電体層を形成す
るステップと、 該導電体層の表面上に誘電体層を形成するステップと、 該誘電体層の表面から該誘電体層を通して該導電体層ま
で延びている各導電性バイアを形成するステップとをそ
なえ、 所定数の導電体層がえられるまで、導電体層を形成する
ステップと、誘電体層を形成するステップと、各導電性
バイアを形成するステップとを繰返し、更に、 上記各導電性バイアの間をそれぞれ電気的に相互接続す
るステップと、 各該導電体層と連結されていない少なくとも一の部分に
存在する非導電体層と各該誘電体層とを除去するステッ
プとをそなえていることを特徴とする、薄膜型相互接続
体の製造方法。 - 【請求項２】 該非導電体層又は直前に形成された誘電
体層での各選択領域上に導電体材料をデポジットするこ
とによって各該導電体層を形成し、上記各選択領域上に
デポジットされた各該導電体層で導電体層セットを構成
するようにした、請求項１に記載の製造方法。 - 【請求項３】 上記各導電性バイアをそなえた誘電体層
の表面上に導電体材料を選択的にデポジットすることに
よって、各該導電体層セットを構成する上記各導電性バ
イアをそれぞれ電気的に相互接続するようにした、請求
項２に記載の製造方法。 - 【請求項４】 各該導電体層セットを構成していない領
域に存在する該非導電体層および各該誘電体層を除去す
ることによって、各コネクタを形成するようにした、請
求項２に記載の製造方法。 - 【請求項５】 該誘電体層内に各スルーホールを形成
し、上記各スルーホールに導電体材料を充填することに
よって、上記各導電性バイアを形成するようにした、請
求項１に記載の製造方法。 - 【請求項６】 該誘電体層の表面から直前に形成された
誘電体層内に存在する上記各導電性バイアまで延びるよ
うに、該誘電体層内に所定数のスルーホールを形成する
ようにした、請求項５に記載の製造方法。 - 【請求項７】 該誘電体層の表面から直前に形成された
導電体層まで延びるように、該誘電体層内に所定数のス
ルーホールを形成するようにした、請求項６に記載の製
造方法。 - 【請求項８】 各該スルーホールに導電体材料を充填し
て、各導電性バイアを形成するようにした、請求項７に
記載の製造方法。 - 【請求項９】 上記各導電性バイア上に導電体材料をデ
ポジットすることによって、最後に形成された誘電体層
の表面上に各接触パッドを形成するようにした、請求項
１に記載の製造方法。 - 【請求項１０】 互にほぼ等しい熱膨張係数を有する各
導電体材料を用いて、各該導電体層、上記各導電性バイ
ア、上記各接触パッド、および上記各導電性バイア間で
の各電気的接続部を形成するようにした、請求項９に記
載の製造方法。 - 【請求項１１】 第１の非導電体層の背面上に、ほぼ相
補的に作用するような各係合部を形成するようにした、
請求項１に記載の製造方法。 - 【請求項１２】 異なる面にそれぞれ配置された各電気
素子の間を電気的に相互接続しうるようにした三次元性
の薄膜型相互接続体の製造方法であって、 基板表面上に誘電体層を形成するステップと、 該誘電体層の表面での選択された各部分上に導電体層を
形成するステップと、 該導電体層および該基板の表面上に誘電体層を形成する
ステップと、 該誘電体層内に所定数のスルーホールを形成するステッ
プと、 各該スルーホールに導電体材料を充填するステップとを
そなえ、 所定数の導電体層が形成されるまで、導電体層を形成す
るステップと、誘電体層を形成するステップと、所定数
のスルーホールを形成するステップと、各該スルーホー
ルを充填するステップとを繰返し、更に、 最後に形成された誘電体層の表面上に所定数の接触パッ
ドを形成するステップと、 各該接触パッドの間をそれぞれ電気的に相互接続して、
各該接触パッドの間にそれぞれ延びるような所定数のワ
イヤを形成するステップと、 上記各電気素子と電気接続しうるような少なくとも２つ
のコネクタを形成するように、該基板および各該誘電体
層の一部を除去するステップとをそなえていることを特
徴とする、三次元性の薄膜型相互接続体の製造方法。 - 【請求項１３】 直前に形成された誘電体層の表面上に
おいて、互に電気的に隔離された各位置に導電体材料を
選択的にデポジットすることによって各該導電体層を形
成し、同じ位置にデポジットされた各該導電体層によっ
て導電体層セットを構成するようにした、請求項１２に
記載の製造方法。 - 【請求項１４】 直前に形成された誘電体層に存在する
該充填された各スルーホールと接触しないようにして、
該導電体層をデポジットするようにした、請求項１３に
記載の相互接続体の製造方法。 - 【請求項１５】 該誘電体層の表面と直前に形成された
導電体層の表面との間に存在する各該誘電体層の一部を
除去することによって各スルーホールを形成し、上記各
スルーホールの形成位置を所定の電気的接続部に対応さ
せた、請求項１３に記載の製造方法。 - 【請求項１６】 該誘電体層の表面と直前に形成された
誘電体層の表面との間に存在する各該誘電体層の一部を
除去することによって各スルーホールを形成し、上記各
スルーホールの形成位置を直前に形成された誘電体層内
での該充填された各スルーホールの位置に対応させた、
請求項１５に記載の製造方法。 - 【請求項１７】 最後に形成された誘電体層の表面上に
おいて、該充填された各スルーホールに対応する各位置
に導電体材料を選択的にデポジットすることによって、
各該接触パッドを形成するようにした、請求項１２に記
載の相互接続体の製造方法。 - 【請求項１８】 該充填された各スルーホールをそなえ
た誘電体層の表面上に導電体材料を選択的にデポジット
することによって、各該ワイヤを形成するようにした、
請求項１３に記載の相互接続体の製造方法。 - 【請求項１９】 ある導電体層セット内に形成されてい
る該充填されたスルーホールを、他の導電体層セット内
に形成されている該スルーホールと対応する他の充填さ
れたスルーホールと電気的に接続するような要領で、各
該ワイヤをデポジットするようにした、請求項１８に記
載の相互接続体の製造方法。 - 【請求項２０】 各該導電体層セットを構成していない
部分に存在する該基板および各該誘電体層を除去するこ
とによって、各該ワイヤを介して一体的に保持された少
なくとも２つのコネクタを形成するようにした、請求項
１３に記載の相互接続体の製造方法。 - 【請求項２１】 各該コネクタにおける各該接触パッド
と対向した表面上に、ほぼ相補的に作用するような各係
合部を形成することによって、各該コネクタ相互の位置
整合を確保しうるようにした、請求項２０に記載の相互
接続体の製造方法。 - 【請求項２２】 該相補的に作用する上記各係合部に有
機又は無機の接着剤を適用することによって各該コネク
タ同志を付着させ、次いで上記各係合部の位置を整合さ
せ、更に各該コネクタを一体化する方向に押圧するよう
にした、請求項２１に記載の相互接続体の製造方法。 - 【請求項２３】 互にほぼ等しい熱膨張係数を有する各
導電体材料を用いて、各該導電体層を形成し、各該スル
ーホールを充填し、各該接触パッドを形成し、更に各該
ワイヤを形成するようにした、請求項１３に記載の相互
接続体の製造方法。 - 【請求項２４】 異なる面にそれぞれ配置された各電気
素子相互間に電気信号を伝送しうるようにした薄膜型相
互接続体の製造方法であって、 基板表面に第１の誘電体層を付加するステップと、 該第１の誘電体層の表面での選択された各部分に第１の
配線面を付加するステップと、 該第１の配線面および該基板の表面に第２の誘電体層を
付加するステップと、 所定の電気的接続部に対応するパターンとなるように該
第２の誘電体層内に第１の所定数のスルーホールを形成
するステップと、 該第１の各スルーホールに導電体材料を充填するステッ
プと、 該第２の誘電体層の表面での選択された各部分に第２の
配線面を付加するステップと、 該第２の配線面および該第２の誘電体層の表面に第３の
誘電体層を付加するステップと、 該第１の該充填された各スルーホールに対応するパター
ンと所定の電気的接続部に対応するパターンとを合成し
たパターンとなるように、該第３の誘電体層内に第２の
所定数のスルーホールを形成するステップと、 該第２の各スルーホールに導電体材料を充填するステッ
プと、 該第１および該第２の該充填された各スルーホールの各
形成位置に対応させて、該第３の誘電体層の表面に所定
数の接触パッドを付加するステップと、 各該接触パッドの間をそれぞれ電気的に相互接続するよ
うにして、該第３の誘電体層の表面に所定数のワイヤを
付加するステップと、 各該配線面も該充填された各スルーホールも形成されて
いない部分に存在する該基板および各該誘電体層を除去
するステップとをそなえていることを特徴とする、薄膜
型相互接続体の製造方法。 - 【請求項２５】 所定数の配線面が形成されるまで、誘
電体層の表面に配線面を付加するステップと、該配線面
の表面に誘電体層を付加するステップと、誘電体層内に
所定数のスルーホールを形成するステップと、該所定数
の各スルーホールに導電体材料を充填するステップとを
繰返すようにした、請求項２４に記載の相互接続体の製
造方法。 - 【請求項２６】 該誘電体層の表面と直前に形成された
配線面との間に延びている該誘電体層の一部を除去する
ことによって所定数のスルーホールを形成し、各該スル
ーホールの形成位置を所定の電気的接続部に対応させ
た、請求項２５に記載の相互接続体の製造方法。 - 【請求項２７】 直前に形成された誘電体層内での該充
填された各スルーホールに対応する各位置に、所定数の
スルーホールを形成するようにした、請求項２６に記載
の相互接続体の製造方法。 - 【請求項２８】 直前に形成された誘電体層の表面上に
おいて、互に電気的に隔離された２つ以上の異なる位置
に導電体材料を選択的にデポジットすることによって各
該配線面を付加し、各該誘電体層上での同じ位置にデポ
ジットされている各配線面によって配線面セットを構成
し、各該配線面セットを構成している上記各配線面は直
前に形成された誘電体層内に形成されている該充填され
た所定数のスルーホールと接触しないようにしてデポジ
ットされている、請求項２７に記載の相互接続体の製造
方法。 - 【請求項２９】 最後に形成された誘電体層の表面上に
導電体材料を選択的にデポジットすることによって所定
数のワイヤを付加し、各該ワイヤは、ある配線面セット
に形成された接触パッドを他の配線面セットに形成され
た該接触パッドと対応する他の接触パッドと電気的に接
続するような要領で、各該接触パッドの間にそれぞれ延
びている、請求項２８に記載の相互接続体の製造方法。 - 【請求項３０】 各該配線面セットを構成していない部
分に存在する該基板および各該誘電体層を除去すること
によって、該所定数のワイヤを介して相互に結合された
少なくとも２つの電気的コネクタを形成するようにし
た、請求項２９に記載の相互接続体の製造方法。 - 【請求項３１】 該誘電体層の表面に該配線面に代えて
グランド面をそれ以前又はそれ以後の各ステップで形成
される各配線面の電気的特性に応じて付加するステップ
と、該グランド面を付加した後に該グランド面の表面に
誘電体層を付加するとともに所定数のスルーホールを該
誘電体層内に形成するステップとを更にそなえ、各該ス
ルーホールの形成パターンが直前に形成された誘電体層
内に形成されている該充填された各スルーホールに対応
したパターンとなるようにした、請求項３０に記載の相
互接続体の製造方法。 - 【請求項３２】 互にほぼ等しい熱膨張係数を有する各
導電体材料を用いて、各該配線面を付加し、各該グラン
ド面を付加し、各該スルーホールを充填し、各該接触パ
ッドを付加し、更に各該ワイヤを付加するようにした、
請求項３１に記載の相互接続体の製造方法。 - 【請求項３３】 各該コネクタにおける各該接触パッド
と対向した表面上に、ほぼ相補的に作用するような各係
合部を形成することによって、各該コネクタ相互の位置
整合を確保しうるようにした、請求項３２に記載の相互
接続体の製造方法。 - 【請求項３４】 該相補的に作用する上記各係合部に有
機又は無機の接着剤を適用することによって各該コネク
タ同志を付着させ、次いで上記各係合部の位置を整合さ
せ、更に各該コネクタを一体化する方向に押圧するよう
にした、請求項３３に記載の相互接続体の製造方法。 - 【請求項３５】 異なる面にそれぞれ配置された各電気
素子の間を電気的に相互接続しうるようにした少なくと
も２つのコネクタをそなえた三次元性の薄膜型相互接続
体であって、各該コネクタが、 基板層と、 該基板層上において誘電体層と導電性配線面とが交互に
配列されたものと、 該誘電体層から延びていて各該配線面とそれぞれ電気接
続されている所定数の導電性バイアと、 あるコネクタに存在する各該導電性バイアと他のコネク
タに存在する各該導電性バイアとをそれぞれ電気接続す
るような所定数の導電性ワイヤとをそなえていることを
特徴とする、三次元性の薄膜型相互接続体。 - 【請求項３６】 各該導電性バイアは、該誘電体層を通
して延びている各スルーホールに導電体材料が充填され
ることにより構成されており、かつ各該導電性バイアは
該誘電体層の前表面近傍での第１の直径が該誘電体層に
おける該前表面と対向している背面近傍での第２の直径
より大きくされたような先端を切った形の円錐形状を順
次繰返して積み重ねたような形状に構成されている、請
求項３５に記載の薄膜型相互接続体。 - 【請求項３７】 各該ワイヤは、各該コネクタが自由な
位置でのフレキシブルな相互接続を可能とし、これによ
って異なる面にそれぞれ配置された各電気素子の間を電
気的に相互接続するのに必要な長さを有している、請求
項３５に記載の薄膜型相互接続体。 - 【請求項３８】 互にほぼ等しい熱膨張係数を有する各
導電体材料を用いて、各該配線面、各該バイア、および
各該ワイヤが形成されている、請求項３５に記載の薄膜
型相互接続体。 - 【請求項３９】 各該コネクタには前表面と該前表面と
対向した背面とが形成され、該前表面にはある電気素子
に対する電気的接続手段が設けられるとともに、該背面
には各該コネクタの背面同志の位置整合および相互固着
を達成させるようなほぼ相補的に作用する各係合部が設
けられている、請求項３５に記載の薄膜型相互接続体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US078461 | 1993-06-17 | ||
| US08/078,461 US5419038A (en) | 1993-06-17 | 1993-06-17 | Method for fabricating thin-film interconnector |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0758431A true JPH0758431A (ja) | 1995-03-03 |
| JP3691526B2 JP3691526B2 (ja) | 2005-09-07 |
Family
ID=22144172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13443594A Expired - Lifetime JP3691526B2 (ja) | 1993-06-17 | 1994-06-16 | 三次元性の薄膜型相互接続体およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5419038A (ja) |
| JP (1) | JP3691526B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008095337A1 (fr) * | 2007-02-05 | 2008-08-14 | Princo Corp. | Procédé pour la fabrication d'une structure d'assemblage commune entre des panneaux multicouche et structure associée |
| WO2008095338A1 (fr) * | 2007-02-05 | 2008-08-14 | Princo Corp. | Structure d'assemblage commune entre des panneaux multicouche et procédé de fabrication associé |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041214 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050210 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050517 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050616 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090624 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100624 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110624 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120624 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120624 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130624 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140624 Year of fee payment: 9 |
|
| EXPY | Cancellation because of completion of term |