CN106067513A - 图案化mram堆栈的干法等离子体蚀刻法 - Google Patents

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Abstract

本发明涉及图案化MRAM堆栈的干法等离子体蚀刻法。提供了蚀刻金属的方法，所述方法通过沉积可与待被蚀刻的金属和卤素反应以形成挥发性物质的材料以及将衬底暴露于含卤素的气体和活化气体以蚀刻衬底来进行。所沉积的材料可以包括硅、锗、钛、碳、锡、以及它们的组合。方法适合于制造MRAM结构并且可以包括在不破坏真空的情况下将ALD和ALE工艺结合。

Description

图案化MRAM堆栈的干法等离子体蚀刻法
技术领域
本发明总体上涉及半导体领域，更具体地涉及图案化MRAM堆栈的干法等离子体蚀刻法。
背景技术
半导体制造工艺包含各种材料的蚀刻，包含金属和金属合金的蚀刻。然而，随着器件的缩小，以及各种类型的结构的制造变得越来越复杂，某些蚀刻副产品可能会重新沉积到衬底上的其它暴露区域，这可能导致缺陷和最终的设备故障。因此，其它的蚀刻技术是有益的。
发明内容
本发明提供了处理衬底的方法。一个方面涉及一种方法，该方法包含：(a)使位于室内的衬底暴露于含卤素的气体以使所述衬底的表面改性，(b)使所述衬底暴露于活化气体和活化源以蚀刻所述衬底上的一个或多个层，以及(c)在(a)和(b)期间，向所述室提供能与所述含卤素的气体和在所述衬底上的所述一个或多个层的材料两者都反应以形成挥发性物质的反应性材料。
在一些实施方式中，在(c)中的所述反应性材料是含硅材料、含钛材料、含锗材料、含锡材料、含碳材料、和/或它们的组合。所述含卤素的气体可以是Cl2、BCl3、BBr3、BI3、F2、BF3、Br2、I2及它们的组合中的任何一种。在多种实施方式中，所述含卤素的气体是卤化物气体。
在多种实施方式中，(a)和(b)重复两个或更多个循环。在一些实施方式中，在不破坏真空的情况下执行(a)-(c)。在一些实施方式中，(c)减少含金属副产品的重新沉积。
所述衬底的所述一个或多个层的材料可以是元素周期表IV族的过渡金属、元素周期表V族的过渡金属、元素周期表VI族的过渡金属、以及它们的组合中的任何一种。在一些实施方式中，所述衬底的所述一个或多 个层的材料包括介电材料。所述金属和所述介电材料可以是所述衬底上的相邻层。例如，在一些实施方式中，所述介电材料是MgO，并且所述介电材料邻近含有CoFe的层和含有CoPt的层两者。在一些实施方式中，所述方法进一步包含：(d)蚀刻所述金属层至介于约与约之间的剩余厚度；以及(e)在蚀刻所述金属层之后，在没有将所述介电材料暴露于所述含卤素的气体的情况下，通过将所述衬底暴露于所述活化气体和所述活化源来蚀刻所述介电材料。在(e)中的所述活化气体可以是氩气、二氧化碳、氨、含氢气体、以及它们的组合中的任何一种。
在多种实施方式中，所述反应性材料是含钛材料并且是氧化钛或氮化钛。所述反应性材料可以是所述含硅材料并且可以是氮化硅、氧化硅或硅中的任一种。
在多种实施方式中，所述两个或更多个循环蚀刻第一组金属层和介电层，并且从而(c)在蚀刻所述介电层之后且在蚀刻所述介电层下的第二组金属层之前执行。在一些实施方式中，在(a)和(b)重复两个或更多个循环之后重复(c)。
所述活化源可以是等离子体，并且在(c)期间所述等离子体的功率可以为介于约500W至约1500W之间。
所述反应性材料可以通过等离子体增强化学气相沉积来沉积。在一些实施方式中，所述反应性材料通过原子层沉积来沉积。所述反应性材料可以保形地沉积。在多种实施方式中，所述反应性材料通过自限反应来沉积。在多种实施方式中，在(a)期间，所述含卤素的气体基本上充满所述衬底的所述表面。
在(c)期间，所述反应性材料可以基本上充满所述衬底的所述表面。在一些实施方式中，在所述蚀刻期间，反应性材料保留在所述衬底的特征的侧壁上。在所述蚀刻期间，所述反应性材料可以保护所述衬底的所述一个或多个层中的至少一个层。在一些实施方式中，所述反应性材料沉积到介于约3nm至约6nm之间的厚度。
在多种实施方式中，蚀刻所述衬底以形成MRAM结构。
所述方法还可以包含在(c)期间施加小于约100Vb的强度的偏 置。所述活化源可以是等离子体、离子束蚀刻和热活化中的任一种。
在一些实施方式中，所述方法还包含湿法蚀刻所述衬底。所述方法还可包含通过反应离子蚀刻来蚀刻。在一些实施方式中，所述反应性材料通过提供固态硅源而被提供到所述室。
在一些实施方式中，所述方法还包含：(d)，在执行(a)和(b)之前，通过经由等离子体增强化学气相沉积在所述衬底上保形地沉积氮化硅层来执行(c)；以及(e)，在(d)之后，重复(a)和(b)两个或更多个循环，由此，在(a)中的所述含卤素的气体是BCl3和Cl2的组合。所述方法可以进一步包含：(f)，在邻近介电层的金属层已被蚀刻至介于约与约之间的剩余厚度时，通过保形地沉积能与所述含卤素的气体和在所述衬底上的所述一个或多个层的材料两者都反应以形成挥发性物质的材料来执行(c)；(g)在没有将所述衬底暴露于所述含卤素的气体的情况下，用活化气体溅射所述衬底以蚀刻含MgO的介电层；以及(h)在(g)之后，重复(a)和(b)两个或更多个循环来蚀刻所述一个或多个层中的至少一个层。所述一个或多个层可以包含含钴材料。
另一方面涉及一种方法，该方法包含：(a)提供包含一个或多个金属层、自由层、介电阻挡层和固定层的衬底，由此所述介电阻挡层介于自由层和固定层之间，而所述自由层、所述介电阻挡层和所述固定层介于所述一个或多个金属层之间；(b)将所述衬底暴露于含硅气体和还原剂以在所述衬底上沉积含硅材料，(c)将所述衬底暴露于含卤素的气体持续足以基本上充满所述衬底的表面的时间，并且(d)使所述衬底暴露于活化气体以蚀刻所述衬底。
所述方法可以进一步包含：在基本上所有的自由层被蚀刻后且在所述介电阻挡层暴露前重复(b)；用无卤素化学品蚀刻所述介电阻挡层；以及重复(c)和(d)以在所述介电阻挡层被蚀刻后，蚀刻所述衬底。
另一方面涉及一种用于处理包含一个或多个层的衬底的装置，该装置包含：(a)一个或多个处理室，每个处理室包含卡盘；(b)通向所述处理室和相关的流动控制硬件内的一个或多个气体入口；以及(c)具有至少一个处理器和存储器的控制器，由此所述至少一个处理器和所述存储器彼此通信地连接，所述至少一个处理器与所述流动控制硬件至少能操作地连接，并且所述存储器存储计算机可执行指令，所述计算机可执行指令用于控制所述至少一 个处理器以通过下述方式至少控制所述流动控制硬件：(i)使含卤素的气体流动持续足以基本上充满所述衬底的表面的时间；(ii)使活化气体流动并活化等离子体以蚀刻所述衬底的一个或多个层；以及(iii)在(i)和(ii)期间向所述室提供能与所述含卤素的气体和在所述衬底上的所述一个或多个层的材料两者都反应以形成挥发性物质的材料，由此(i)-(iii)在不破坏真空的情况下执行。
在多种实施方式中，用于提供能与所述含卤素的气体和在所述衬底上的所述一个或多个层的材料两者都反应以形成挥发性物质的材料的所述指令还包含用于沉积例如含硅材料、含钛材料、含锗材料、含锡材料、含碳材料、和其组合等材料的指令。所述含卤素的气体可以是Cl2、BCl3、BBr3、BI3、F2、BF3、Br2、I2及它们的组合中的任一种。在一些实施方式中，所述含卤素的气体是卤化物气体。在一些实施方式中，所述存储器还包含用于在(i)和(ii)执行两个或更多个循环之后重复(iii)的指令。
具体而言，本发明的一些方面可以描述如下：
1.一种方法，其包含：
(a)使位于室内的衬底暴露于含卤素的气体以使所述衬底的表面改性，
(b)使所述衬底暴露于活化气体和活化源以蚀刻所述衬底上的一个或多个层，以及
(c)在(a)和(b)期间，向所述室提供能与所述含卤素的气体和在所述衬底上的所述一个或多个层的材料两者都反应以形成挥发性物质的反应性材料。
2.根据条款1所述的方法，其中所述反应性材料选自由含硅材料、含钛材料、含锗材料、含锡材料、含碳材料、以及它们的组合组成的组。
3.根据条款1所述的方法，其中所述含卤素的气体选择由Cl2、BCl3、BBr3、BI3、F2、BF3、Br2、I2及它们的组合组成的组。
4.根据条款1所述的方法，其中(a)和(b)重复两个或更多个循环。
5.根据条款1所述的方法，其中在不破坏真空的情况下执行(a)-(c)。
6.根据条款1所述的方法，其中(c)减少含金属副产品的重新沉积。
7.根据条款1所述的方法，其中所述衬底的所述一个或多个层的所述材 料选自由元素周期表IV族的过渡金属、元素周期表V族的过渡金属、元素周期表VI族的过渡金属、以及它们的组合组成的组。
8.根据条款7所述的方法，其中所述衬底的所述一个或多个层的所述材料包括介电材料。
9.根据条款8所述的方法，其中选自由元素周期表IV族的过渡金属、元素周期表V族的过渡金属、元素周期表VI族的过渡金属、以及它们的组合组成的组中的所述金属和所述介电材料在所述衬底上是相邻的层。
10.根据条款9所述的方法，其中所述介电材料是MgO，并且所述介电材料邻近含有CoFe的层和含有CoPt的层两者。
11.根据条款9所述的方法，其进一步包含：
(d)蚀刻选自由元素周期表IV族的过渡金属、元素周期表V族的过渡金属、元素周期表VI族的过渡金属、以及它们的组合组成的组中的所述金属至介于约与约之间的剩余厚度；以及
(e)在蚀刻所述金属层之后，在没有将所述介电材料暴露于所述含卤素的气体的情况下，通过将所述衬底暴露于所述活化气体和所述活化源来蚀刻所述介电材料。
12.根据条款11所述的方法，其中在(e)中的所述活化气体选自由氩气、二氧化碳、氨、含氢气体、及它们的组合组成的组。
13.根据条款2所述的方法，其中所述反应性材料是所述含钛材料并且选自由氧化钛或氮化钛组成的组。
14.根据条款2所述的方法，其中所述反应性材料是所述含硅材料并且选自由氮化硅、氧化硅或硅组成的组。
15.根据条款4所述的方法，其中所述两个或更多个循环蚀刻第一组金属层和介电层，以及其中(c)在蚀刻所述介电层之后且在蚀刻在所述介电层下的第二组金属层之前执行。
16.根据条款4所述的方法，其中在(a)和(b)重复所述两个或更多个循环 之后重复(c)。
17.根据条款1-16中任一项所述的方法，其中所述活化源是等离子体，并且在(c)期间所述等离子体的功率为介于约500W与约1500W之间。
18.根据条款1-16中任一项所述的方法，其中所述反应性材料通过等离子体增强化学气相沉积来沉积。
19.根据条款1-16中任一项所述的方法，其中所述反应性材料通过原子层沉积来沉积。
20.根据条款1-16中任一项所述的方法，其中所述反应性材料保形地沉积。
21.根据条款1-16中任一项所述的方法，其中所述反应性材料通过自限反应来沉积。
22.根据条款1-16中任一项所述的方法，其中在(a)期间，所述含卤素的气体基本上充满所述衬底的所述表面。
23.根据条款1-16中任一项所述的方法，其中在(c)期间，所述反应性材料基本上充满所述衬底的所述表面。
24.根据条款1-16中任一项所述的方法，其中在(b)期间，所述反应性材料保留在所述衬底的特征的侧壁上。
25.根据条款1-16中任一项所述的方法，其中在(b)期间，所述反应性材料保护所述衬底的所述一个或多个层中的至少一个。
26.根据条款1-16中任一项所述的方法，其中蚀刻所述衬底以形成MRAM结构。
27.根据条款1-16中任一项所述的方法，其还包含在(c)期间施加小于约100Vb的偏置。
28.根据条款1-16中任一项所述的方法，其中将所述反应性材料沉积到介于约3nm与约6nm之间的厚度。
29.根据条款1-16中任一项所述的方法，其中所述活化源选自由等离子 体、离子束蚀刻和热活化组成的组。
30.根据条款1-16中任一项所述的方法，其还包含湿法蚀刻所述衬底。
31.根据条款1-16中任一项所述的方法，其还包含通过反应离子蚀刻在所述衬底上的一个或多个层来蚀刻。
32.根据条款1-16中任一项所述的方法，其中所述反应性材料通过提供固态硅源而被提供到所述室。
33.根据条款1-16中任一项所述的方法，其还包含：
(d)，在执行(a)和(b)之前，通过经由等离子体增强化学气相沉积在所述衬底上保形地沉积氮化硅层来执行(c)；以及
(e)，在(d)之后，重复(a)和(b)两个或更多个循环，
其中，在(a)中的所述含卤素的气体是BCl3和Cl2的组合。
34.根据条款33所述的方法，其进一步包含：
(f)，在邻近介电层的金属层已被蚀刻至介于约与约之间的剩余厚度时，通过保形地沉积能与所述含卤素的气体和在所述衬底上的所述一个或多个层的材料两者都反应以形成挥发性物质的材料来执行(c)；
(g)在没有将所述衬底暴露于所述含卤素的气体的情况下，用所述活化气体溅射所述衬底以蚀刻含MgO的介电层；以及
(h)在(g)之后，重复(a)和(b)两个或更多个循环来蚀刻所述一个或多个层中的至少一个层。
35.根据条款33所述的方法，其中所述一个或多个层包含含钴材料。
36.一种方法，其包含：
(a)提供包含一个或多个金属层、自由层、介电阻挡层和固定层的衬底，其中所述介电阻挡层介于所述自由层和所述固定层之间，而所述自由层、所述介电阻挡层和所述固定层介于所述一个或多个金属层之间，
(b)将所述衬底暴露于含硅气体和还原剂以在所述衬底上沉积含硅材 料，
(c)将所述衬底暴露于含卤素的气体持续足以基本上充满所述衬底的表面的时间，并且
(d)使所述衬底暴露于活化气体以蚀刻所述衬底。
37.根据条款36所述的方法，其进一步包含：
在基本上所有的所述自由层被蚀刻后且在所述介电阻挡层暴露前重复(b)，
用无卤素化学品蚀刻所述介电阻挡层，以及
重复(c)和(d)以在所述介电阻挡层被蚀刻后，蚀刻所述衬底。
38.一种用于处理包含一个或多个层的衬底的装置，该装置包含：
(a)一个或多个处理室，每个处理室包含卡盘；
(b)通向所述处理室和相关的流动控制硬件内的一个或多个气体入口；以及
(c)具有至少一个处理器和存储器的控制器，其中所述至少一个处理器和所述存储器彼此通信地连接，
所述至少一个处理器与所述流动控制硬件至少能操作地连接，并且
所述存储器存储计算机可执行指令，所述计算机可执行指令用于控制所述至少一个处理器以通过下述方式至少控制所述流动控制硬件：
(i)使含卤素的气体流动持续足以基本上充满所述衬底的表面的时间；
(ii)使活化气体流动并活化等离子体以蚀刻所述衬底的所述一个或多个层；以及
(iii)在(i)和(ii)期间向所述一个或多个处理室中的一个提供能与所述含卤素的气体和在所述衬底上的所述一个或多个层的材料两者都反应以形成挥发性物质的反应性材料，
其中(i)-(iii)在不破坏真空的情况下进行。
39.根据条款38所述的装置，其中用于提供能与所述含卤素的气体和在所述衬底上的所述一个或多个层的材料两者都反应以形成挥发性物质的所述反应性材料的所述指令包含用于沉积选自由含硅材料、含钛材料、含锗材料、含锡材料、含碳材料、以及它们的组合组成的组中的材料的指令。
40.根据条款38所述的装置，其中所述含卤素的气体选择由Cl2、BCl3、BBr3、BI3、F2、BF3、Br2、I2及它们的组合组成的组。
41.根据条款38所述的装置，其中，所述存储器还包含用于在(i)和(ii)执行两个或更多个循环之后重复(iii)的指令。
下面参照附图进一步描述这些和其它方面。
附图说明
图1是示例性衬底的示意图。
图2是描绘根据所公开的实施方式执行的方法的操作的处理流程图。
图3A-3G是根据所公开的实施方式进行操作的示例性衬底的示意图。
图4A-4F是用于根据所公开的实施方式蚀刻衬底的示例性机制的示意图。
图5是用于执行所公开的实施方式的示例性处理室的示意图。
图6是用于执行所公开的实施方式的示例性处理装置的示意图。
图7是示出了根据所公开的实施方式进行的实验的经蚀刻的CoFe厚度的曲线图。
具体实施方式
在下面的描述中，阐述了许多具体细节以提供对所呈现的实施方式的透彻理解。在没有这些具体细节中的一些或所有的情形下可以实施所公开的实施方式。在其它情形下，未详细描述众所周知的处理操作，以避免不必要地模糊所公开的实施方式。虽然将结合具体的实施方式描述所公开的实施方式，但是应理解的是这并不意在限制所公开的实施方式。
在半导体晶片处理期间，特征可以蚀刻穿过含金属层。在磁性随机存取存储器(MRAM)的形成中，多个薄的金属层或膜可以顺序蚀刻，以形成磁隧道结堆栈。
一种磁性隧道结(MTJ)是由两层磁性材料之间的薄的介电阻挡层组成。电子通过量子隧穿工艺穿过该阻挡。这可以作为基于磁的存储器的基础。
自旋转移力矩是一种其中在MTJ中的磁性层的取向可使用自旋极化电流修改的效应。电荷载体(例如，电子)具有被称为自旋的属性，其是载体所固有的少量的角动量。电流一般是非极化的(50％自旋向上和50％自旋向下的电子)。通过使电流通过厚的磁性层(通常称为“固定层”)，可以产生具有任一自旋的较多的电子自旋极化电流。如果该自旋极化电流被引导到第二较薄的磁性层(“自由层”)，角动量可以被转移到该层，改变其方向。这种效应可以用来激发振荡或者甚至翻转磁体的取向。
自旋转移力矩可用于翻转在磁性随机存取存储器中的有源元件。相比于使用磁场来翻转有源元件的常规磁阻随机存取存储器(MRAM)而言，自旋转移力矩磁性随机存取存储器(STT-RAM或STT-MRAM)具有较低的功耗和较好的可扩展性的优点。自旋转移力矩技术具有制造将低电流要求和降低的成本组合的可行的MRAM器件的潜力。参见Ralph,D.C.；Stiles,M.D.(April 2008)."Spin transfer torques".Journal of Magnetism andMagnetic Materials 320(7):1190–1216。
在图1提供了一示例性的MTJ堆栈。图1示出了堆栈100，其包含氧化硅蚀刻停止层101、氮化钽阻挡层103、钌金属层105、固定层107、介电层109、自由层111、钽层113、和另一钌金属层115。如在该图中所示出的，MTJ堆栈120包含自由层111、介电层109和固定层107。注意，虽然在图中示出了特定化学品，但是其它合适的化学品可以存在于这样的堆栈中。自由层和固定层可以包含金属和/或金属合金，如钴铁、或钴铂。
在自旋转移力矩磁阻随机存取存储器(STT MRAM)的高密度缩放中还要克服的关键挑战之一是MRAM堆栈的图案化。MRAM堆栈包含具非挥发性和铁磁性的材料，如Co、Fe、Mn、Ni、Pt、Pd、Ru，在不使用利用 离子束蚀刻(IBE)、反应性离子蚀刻(RIE)和湿法化学过程的复杂方法的情况下，对这些材料进行图案化是极其困难的。尽管研发了许多年，但目前的图案化技术仍然存在很多缺点，如侧壁重新沉积引起的锥形轮廓与MTJ至固定层的短路、以及造成MTJ层破坏的腐蚀。在一些常规技术中，含氯化学品被用来蚀刻金属，但蚀刻副产品包含非挥发性化合物，该非挥发性化合物随后会重新沉积到特征的侧壁上。
本发明提供了一种干法等离子体蚀刻系统，其用于在没有侧壁重新沉积且不损坏暴露层的情况下蚀刻非挥发性金属。例如，所公开的实施方式可以被用于蚀刻非挥发性的MRAM金属而不损坏MTJ层。提供了用以针对MRAM金属形成挥发性蚀刻产品的化学品、和用以输送用于化学反应的基本上化学计量量的反应物的方法、以及蚀刻副产品从金属蚀刻正面的精确去除。后者涉及ALD-ALE(原子层沉积-原子层蚀刻)方法，其沉积固态的反应物并以可预测的蚀刻速率蚀刻改性的表面。为了实现蚀刻反应物的精确输送和蚀刻产品的去除，可以使用组合ALD和ALE的方法。在一些实施方式中，反应物使用其它方法沉积，诸如使用等离子体增强化学气相沉积(PECVD)沉积。
ALD是一种使用连续的自限性反应沉积薄的材料层的技术。ALD可使用任何合适的技术来执行。“ALD循环”的构思与本文的各种实施方式的讨论相关。通常，ALD循环是用来执行一次表面沉积反应的最小的一组操作。一个循环的结果是在衬底表面上产生至少部分保形的层。通常，ALD循环包括操作以提供和吸附至少一种反应物到衬底表面上，然后使被吸附的反应物与一种或多种反应物反应，以形成膜的部分层。所述循环可包含若干辅助操作，如扫除反应物或副产品中的一种和/或处理所沉积的部分膜。通常，循环中包含操作序列的一个实例。例如，ALD循环可包含以下的操作：(i)输送/吸附前体到室，(ii)从室清扫前体，(iii)输送第二反应物和等离子体，和(iv)从室清扫等离子体。
ALE是一种使用连续的自限性反应去除薄的材料层的技术。通常，ALE可使用任何合适的技术来执行。“ALE循环”的构思与本文的各种实施方式的讨论相关。通常，ALE循环是用于执行一次蚀刻工艺(例如蚀刻 单层)的最小的一组操作。一个循环的结果是蚀刻在衬底表面上的固定的且可预测数量的膜层。通常，ALE循环包含形成改性层的改性操作，随后是去除操作以仅去除或蚀刻该改性层。该循环可包含某些辅助操作，例如扫除反应物或副产品中的一种。通常，循环包含操作序列的一个实例。举例而言，ALE循环可包含以下操作：(i)向室输送反应物气体，(ii)从室清扫反应物气体，(iii)输送去除气体和可选的等离子体，以及(iv)清扫室。在一些实施方式中，蚀刻可以非保形地执行。
根据所公开的方法，可以实现精确蚀刻速率控制、无损伤的MTJ、以及MRAM特征的保形性和蚀刻均匀性。如本文所述，通常，挥发性蚀刻副产品可以通过使材料(如Si)与卤素(如Cl)以及金属离子以基本上化学计量的方式反应以形成诸如M-SiClx之类的物质而形成，其中M可以是Co、Fe、Mn、Ni、Pt、Pd、或Ru。在一些实施方式中，在甲硅烷基(-SiClx)连接到金属的情况下，M-SiClx物质的熔点/沸点显著降低，并且分压显著升高，尤其是在真空状态。
使用基本上化学计量量的反应物可避免不利的工艺影响。例如，如果在等离子体中有过多的Si通量，则可能会发生Si沉积，从而会阻止诸如M-SiClx之类的物质在反应中形成。相反，例如，如果存在太少的Si，则蚀刻速率因M-SiClx物质的形成被阻碍而受到抑制。同样，加入过量的Cl到金属表面导致非挥发性(具有超过1200℃的沸点)的金属氯化物(如CoCl2或FeCl3)的形成。
根据一个实施方式，可与卤化物和/或含卤素的气体以及金属反应的以形成挥发性物质的基本上化学计量量的材料在室中通过ALD工艺沉积到金属(例如，CoFe)表面上。实例包含SiN、SiO2、Si、或TiO2。ALE工艺利用以Cl2或BCl3形式存在的Cl活化所沉积的Si层和金属表面。然后将过量的Cl2泵出室。在一些实施方式中，可以执行Ar解吸，其轰击并进一步活化氯化表面，以使得挥发性金属甲硅烷基物质能形成，然后将挥发性金属甲硅烷基物质泵出室。蚀刻速率在Si反应物和Cl反应物化学计量匹配时达到最大值。在一些实施方式中，ALE和ALD操作可以在不破坏真空的情况下进行，包含在相同的室，或在工具的不同的室模块中进行。
参考一些特定的实施方式更详细地说明所公开的实施方式。图2提供了用于根据所公开的实施方式执行操作的工艺流程图。图3A-3G提供了根据所公开的实施方式蚀刻的示例性堆栈的示意图。图4A-4F提供了用于根据公开的实施方式进行蚀刻的示例性机制的示意图。注意，尽管在图4A-4F中提供的示例描绘了金属层的蚀刻，但所公开的实施方式可以用于蚀刻各种材料，这些材料包含半导体材料、导体材料和介电材料。另外，图4A-4F描绘了示例性的机制，并且应当理解的是，本公开或权利要求的范围并不受限于任何具体的操作理论。这些图将一起讨论。
参照图2，在操作202中，提供衬底。衬底可以是硅晶片，例如，200毫米的晶片、300mm的晶片、或450mm的晶片，包含具有沉积在其上面的一个或多个材料层的晶片，该材料如介电材料、导电材料或半导电材料。在多种实施方式中，将衬底图案化。图案化的衬底可以具有“特征”，如支柱、杆、沟槽、通孔或接触孔，其可表征为一个或更多个狭窄的和/或内凹的(re-entrant)开口、特征内的收缩部和高深宽比。所述特征可以在一个或更多个上述层中形成。特征的一个示例是半导体衬底或在该衬底上的层中的支柱或杆。另一个示例是衬底或层中的沟槽。在多个实施方式中，所述特征可以具有下层，例如阻挡层或粘合层。下层的非限制性示例包含介电层和导电层，例如，硅氧化物、硅氮化物、硅碳化物、金属氧化物、金属氮化物、金属碳化物和金属层。
在一些实施方式中，诸如支柱之类的特征可以具有至少约1:1、至少约2:1、至少约4:1、至少约6:1、至少约10:1或更高的深宽比。特征还可以具有介于约10nm至500nm之间(例如约25nm和约300nm之间)的在开口附近的尺寸，例如开口直径或线宽度。所公开的方法可以在具有开口小于约150nm的特征的衬底上进行。通孔、沟槽或其它凹入特征可以被称为未填充特征或特征。根据各种实施方式，特征轮廓可以逐步缩小和/或包含在特征开口处的突出部。内凹轮廓是一种从特征的底部、封闭端或从特征内部向特征开口变窄的轮廓。内凹轮廓可通过在图案化期间的不对称蚀刻动力学和/或在之前的膜沉积(例如扩散阻挡层沉积)中的非保形膜台阶覆盖率所导致的突出部而产生。在多种实施例中，相比于在特征底部的宽度，特征可以具 有在特征顶部处的开口中的较小的宽度。
在一些实施方式中，图案化的衬底可包含在整个衬底上的多种形貌。在一些实施方式中，部分制造的栅极可以存在于衬底上。在多种实施方式中，衬底可以包含适于在以后的处理中蚀刻MRAM堆栈的金属层、介电材料层、和半导体材料层。例如，一些衬底可包含MRAM设计件，其中存储器元件包含MTJ。如本文别处所描述的，MTJ存储元件包含由薄的隧道阻挡层分开的两个电极。这两个电极可以是铁磁薄膜层，其可以是椭圆形的。在一些实施方式中，MTJ存储器元件包含附加的磁性层。例如，MTJ存储器元件还可以包含夹着薄金属层的成对的铁磁层-这些铁磁层可以称作合成反铁磁体和反铁磁性层。此外，在“SemiconductorManufacturing Magazine”中(90-96页)公开的Ditizio,Robert等人的“Cell Shape andPatterning Considerations for Magnetic Random Access Memory(MRAM)Fabrication”中提供了可以使用本文所描述的方法在衬底上制造的示例性的MRAM存储器元件的形状和设计的进一步的描述。
返回到图2，在操作202期间，可以准备好衬底进行湿法蚀刻。例如，在图3B中，执行湿法蚀刻以蚀刻穿过在衬底上的第一金属层313。在一些实施方式中，不执行湿法蚀刻。
图3A示出了如本文所述的可存在于衬底上的MRAM堆栈的一实例。注意，虽然在图上标记了每个堆栈的示例性化学品，但是任何其它合适的材料可以替代所提供的化学品或者与所提供的化学品组合而存在。例如，所公开的实施方式可以被用于针对不同的图案(例如，非MRAM图案)蚀刻材料。注意，虽然示例的层在图3A-3G中描绘，但所公开的实施方式可以被用于蚀刻表面上的其它材料，同时减少非挥发性副产品重新沉积到衬底的部件上。
衬底300包含SiO2的蚀刻停止层301。注意该蚀刻停止层301可以是在衬底300中的其它层(未示出)的顶部上。薄的氮化钽(TaN)阻挡层303在此堆栈中是在蚀刻停止层301的顶部上。在TaN阻挡层303的顶部上是包含钌(Ru)的金属层305。在一些实施方式中，金属层305可以具有约8nm的厚度。在Ru金属层305的顶部上是金属或金属合金层307，其可以包含钴铂 (CoPt)。在一些实施方式中，金属合金层307可以包含PtMn。如本文中所使用的，层307可被称为“固定层”307。在一些实施方式中，固定层307可以具有约10-30nm的厚度。图3A还示出了可包含氧化镁(MgO)的介电阻挡层309。介电阻挡层309在本文中可以被称作“介电层”309。在一些实施方式中，介电层309可以是相当薄的，例如具有约1.5nm或1.5nm以下的厚度。
在介电层309的顶部上是可以包含钴铁(CoFe)的金属合金层311。金属合金层311可以包含CoFeB。金属合金层311在本文中可以被称作“自由层”。在自由层311的顶部上是钽(Ta)阻挡层313。在钽阻挡层313的顶部上是Ru金属层315。在本文所公开的实施方式中，Ru金属层315可被称为“第一金属层”，而Ru金属层305可被称为“第二金属层”。钽硬掩模317可沉积并被蚀刻成图案，如图3A所示。注意，硬掩模317可能不一定是钽硬掩模。例如，其它合适的硬掩模包括含碳硬掩模、含氮硬掩模、和含氧硬掩模。
回到图2，在操作204，材料被保形地沉积在衬底上。该材料能与卤化物和/或含卤素的气体以及衬底上的层中的材料反应以形成挥发性物质。在一些实施方式中，该材料能与一种或多种卤化物和/或含卤素的气体和在衬底上的层中的一或多种材料反应以形成挥发性物质。例如，该材料可与BCl3和Cl2的混合物以及含钴的金属反应以形成挥发性物质。该材料既提供材料源以形成挥发性物质，也提供衬底上的保护层。为下面描述的目的，这种保形材料可以称为“保护层”，但应当理解的是，该保护层包含与卤化物和/或含卤素的气体以及在衬底上的材料进行反应以形成挥发性物质的材料，并且可以是保形的。
在操作202沉积的保护层包含能够与金属卤化物形成挥发性物质的元素。该保护层可以包含任何IV族元素。例如，保护层可以是含硅层、含钛层、含锗层、含锡层、含碳层、或它们的任意组合。示例性的含硅层包含氧化硅、氮化硅、无定形硅、多晶硅、以及它们的混合物。示例性的含钛层包含氧化钛、氮化钛、钛和它们的混合物。在一些实施方式中，保护层是介电材料。
保护层可以通过任何合适的方法沉积，合适的方法包括化学气相 沉积(CVD)、等离子体增强CVD(PECVD)、原子层沉积(ALD)、等离子体增强ALD(PEALD)、旋涂沉积和溅射。在一些实施方式中，保护层提供用于与卤化物和/或卤素以及含金属的化合物反应以形成挥发性物质的材料源。例如，硅源可以引入到MRAM表面上，以通过不同于ALD的方法，如PVD，PECVD或旋涂工艺，使用气体(诸如SiH4、SiCl4)或使用液体(诸如邻-硅酸盐化合物(例如TEOS，SOG和HMDS))进行反应。
例如，保护层可以通过PECVD沉积。实施例包括将衬底同时暴露于含硅前体和带有等离子体的含氮反应物。例如，所述衬底可同时暴露于硅烷和氮等离子体。可使用能够沉积具有任何上述化学物质的保护层的任何合适的前体和反应物来沉积保护层。
在图3C中，保护层320被示出为沉积在衬底300上。在一些实施方式中，这可以是第一保护层(例如，在某些操作中，也可以沉积另一保护层320)。注意，在该描绘中，保护层320是保形的。在一些实施方式中，保护层320不必定是保形的。在一些实施方式中，保护层320的多个部分可以是牺牲层。
图4A是衬底400的一部分的示意图的另一实例。在本实施例中，衬底400包含金属层411，其可以包含，例如，Co、Fe、Mn、Pd、Pt、它们的合金，以及它们的组合。这里，第一Ru金属层已经被湿法蚀刻，并且含硅保护层420(例如，Si源)已被沉积在钽硬掩模和金属层411上。注意，虽然类似于图3C，但为了说明的目的，在图4A中衬底不包含钽阻挡层。虽然在图4A中描绘了多个层的具体实施例，但任何合适的金属可位于硬掩模下，硬掩模的任何组分可以存在。此外，在所公开的实施方式中可使用任何合适的保护层420，并且这样的保护层不限于例如图4A中所示的含硅层。
回到图2，在操作206期间，将衬底暴露于含卤素的反应物以使衬底的表面改性。含卤素的反应物可以包括含硼卤素的气体、含卤素的气体、卤化物气体、以及它们的组合。实施例包括BCl3、BBr3、BI3、Cl2、F2、Br2和I2。气体的组合的示例可以是BCl3/Cl2。含卤素的反应物可与保护层反应和/或吸附到保护层上。例如，硅的保护层可以与含卤素的反应物反应以在衬底的表面上形成卤化硅。注意，在一些实施方式中，含卤素的反应物 会充满衬底的至少约90％，或充满衬底的至少约99％。在一些实施方式中，含卤素的反应物可保形地吸附在衬底的表面上。在一个实例中，氯原子和/或分子可以吸附到含硅保护层的表面上。
图4B示出了来自Cl2的氯分子450a与保护层420反应并吸附到保护层420的表面以在表面上形成吸附层450b的一示例性示意图。在图4B的示例性衬底400示出了描绘了Cl2分子450a向衬底400的表面移动以吸附到衬底400的表面或与衬底400的表面反应的方向的箭头。可以供给小于约100Vb、或小于约60Vb、例如约50Vb的偏置。
在图2的操作208中，将衬底暴露于活化气体以蚀刻衬底的改性表面。在各种实施方式中，活化气体可以包含一种或多种惰性气体，如氩气、二氧化碳、氨，含氢气体、以及它们的组合。在操作208期间，产生如等离子体之类的活化源以活化气体并蚀刻衬底。在图2的操作208期间，也垂直于偏置蚀刻的方向的具有吸附的含卤素化合物的表面可以被完全蚀刻。在一些实施方式中，可以施加低偏置以定向蚀刻衬底。例如，可以供给小于约100Vb、例如约50Vb的偏置。等离子体的功率可介于约500W至约1500W之间。
在图4C中，包含氯化硅470的蚀刻化合物被从钽硬掩模的场区的水平表面去除，并且同时沉积的保形层或保护层420被去除以露出暴露的金属层411。注意，如图4C所示，一些沉积在硬掩模和第一金属层(在此，分别为Ta和Ru)的侧壁上的保护层保留在该侧壁上。该保留的保护层可作为连续地保护硬掩模以避免被来自蚀刻反应的潜在的任何副产品损坏或者降解的层。
结果是，在图3C的执行操作206和208之后的衬底可具有图3D中所示的结构。可以执行定向蚀刻，使得如图3D中所示的一些保护层322保留在特征的侧壁上，而下面的一个或多个层(例如，钽阻挡层313和绝大部分的CoFe自由层311)被蚀刻。注意，在多种实施方式中，CoFe自由层311没有被完全蚀刻，以防止介电层309被轻易地蚀刻并蚀刻到特征的侧面内。举例来说，如果衬底包括邻近于自由层311的包含MgO的介电层309，则可以蚀刻自由层311，使得介于约与约之间的自由层311保留在衬底 上。注意，在多种实施方式中，通过循环执行各种操作穿过这些层蚀刻衬底。
例如，如图2所示，在操作210中，可以任选地重复操作206-208。在一些实施方式中，重复206和208可以构成循环。例如，在一些实施方式中，操作206和208可以重复两个或更多个循环。可以执行每个循环以蚀刻介于约和约之间/循环，如约循环。因此，在一些实施方式中，在图3C所示的衬底可以使用操作206和208的循环蚀刻以蚀刻穿过衬底的垂直于通过施加偏置实现的定向蚀刻的方向的表面。例如，如图3C所示，可以重复操作206和208以蚀刻穿过保形或保护层320、钽阻挡层313、以及CoFe/CoFeB自由层311的绝大部分。如上所述，操作206和208的循环可以在完全蚀刻CoFe/CoFeB自由层311之前停止以保护MgO介电层309，或者可以继续以完全蚀刻穿过MgO介电层309。
在图3E中，可在不将衬底暴露于含卤素的气体的情况下，执行操作208以蚀刻穿过CoFe/CoFeB自由层311的薄层并蚀刻MgO介电层309。在一些实施方式中，在将衬底暴露于不含卤素的气体的情况下执行操作208。在多种实施例中，使用偏置来溅射氩气以蚀刻介电层，以便不在介电层上执行苛性蚀刻化学过程。在一些实施方式中，施加到介电层的苛性蚀刻化学过程可能会导致介电层在掩模下面被蚀刻，从而引起潜在的破坏和设备故障的问题。在一些实施方式中，在介电蚀刻过程中，施加偏置。例如，可以供给小于约100Vb的，例如约50Vb的偏置。
图4D-4F示出了示例的蚀刻机制的示意图，其从图4C继续使得图2的操作206和208在操作210中重复。图4D示出了衬底400，由此重复操作206。在金属层411在图4C中被暴露后，在图4D将衬底暴露于Cl2 450a以将衬底的表面改性。如图所示，Cl2可以吸附在衬底400的表面上，或者可以与衬底的表面反应以形成吸附的氯层450b。注意，由于保护层420因之前的含硅材料的沉积保持在侧壁上，因此某些氯450b可吸附到保护层420上或与保护层420发生反应，而一些氯450b可吸附到金属表面411上或与金属表面411发生反应。
图4E示出了衬底，由此重复操作208。如图所示，将氩气(例 如，活化气体)440引入到衬底并点燃等离子体以蚀刻衬底。在各种实施方式中，施加偏置以定向蚀刻衬底，如在图4E中的箭头所示。存在的含硅保护层420与吸附的氯450b以及来自金属表面411的金属形成配合物475。注意，不是所有配合物475会具有相同的化学结构。然而，在此实例中，保护层420提供硅以形成可以从处理衬底的室中清扫掉的挥发性物质475。在多种实施方式中，保护层420可以附加地或替代地包含其它材料，如钛、锗、和其它能与金属和卤化物和/或卤素气体反应以形成挥发性物质的材料。
在一些实施方式中，在Si-辅助的ALE蚀刻期间，SiO2/SiN保护层(例如在图4A的保护层420)被沉积到所述MRAM的金属表面上。然后用BCl3/Cl2气体(如氯分子450a)活化Si掺杂的金属表面(如图4B所示)，以形成吸附的氯层(450b)。氩气(440)的定向Ar离子束轰击改性的层，并且在此过程中破坏和允许新键的形成，并最终将挥发性蚀刻产品(M-SiClx)(475)解吸成气相。
综上所述，示例的活化反应可以如下：
示例性的解吸/重组反应可以如下：
M-SiClx配合物是稳定的和挥发性的，并且在氩溅射解吸下能够维持而不分解成金属形式。结果是，在侧壁上的重新沉积被减少或避免。
所公开的实施方式涉及沉积可与卤化物和/或含卤素的气体以及金属反应以形成挥发性物质的材料。示例包括含硅材料、含钛材料、含锗材料、含锡材料、含碳材料、以及它们的组合。在一些实施方式中，所沉积的材料可以是含硅材料，如无定形硅、多晶硅、氧化硅、或氮化硅。在一些实施方式中，所沉积的材料可以是钛或氧化钛。
所公开的实施方式也适合于蚀刻固定层；CoPt、CoPd、PtMn和 多种其它材料，其它材料包括Co、Fe、Mn、Pt、Ru、和Ta。原理适用于在第1行、第2行和第3行(例如，元素周期表的IV族、V族和VI族的过渡金属)，包含诸如铜之类的金属，所有其它过渡金属。其它稳定的气态配合物质(如在相同的IV族的，例如锗和锡)可以表现出相同的性能。
除Si之外，类似的挥发性蚀刻产品也可利用元素周期表中的IV族的其它成员(如C、Ge、Sn)形成，以形成等离子体中的稳定的且挥发性的物质，如M-CClx、M-GeClX和M-SnClX。这些反应物可以作为卤化物气体，例如CClX、SiClX、GeClX和SnClX(其中X是卤素，例如具有各种化学计量的F、Cl或Br)，或使这些元素能沉积到MRAM的金属表面上的其它来源引入。
挥发性金属蚀刻产品的活化、形成和解吸可以以不同于ALE的其它方法进行；在一些实施方式中，诸如反应性离子蚀刻(RIE)、电子回旋共振蚀刻(ECR)、或者热解吸和UV工艺之类的方法也可使用。所公开的实施方式也可以与湿法蚀刻和/或反应性离子蚀刻工艺结合。
图4F示出了在金属表面层411被蚀刻之后的衬底。注意，当以各种循环执行操作206和208时，可以蚀刻保护层420中的一些。
相应地，在图2的操作212中，操作204-210可以任选地重复，使得操作204形成第一保形材料，并且操作204的重复操作形成被沉积在衬底上的第二保形材料，以进一步提供能与卤化物和/或含卤素的气体以及在衬底上的金属反应以形成挥发性物质的材料。
图3F示出了对应于操作212的衬底的实施例。如图所示，操作204已被重复以进一步在衬底上沉积第二保护层324。该保护层324可以用来进一步保护Ta阻挡层313、CoFe自由层311、以及经蚀刻的MgO介电层309。
因此，操作206和208可以重复，也是在循环中，直至在衬底的其余部分被蚀刻到蚀刻停止层。图3G示出了经蚀刻的衬底，由此操作206和208已被重复循环，以蚀刻穿过CoPt固定层307、第二Ru金属层305、以及TaN阻挡层303。注意，衬底300示出了在侧壁上的保留的保护层322和324。在多种实施方式中，这些层可在堆栈被制造之后减少或去除。在一些实 施方式中，这些层中的一些或部分也可以在执行所公开的实施方式时进行蚀刻。
虽然本公开绝不受理论的限制，但相信，对于MRAM金属(例如，Co、Fe、Mn、Pd和Pt)的沉积-蚀刻机制可以进行如下。该机制涉及这些金属的在Cl(例如，通过BCl3和/或Cl2提供的)和Ar的ALE期间通过引入硅的干式化学蚀刻，而没有而在侧壁上重新沉积这些金属。如上所述，不受任何具体理论的限制，相信，硅或其它可与卤化物和/或含卤素的气体以及金属反应的材料的存在导致在蚀刻室具有高的分压并且可以容易地抽走的挥发性蚀刻产品(例如Co-SiClx或Fe-SiClx)的形成。
装置
现在描述在某些实施方式中可适用于原子层蚀刻(ALE)操作和原子层沉积(ALD)操作的感应耦合等离子体(ICP)反应器。这样的ICP反应器还描述在2013年12月10日提交的并且名称为“IMAGE REVERSAL WITH AHM GAP FILL FOR MULTIPLE PATTERNING”的美国专利申请公开No.2014/0170853中，其在此通过引用整体并入本文并用于所有目的。尽管本文描述了ICP反应器，但是应该理解的是，在一些实施方式中也可以使用电容耦合等离子体反应器。
图5示意性地示出了适于实施本文的某些实施方式的感应耦合等离子体集成蚀刻和沉积装置500的横截面图，其示例是反应器，由加利福尼亚州弗里蒙特的LamResearch Corp.生产。所述感应耦合等离子体装置500包括由室壁501和窗511结构上限定的总处理室524。室壁501可以由不锈钢或铝制成。窗511可以由石英或其它介电材料制成。任选的内部等离子体栅格550将总处理室分为上副室502和下副室503。在大多数实施方式中，等离子体栅格550可以被移除，从而利用由副室502和503构成的室空间。卡盘517定位在下副室503中在底部内表面附近。卡盘517被配置成接收和保持在其上执行蚀刻和沉积工艺的半导体衬底或晶片519。卡盘517可以是当晶片519存在时用于支撑晶片519的静电卡盘。在一些实施方式中，边缘环(未示出)围绕卡盘517，并具有大致与晶片519(当晶片存在于卡盘517上方时)的顶面在同一平面的上表面。卡盘517还包括能夹紧和放松晶 片519的静电电极。可设置过滤器和DC钳位功率源(未示出)用于此目的。也可以提供其它的控制系统用于提升晶片519使其离开卡盘517。卡盘517可以用RF功率源523充电。RF功率源523通过连接件527被连接到匹配电路521。匹配电路521通过连接件525连接到卡盘517。以这种方式，RF功率源523被连接到卡盘517上。
用于等离子体产生的元件包括位于窗511上方的线圈533。在一些实施方式中，所公开的实施方式中未使用线圈。线圈533由导电材料制成，并包括至少一整匝。在图5中所示的线圈533的例子包括三匝。线圈533的横截面用符号示出，且具有符号“X”的线圈533表示线圈533旋转地延伸到页面内，而具有符号“●”的线圈533表示旋转地延伸出页面。用于等离子体产生的元件还包括被配置为提供RF功率至线圈533的RF功率源541。一般地，RF功率源541通过连接件545被连接到匹配电路539。匹配电路539通过连接件543连接到线圈533。以这种方式，RF功率源541被连接到线圈533。可选的法拉第屏蔽件549被定位在线圈533和窗511之间。法拉第屏蔽件549以相对于线圈533成隔开的关系被保持。法拉第屏蔽件549被设置在窗511的正上方。线圈533、法拉第屏蔽件549和窗511各自被配置为基本上彼此平行。法拉第屏蔽件549可以防止金属或其它物质沉积在处理室524的窗511上。
工艺气体(例如卤化物气体、含卤素的气体、氯气、氩气、四氯化硅、氧气、氮气等)可以通过位于上副室502中的一个或更多个主气体流入口560和/或通过一个或更多个侧气体流入口570流入处理室。同样，虽然未明确示出，但是类似的气体流入口可用于向电容耦合等离子体处理室供应工艺气体。真空泵，例如，一级或两级干式机械泵和/或涡轮分子泵540，可用于将工艺气体从处理室524抽出并维持处理室524内的压力。例如，真空泵可用于在ALD清扫操作过程中排空下副室503。阀控制的导管可用于使真空泵流体连接在处理室524上，以便选择性地控制由真空泵提供的真空环境的应用。在操作等离子体处理过程中，这可以使用封闭环控制的流量限制装置例如节流阀(未示出)或钟摆阀(未示出)进行。同样，也可以使用受控地流体连接在电容耦合等离子体处理室上的真空泵和阀。
在装置500的操作过程中，一种或多种工艺气体可通过气体流入口560和/或570供给。在某些实施方式中，工艺气体可以仅通过主气体流入口560供给，或者仅通过侧气体流入口570供给。在一些情况下，在图中所示的气体流入口可以由较复杂的气体流入口替代，例如，由一个或多个喷头替代。法拉第屏蔽件549和/或任选的栅格550可以包括使工艺气体能输送至处理室524的内部通道和孔。法拉第屏蔽件549和任选的栅格550中的一者或两者可以作为用于输送工艺气体的喷头。在一些实施方式中，液体蒸发和输送系统可位于处理室524的上游，使得一旦液体反应物或前体被蒸发，那么蒸发的反应物或前体通过气体流入口560和/或570引入到处理室524中。
射频功率从RF功率源541供给到线圈533以使RF电流流过线圈533。流过线圈533的RF电流产生围绕线圈533的电磁场。电磁场产生在上副室502内的感应电流。所生成的各离子和自由基与晶片519的物理和化学相互作用蚀刻晶片519上的特征和沉积层。
如果使用等离子体栅格550使得存在上副室502和下副室503二者，则感应电流作用于存在于上副室502中的气体上以在上副室502中产生电子-离子等离子体。任选的内部等离子体栅格550限制下副室503中的热电子的量。在一些实施方式中，设计和操作所述装置500使得存在于下副室503中的等离子体是离子-离子等离子体。
上部的电子-离子等离子体和下部的离子-离子等离子体二者可包含阳离子和阴离子，尽管离子-离子等离子体将具有更大的阴离子:阳离子比率。挥发性的蚀刻和/或沉积的副产物可通过端口522从下副室503去除。本文所公开的卡盘517可在约10℃与约250℃之间的升高的温度范围内操作。该温度将取决于工艺操作和具体配方。
装置500当安装在干净的房间或制造厂中时可耦合在设施(未示出)上。设施包括管道，管道提供处理气体、真空、温度控制和环境微粒控制。这些设施当安装在目标制造厂时耦合在装置500上。此外，装置500可耦合在传送室上，该传送室允许使用典型的自动化由机器手传送半导体晶片进出装置500。
在一些实施方式中，系统控制器530(其可包括一个或更多个物 理或逻辑控制器)控制处理室524的一些或所有操作。系统控制器530可包括一个或更多个存储器设备和一个或更多个处理器。在一些实施方式中，所述装置500包括当进行所公开的实施方式时用于控制流速和持续时间的开关系统。在一些实施方式中，所述装置500可具有高达约500ms或高达约750ms的切换时间。切换时间可取决于流动化学品、配方选择、反应器的体系结构和其它因素。
在一些实现方式中，系统控制器530是系统的一部分，该系统可以是上述实例的一部分。这种系统可以包括半导体处理设备，其包括一个或多个处理工具、一个或多个室、用于处理的一个或多个平台和/或具体的处理组件(晶片基座、气流系统等)。这些系统可以与用于控制它们在处理半导体晶片或衬底之前、期间和之后的操作的电子器件一体化。电子器件可以整合到系统控制器530中，该控制器530可以控制一个或多个系统的各种元件或子部件。根据处理参数和/或系统的类型，系统控制器530可以被编程以控制本文公开的任何工艺，包括控制工艺气体输送、温度设置(例如，加热和/或冷却)、压强设置、真空设置、功率设置、射频(RF)发生器设置、RF匹配电路设置、频率设置、流速设置、流体输送设置、位置及操作设置、晶片转移进出工具和其它转移工具和/或与具体系统连接或通过接口连接的装载锁。
宽泛地讲，系统控制器530可以被定义为接收指令、发布指令、控制操作、启用清洁操作、启用端点测量等等的具有各种集成电路、逻辑、存储器和/或软件的电子器件。集成电路可以包括存储程序指令的固件形式的芯片、数字信号处理器(DSP)、定义为专用集成电路(ASIC)的芯片和/或一个或多个微处理器或执行程序指令(例如，软件)的微控制器。程序指令可以是以各种单独设置(或程序文件)的形式通信到控制器的指令，该设置定义用于在半导体晶片或系统上或针对半导体晶片或系统执行特定过程的操作参数。在一些实施方式中，操作参数可以是由工艺工程师定义的用于在制备或者去除晶片的一个或多个(种)层、材料、金属、氧化物、硅、二氧化硅、表面、电路和/或管芯期间完成一个或多个处理步骤的配方(recipe)的一部分。
在一些实现方式中，系统控制器530可以是与系统集成、耦合或者说是通过网络连接系统或它们的组合的计算机的一部分或者与该计算机耦合。例如，控制器可以在“云”中或者是fab主机系统的全部或一部分，其可以允许远程访问晶片处理。计算机可以启用对系统的远程访问以监测制造操作的当前进程，检查过去的制造操作的历史，检查多个制造操作的趋势或性能标准，改变当前处理的参数，设置处理步骤以跟随当前的处理或者开始新的工艺。在一些实例中，远程计算机(例如，服务器)可以通过网络给系统提供工艺配方，网络可以包括本地网络或互联网。远程计算机可以包括能够输入或编程参数和/或设置的用户界面，该参数和/或设置然后从远程计算机通信到系统。在一些实例中，系统控制器530接收数据形式的指令，该指令指明在一个或多个操作期间将要执行的每个处理步骤的参数。应当理解，参数可以针对将要执行的工艺类型以及工具类型，控制器被配置成连接或控制该工具类型。因此，如上所述，系统控制器530可以例如通过包括一个或多个分立的控制器而分布，这些分立的控制器通过网络连接在一起并且朝着共同的目标(例如，本文所述的工艺和控制)工作。用于这些目的的分布式控制器的实例可以是与结合以控制室上的工艺的一个或多个远程集成电路(例如，在平台水平或作为远程计算机的一部分)通信的室上的一个或多个集成电路。
在非限制性的条件下，示例的系统可以包括等离子体蚀刻室或模块、沉积室或模块、旋转清洗室或模块、金属电镀室或模块、清洁室或模块、倒角边缘蚀刻室或模块、物理气相沉积(PVD)室或模块、化学气相沉积(CVD)室或模块、ALD室或模块、ALE室或模块、离子注入室或模块、轨道室或模块、以及在半导体晶片的制备和/或制造中可以关联上或使用的任何其它的半导体处理系统。
如上所述，根据工具将要执行的一个或多个工艺步骤，控制器可以与一个或多个其它的工具电路或模块、其它工具组件、群集工具、其它工具界面、相邻的工具、邻接工具、位于整个工厂中的工具、主机、另一个控制器、或者在将晶片的容器往来于半导体制造工厂中的工具位置和/或装载口搬运的材料搬运中使用的工具通信。
图6描述了半导体工艺集群结构，其中各个模块与真空传送模块638(VTM)接口。在多个存储设备和处理模块之间“传送”晶片的各种模块的配置可以被称为“集群工具架构”系统。气密室630(也被称为装载锁或传送模块)与VTM 638连接，VTM 638进而与四个处理模块620a-620d连接，四个处理模块620a-620d可以被单独优化以执行各种制造工艺。例如，处理模块620a-620d可以被实现以执行衬底蚀刻、沉积、离子注入、晶片清洁、溅射和/或其它半导体工艺。在一些实施方式中，ALD和ALE在相同的模块中进行。在一些实施方式中，ALD和ALE在相同工具中的不同模块中进行。衬底蚀刻处理模块中的一个或多个(620a-620d中的任意一个)可以如本文所公开的被实施，即，用于沉积保形膜，选择性地通过ALD沉积膜，蚀刻图案，以及根据所公开的实施方式所述的其它合适的功能。气密室630和处理模块620a-620d可以被称为“站”。每个站具有将站与VTM 638连接的小面636(facet 636)。在每个小面内部，传感器1-18被用于在晶片626在各站之间移动时检测晶片626的通过。
机械手622将晶片626在站之间传输。在一个实施方式中，机械手622具有一个臂，而在另一实施方式中，机械手622具有两个臂，其中每个臂具有端部执行器624以拾取晶片(例如晶片626)以供运输。在大气传送模块(ATM)640中，前端机械手632用于从在负载端口模块(LPM)642中的晶片盒或前开式晶片盒(FOUP)634传送晶片626到气密室630。处理模块620a-620d内的模块中心628是用于放置晶片626的一个位置。在ATM640中的对准器644用于对齐晶片。
在一示例性的处理方法中，晶片被放置在LPM 642中的多个FOUP 634中的一个中。前端机械手632将晶片从FOUP 634传送到对准器644，其允许晶片626在被蚀刻或处理之前适当地居中。对准后，晶片626由前端机械手632移动到气密室630中。由于气密室630具有匹配ATM640和VTM638之间的环境的能力，因此晶片626能够在两种压强环境之间移动而不被破坏。从气密室630，晶片通过机械手622移动通过VTM 638并进入处理模块620a-620d中的一个。为了实现这种晶片移动，机械手622在其每一个臂上使用端部执行器624。一旦晶片626已被处理，则通过机械手622将 其从处理模块620a-620d移动到气密室630中。晶片626可以从这里通过前端机械手632移动到多个FOUP 634中的一个中或移动到对准器644。
应当注意的是，控制晶片运动的计算机对于集群架构可以是本地的，或者它可以位于在制造工厂中的集群架构的外部，或在远程位置并通过网络连接到集群架构。如上参照图5所述的控制器可以用图6中的工具实施。
实验
实验1
执行了一种实验，其包括蚀刻在衬底上的金属。衬底包含MRAM芯片，具有沉积在其上的CoPt层、MgO层、和沉积在衬底上的CoFeB层(对于磁性隧道结(MTJ)结构)。Ru层沉积在衬底上，以及沉积和图案化钽掩模。该堆栈在各种试验中使用，如下所述。SiO2载体晶片也插入处理衬底的相同的工具中。
在所有的试验中，Ru层通过湿法蚀刻打开。将衬底暴露于BCl3/Cl2和Ar的交替脉冲，进行70个循环的ALE处理。这70个循环包括30个循环的强Cl2(20sccm BCl3/180sccmCl2，在60mTorr下，持续2.5秒，最开始为3秒的Cl2稳定脉冲)与在200sccm、10mTorr的氩交替，具有900W的等离子体功率，施加在50Vb的偏置持续4秒(在开始，初始的4秒稳定，2秒的偏置延迟)。其它的40个循环包括轻度的Cl2的脉冲(在50sccm BCl3/45sccm Cl2，在10mTorr下，持续0.5秒，没有初始的稳定)及Ar(400sccm，10mTorr，等离子体功率900W，在50Vb下的偏置持续4秒，7秒的初始稳定和2秒的偏置延迟)。
所得到的衬底包含在堆栈上以及在钽硬掩模侧壁上的重新沉积的厚的CoFeClx和CoPt层。通过各种成像技术对衬底进行分析，其表明Co、Ru、和Pt残余物沉积在侧壁上，而在侧壁上没有检测到Fe或Ta。MgO层是完整的，但对于CoFe层有一些损坏。在MTJ层的边缘与侧壁检测到氯。在这项试验中，由于来自SiO2载体晶片的一些SiO2沉积，导致关键尺寸增大。来自载体晶片的一些硅也有助于蚀刻，但是硅的量不足以阻止在侧壁上的重新沉积。
对于第二和第三试验，在Ru层被打开后，但是，在通过ALE进行蚀刻之前，将衬底同时暴露于含硅前体和含氮的反应物以在衬底上沉积6nm厚度的SiN。Ir涂层被沉积在SiN上。
在第二试验中，将衬底仅暴露于70个循环的Ar溅射，但衬底仍然产生一些Co、Fe、和Pt的重新沉积。尽管衬底的所拍摄的图像显示在衬底上的SiN盖层是完整的，但是一些包含Co、Fe、和Pt的残留物重新沉积在SiN盖上，由此在钽硬掩模上形成锥形的轮廓。分析衬底的图像。这里，大量的Fe、Co、Ru、Ta和Pt被重新沉积在侧壁上。结果表明，没有卤化物和/或卤素气体化学品(如含硼的卤化物和/或卤素气体化学品)的硅本身可能不会阻止侧壁沉积。
在第三试验中，在沉积SiN层和Ir涂层后，将衬底暴露于根据所述第一试验的70个ALE循环(30个循环的强Cl2和Ar，和40个循环的轻度Cl2和Ar)。所得衬底显示在SiN盖上没有重新沉积，并且轮廓的锥形度较小。这里，分析衬底的图像。侧壁的重新沉积被大大减少。在Ta掩模上，几乎没有Fe、Co、Ta和Pt以及有少量的Ru。在MTJ侧壁上，仍有一些Co、Fe、Ru和Pt，但是相对于在其它试验中重新沉积的量已显著减少了。可以进一步调整工艺条件和沉积以及蚀刻循环以使重新沉积最小化。在这项试验中，MTJ层没有被破坏，并且没有检测到Cl。在蚀刻工艺之后，没有SiN衬层留下，从而可以解释在MTJ上观察到的少量的重新沉积。在侧壁上保留一些SiO2，其可能来自于硅载体晶片。
实验2
处理具有钽硬掩模的包含钽阻挡层、沉积在钽层上的PtMn层、和沉积在PtMn层上的CoFeB层的衬底。SiN层沉积在衬底上，薄的Cr涂层沉积在SiN盖上。使衬底暴露于交替的BCl3/Cl2和Ar的交替脉冲，并且在蚀刻之后没有重新沉积被显示在所得的SiN盖上。
实验3
实验用SiCl4在原CoFe晶片(a blanket CoFe wafer)上进行。第一试验包含SiCl4/Ar暴露。第二试验包含在ALE模式中的BCl3/Cl2和Ar的交替脉冲。第三试验包含1、2、3、然后4个循环的SiCl4ALD，随后是在 ALE中交替的1个循环的BCl3/Cl2和Ar以执行ALD-ALE模式。
结果表明，CW SiCl4/Ar和ALE BCl3/Cl2/Ar两者都不蚀刻CoFe，而该处理涉及ALD-ALE蚀刻的CoFe。这表明，如本文所描述的ALD-ALE工艺的组合有效地蚀刻通常产生非挥发性副产品的这些金属化合物。预计，类似的方法也会蚀刻CoPd、CoPt、和PtMn。
实验4
执行涉及衬底的实验。将衬底暴露于50sccm的SiCl4和200sccm的N2(60毫托)持续5秒，然后暴露于200sccm的N2(1200W和60W，40毫托)以在衬底上沉积SiN层。然后将衬底暴露于1个循环的ALE，其包含20sccm的BCl3和180sccm的Cl2(60毫托)持续2.5秒，以及200sccm的Ar(900W，60Vb的偏置，50毫托)持续4秒。对于每个试验执行60个总循环。第一试验包括：1个SiN ALD循环，之后1个ALE循环，60次。第二试验包括：2个SiN ALD循环，之后1个ALE循环，60次。第三试验包括：3个SiN ALD循环，之后1个ALE循环，60次。第四试验包括：4个SiN ALD循环和1个ALE循环，60次。在3个循环的ALD的SiN的情况下，所有的21.6nm的CoFe被蚀刻掉。每个ALD的SiN循环厚度预期为至蚀刻掉的CoFe的量与ALD的SiN循环的次数的关系描绘在图7中。如图所示，在3个循环的ALD的SiN的情况下，所有的CoFe被蚀刻掉。
实验5
执行涉及衬底的实验，该衬底具有钽阻挡层、PtMn层、CoFeB层和钽硬掩模。用Ar溅射衬底，并且在执行卤化物和/或卤素气体蚀刻之前，TiO2保护层保形地沉积在衬底上以覆盖衬底。接着，将衬底暴露于在ALE工艺中的BCl3/Cl2和Ar的脉冲循环。所得衬底上显示在侧壁上没有Co、Fe、Pt和Ta的重新沉积，在TiO2盖上也没有Co、Fe、Pt和Ta的重新沉积。
实验6
执行涉及衬底的实验，该衬底具有钌金属层、PtMn层、CoFeB层和钽硬掩模。在执行卤化物和/或卤素气体蚀刻之前，SiO2保护层保形地沉 积在衬底上，以覆盖衬底。接着，将衬底暴露于在ALE工艺中的BCl3/Cl2和Ar的脉冲循环。所得衬底上显示在侧壁上没有Co、Fe、Pt和Ta的重新沉积，在SiO2盖上也没有Co、Fe、Pt和Ta的重新沉积。
结论
虽然为了清楚理解的目的已经相当详细地描述了前述的实施方式，但是显而易见的是，可在所附权利要求书的范围内实施某些变化和修改。应当注意的是，具有实施本发明实施方式的工艺、系统和装置的许多替代方式。因此，本发明的实施方式应被视为是说明性的而不是限制性的，并且所述实施方式并不限于本文所给出的细节。

Claims (10)

1.一种方法，其包含：
(a)使位于室内的衬底暴露于含卤素的气体以使所述衬底的表面改性，
(b)使所述衬底暴露于活化气体和活化源以蚀刻所述衬底上的一个或多个层，以及
(c)在(a)和(b)期间，向所述室提供能与所述含卤素的气体和在所述衬底上的所述一个或多个层的材料两者都反应以形成挥发性物质的反应性材料。
2.根据权利要求1所述的方法，其中所述反应性材料选自由含硅材料、含钛材料、含锗材料、含锡材料、含碳材料、以及它们的组合组成的组。
3.根据权利要求1所述的方法，其中所述含卤素的气体选择由Cl2、BCl3、BBr3、BI3、F2、BF3、Br2、I2及它们的组合组成的组。
4.根据权利要求1所述的方法，其中(a)和(b)重复两个或更多个循环。
5.根据权利要求1所述的方法，其中在不破坏真空的情况下执行(a)-(c)。
6.根据权利要求1所述的方法，其中(c)减少含金属副产品的重新沉积。
7.根据权利要求1所述的方法，其中所述衬底的所述一个或多个层的所述材料选自由元素周期表IV族的过渡金属、元素周期表V族的过渡金属、元素周期表VI族的过渡金属、以及它们的组合组成的组。
8.根据权利要求1-7中任一项所述的方法，其还包含：
(d)，在执行(a)和(b)之前，通过经由等离子体增强化学气相沉积在所述衬底上保形地沉积氮化硅层来执行(c)；以及
(e)，在(d)之后，重复(a)和(b)两个或更多个循环，
其中，在(a)中的所述含卤素的气体是BCl3和Cl2的组合。
9.一种方法，其包含：
(a)提供包含一个或多个金属层、自由层、介电阻挡层和固定层的衬底，其中所述介电阻挡层介于所述自由层和所述固定层之间，而所述自由层、所述介电阻挡层和所述固定层介于所述一个或多个金属层之间，
(b)将所述衬底暴露于含硅气体和还原剂以在所述衬底上沉积含硅材料，
(c)将所述衬底暴露于含卤素的气体持续足以基本上充满所述衬底的表面的时间，并且
(d)使所述衬底暴露于活化气体以蚀刻所述衬底。
10.一种用于处理包含一个或多个层的衬底的装置，该装置包含：
(a)一个或多个处理室，每个处理室包含卡盘；
(b)通向所述处理室和相关的流动控制硬件内的一个或多个气体入口；以及
(c)具有至少一个处理器和存储器的控制器，其中所述至少一个处理器和所述存储器彼此通信地连接，
所述至少一个处理器与所述流动控制硬件至少能操作地连接，并且
所述存储器存储计算机可执行指令，所述计算机可执行指令用于控制所述至少一个处理器以通过下述方式至少控制所述流动控制硬件：
(i)使含卤素的气体流动持续足以基本上充满所述衬底的表面的时间；
(ii)使活化气体流动并活化等离子体以蚀刻所述衬底的所述一个或多个层；以及
(iii)在(i)和(ii)期间向所述一个或多个处理室中的一个提供能与所述含卤素的气体和在所述衬底上的所述一个或多个层的材料两者都反应以形成挥发性物质的反应性材料，
其中(i)-(iii)在不破坏真空的情况下进行。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108493152A (zh) * 2017-02-13 2018-09-04 朗姆研究公司 创建气隙的方法
CN108847386A (zh) * 2017-04-24 2018-11-20 朗姆研究公司 用于图案化应用的原子层蚀刻、反应性前体和能量源
CN110050331A (zh) * 2016-12-09 2019-07-23 Asm Ip 控股有限公司 热原子层蚀刻工艺
CN110098320A (zh) * 2018-01-30 2019-08-06 上海磁宇信息科技有限公司 一种刻蚀磁性隧道结导电硬掩模的方法
CN111106236A (zh) * 2018-10-25 2020-05-05 台湾积体电路制造股份有限公司 用于形成半导体的方法以及半导体器件
WO2020093682A1 (zh) * 2018-11-08 2020-05-14 江苏鲁汶仪器有限公司 多层磁性隧道结刻蚀方法和mram器件
CN112563412A (zh) * 2019-09-25 2021-03-26 浙江驰拓科技有限公司 磁性隧道结刻蚀方法
CN113196509A (zh) * 2018-12-21 2021-07-30 应用材料公司 用于mram应用的结构的形成方法
WO2023147720A1 (zh) * 2022-02-07 2023-08-10 北京超弦存储器研究院 半导体器件及其制造方法、电子设备

Families Citing this family (83)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10297459B2 (en) 2013-09-20 2019-05-21 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9837254B2 (en) 2014-08-12 2017-12-05 Lam Research Corporation Differentially pumped reactive gas injector
US9406535B2 (en) 2014-08-29 2016-08-02 Lam Research Corporation Ion injector and lens system for ion beam milling
US10825652B2 (en) 2014-08-29 2020-11-03 Lam Research Corporation Ion beam etch without need for wafer tilt or rotation
US9536748B2 (en) 2014-10-21 2017-01-03 Lam Research Corporation Use of ion beam etching to generate gate-all-around structure
US9887097B2 (en) 2014-12-04 2018-02-06 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9576811B2 (en) 2015-01-12 2017-02-21 Lam Research Corporation Integrating atomic scale processes: ALD (atomic layer deposition) and ALE (atomic layer etch)
US9806252B2 (en) 2015-04-20 2017-10-31 Lam Research Corporation Dry plasma etch method to pattern MRAM stack
US9870899B2 (en) 2015-04-24 2018-01-16 Lam Research Corporation Cobalt etch back
TWI750120B (zh) 2015-06-05 2021-12-21 美商蘭姆研究公司 GaN及其他Ⅲ-Ⅴ族材料之原子層蝕刻
US9972504B2 (en) 2015-08-07 2018-05-15 Lam Research Corporation Atomic layer etching of tungsten for enhanced tungsten deposition fill
US10096487B2 (en) 2015-08-19 2018-10-09 Lam Research Corporation Atomic layer etching of tungsten and other metals
US9984858B2 (en) 2015-09-04 2018-05-29 Lam Research Corporation ALE smoothness: in and outside semiconductor industry
US10727073B2 (en) 2016-02-04 2020-07-28 Lam Research Corporation Atomic layer etching 3D structures: Si and SiGe and Ge smoothness on horizontal and vertical surfaces
US10229837B2 (en) 2016-02-04 2019-03-12 Lam Research Corporation Control of directionality in atomic layer etching
US9991128B2 (en) 2016-02-05 2018-06-05 Lam Research Corporation Atomic layer etching in continuous plasma
US9779955B2 (en) 2016-02-25 2017-10-03 Lam Research Corporation Ion beam etching utilizing cryogenic wafer temperatures
KR20170122910A (ko) * 2016-04-27 2017-11-07 성균관대학교산학협력단 원자층 식각방법
US10269566B2 (en) 2016-04-29 2019-04-23 Lam Research Corporation Etching substrates using ale and selective deposition
US9837312B1 (en) * 2016-07-22 2017-12-05 Lam Research Corporation Atomic layer etching for enhanced bottom-up feature fill
US10566212B2 (en) * 2016-12-19 2020-02-18 Lam Research Corporation Designer atomic layer etching
US10283319B2 (en) 2016-12-22 2019-05-07 Asm Ip Holding B.V. Atomic layer etching processes
US9917137B1 (en) * 2017-01-11 2018-03-13 International Business Machines Corporation Integrated magnetic tunnel junction (MTJ) in back end of line (BEOL) interconnects
US10727402B2 (en) * 2017-01-24 2020-07-28 Tohoku University Method for producing tunnel magnetoresistive element
US10559461B2 (en) 2017-04-19 2020-02-11 Lam Research Corporation Selective deposition with atomic layer etch reset
US9997371B1 (en) 2017-04-24 2018-06-12 Lam Research Corporation Atomic layer etch methods and hardware for patterning applications
US10494715B2 (en) 2017-04-28 2019-12-03 Lam Research Corporation Atomic layer clean for removal of photoresist patterning scum
US10796912B2 (en) 2017-05-16 2020-10-06 Lam Research Corporation Eliminating yield impact of stochastics in lithography
US11062897B2 (en) 2017-06-09 2021-07-13 Lam Research Corporation Metal doped carbon based hard mask removal in semiconductor fabrication
US10651372B2 (en) * 2017-06-13 2020-05-12 Tokyo Electron Limited Process for patterning a magnetic tunnel junction
US10263179B2 (en) * 2017-07-18 2019-04-16 Nxp B.V. Method of forming tunnel magnetoresistance (TMR) elements and TMR sensor element
US10276398B2 (en) 2017-08-02 2019-04-30 Lam Research Corporation High aspect ratio selective lateral etch using cyclic passivation and etching
KR102368033B1 (ko) 2017-09-20 2022-02-25 삼성전자주식회사 자기 저항 메모리 소자의 제조 방법
JP2019057636A (ja) 2017-09-21 2019-04-11 東芝メモリ株式会社 磁気記憶装置
US10763083B2 (en) 2017-10-06 2020-09-01 Lam Research Corporation High energy atomic layer etching
US10038138B1 (en) * 2017-10-10 2018-07-31 Headway Technologies, Inc. High temperature volatilization of sidewall materials from patterned magnetic tunnel junctions
US20190131130A1 (en) * 2017-10-31 2019-05-02 Lam Research Corporation Etching metal oxide substrates using ale and selective deposition
JP6833657B2 (ja) * 2017-11-07 2021-02-24 東京エレクトロン株式会社 基板をプラズマエッチングする方法
US10978351B2 (en) * 2017-11-17 2021-04-13 Taiwan Semiconductor Manufacturing Co., Ltd. Etch stop layer between substrate and isolation structure
US10734238B2 (en) * 2017-11-21 2020-08-04 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for critical dimension control
US10515815B2 (en) 2017-11-21 2019-12-24 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for fin field effect transistor formation
US10658174B2 (en) 2017-11-21 2020-05-19 Lam Research Corporation Atomic layer deposition and etch for reducing roughness
TWI688130B (zh) 2017-11-28 2020-03-11 財團法人工業技術研究院 自旋軌道磁性記憶體及其製造方法
US10957779B2 (en) 2017-11-30 2021-03-23 Taiwan Semiconductor Manufacturing Co., Ltd. Gate etch back with reduced loading effect
US10840436B2 (en) * 2017-12-29 2020-11-17 Spin Memory, Inc. Perpendicular magnetic anisotropy interface tunnel junction devices and methods of manufacture
US10446394B2 (en) 2018-01-26 2019-10-15 Lam Research Corporation Spacer profile control using atomic layer deposition in a multiple patterning process
JP7025952B2 (ja) * 2018-02-16 2022-02-25 東京エレクトロン株式会社 エッチングする方法及びプラズマ処理装置
CN111937122A (zh) 2018-03-30 2020-11-13 朗姆研究公司 难熔金属和其他高表面结合能材料的原子层蚀刻和平滑化
KR20210011493A (ko) * 2018-06-13 2021-02-01 램 리써치 코포레이션 고 종횡비 구조체들의 효율적인 세정 및 에칭
US10680169B2 (en) * 2018-06-13 2020-06-09 International Business Machines Corporation Multilayer hardmask for high performance MRAM devices
US10741748B2 (en) 2018-06-25 2020-08-11 International Business Machines Corporation Back end of line metallization structures
US10720487B2 (en) 2018-06-28 2020-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with magnetic element
US10692759B2 (en) * 2018-07-17 2020-06-23 Applied Materials, Inc. Methods for manufacturing an interconnect structure for semiconductor devices
TWI812762B (zh) * 2018-07-30 2023-08-21 日商東京威力科創股份有限公司 處理被處理體之方法、處理裝置及處理系統
US10879451B2 (en) * 2018-08-14 2020-12-29 Samsung Electronics Co., Ltd. Magnetic tunnel junction device and magnetic resistance memory device
US10886461B2 (en) 2018-09-18 2021-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Highly physical etch resistive photoresist mask to define large height sub 30nm via and metal hard mask for MRAM devices
US10763429B2 (en) 2018-10-12 2020-09-01 International Business Machines Corporation Self-aligned ion beam etch sputter mask for magnetoresistive random access memory
US10714681B2 (en) * 2018-10-19 2020-07-14 International Business Machines Corporation Embedded magnetic tunnel junction pillar having reduced height and uniform contact area
US11002063B2 (en) * 2018-10-26 2021-05-11 Graffiti Shield, Inc. Anti-graffiti laminate with visual indicia
US10971684B2 (en) * 2018-10-30 2021-04-06 Taiwan Semiconductor Manufacturing Co., Ltd. Intercalated metal/dielectric structure for nonvolatile memory devices
US11043251B2 (en) 2018-11-30 2021-06-22 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic tunnel junction device and method of forming same
US11056643B2 (en) * 2019-01-03 2021-07-06 International Business Machines Corporation Magnetic tunnel junction (MTJ) hard mask encapsulation to prevent redeposition
US11121311B2 (en) * 2019-01-24 2021-09-14 International Business Machines Corporation MTJ containing device encapsulation to prevent shorting
CN113519071A (zh) * 2019-02-28 2021-10-19 朗姆研究公司 利用侧壁清洁的离子束蚀刻
US10707413B1 (en) 2019-03-28 2020-07-07 International Business Machines Corporation Formation of embedded magnetic random-access memory devices
US20200343043A1 (en) * 2019-04-29 2020-10-29 Spin Memory, Inc. Method for manufacturing a self-aligned magnetic memory element with ru hard mask
US10685849B1 (en) 2019-05-01 2020-06-16 Applied Materials, Inc. Damage free metal conductor formation
US10833258B1 (en) 2019-05-02 2020-11-10 International Business Machines Corporation MRAM device formation with in-situ encapsulation
JP2020191320A (ja) * 2019-05-20 2020-11-26 東京エレクトロン株式会社 基板製造方法、及び、処理システム
JP2021019201A (ja) 2019-07-18 2021-02-15 エーエスエム アイピー ホールディング ビー．ブイ． 半導体処理システム用シャワーヘッドデバイス
CN114207858A (zh) * 2019-07-31 2022-03-18 朗姆研究公司 用于mram图案化的化学蚀刻非挥发性材料
WO2021055197A1 (en) * 2019-09-17 2021-03-25 Lam Research Corporation Atomic layer etch and ion beam etch patterning
US11177431B2 (en) 2019-12-02 2021-11-16 HeFeChip Corporation Limited Magnetic memory device and method for manufacturing the same
US11217744B2 (en) * 2019-12-10 2022-01-04 HeFeChip Corporation Limited Magnetic memory device with multiple sidewall spacers covering sidewall of MTJ element and method for manufacturing the same
US11574813B2 (en) 2019-12-10 2023-02-07 Asm Ip Holding B.V. Atomic layer etching
US11488977B2 (en) 2020-04-14 2022-11-01 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
TW202205433A (zh) * 2020-06-19 2022-02-01 日商東京威力科創股份有限公司 蝕刻方法、基板處理裝置及基板處理系統
JPWO2021260869A1 (zh) 2020-06-25 2021-12-30
TWI773086B (zh) * 2020-11-17 2022-08-01 大陸商長江存儲科技有限責任公司 用於形成立體（３ｄ）記憶體元件的方法
US20220199418A1 (en) * 2020-12-17 2022-06-23 Tokyo Electron Limited Selective Etching with Fluorine, Oxygen and Noble Gas Containing Plasmas
WO2022154901A1 (en) * 2021-01-15 2022-07-21 Lam Research Corporation Metal etch
US11894228B2 (en) 2021-08-26 2024-02-06 Applied Materials, Inc. Treatments for controlling deposition defects
WO2023039382A1 (en) * 2021-09-07 2023-03-16 Lam Research Corporation Atomic layer etching using boron trichloride

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1550575A (zh) * 2003-05-07 2004-12-01 ��ʽ���������Ƽ� 多层膜材料的干法刻蚀方法
US20070238301A1 (en) * 2006-03-28 2007-10-11 Cabral Stephen H Batch processing system and method for performing chemical oxide removal
US20070246442A1 (en) * 2006-04-20 2007-10-25 International Business Machines Corporation Chemical oxide removal of plasma damaged sicoh low k dielectrics

Family Cites Families (92)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH061769B2 (ja) 1983-08-10 1994-01-05 株式会社日立製作所 アルミナ膜のパターニング方法
US5298451A (en) 1991-04-30 1994-03-29 Texas Instruments Incorporated Recessed and sidewall-sealed poly-buffered LOCOS isolation methods
US5282925A (en) 1992-11-09 1994-02-01 International Business Machines Corporation Device and method for accurate etching and removal of thin film
JPH06151382A (ja) 1992-11-11 1994-05-31 Toshiba Corp ドライエッチング方法
DE4241045C1 (de) 1992-12-05 1994-05-26 Bosch Gmbh Robert Verfahren zum anisotropen Ätzen von Silicium
JPH06326060A (ja) 1993-05-12 1994-11-25 Hitachi Ltd 固体表面加工方法
US6022806A (en) 1994-03-15 2000-02-08 Kabushiki Kaisha Toshiba Method of forming a film in recess by vapor phase growth
US6124211A (en) * 1994-06-14 2000-09-26 Fsi International, Inc. Cleaning method
GB2322235B (en) * 1995-10-19 2000-09-27 Massachusetts Inst Technology Metals removal process
US5766971A (en) 1996-12-13 1998-06-16 International Business Machines Corporation Oxide strip that improves planarity
JP2002510146A (ja) 1998-01-13 2002-04-02 アプライド マテリアルズ インコーポレイテッド 異方性プラチナプロファイルのエッチング方法
US6177353B1 (en) 1998-09-15 2001-01-23 Infineon Technologies North America Corp. Metallization etching techniques for reducing post-etch corrosion of metal lines
KR20020030108A (ko) * 1999-09-27 2002-04-22 추후제출 금속 함유층의 이방성 에칭용 탄화수소 가스
US8696875B2 (en) 1999-10-08 2014-04-15 Applied Materials, Inc. Self-ionized and inductively-coupled plasma for sputtering and resputtering
US6458694B2 (en) 2000-01-24 2002-10-01 Ebara Corporation High energy sputtering method for forming interconnects
JP3662472B2 (ja) * 2000-05-09 2005-06-22 エム・エフエスアイ株式会社 基板表面の処理方法
US6677242B1 (en) 2000-08-12 2004-01-13 Applied Materials Inc. Integrated shallow trench isolation approach
US6527855B2 (en) 2000-10-10 2003-03-04 Rensselaer Polytechnic Institute Atomic layer deposition of cobalt from cobalt metallorganic compounds
US20020058409A1 (en) 2000-11-16 2002-05-16 Ching-Te Lin Elimination of overhang in liner/barrier/seed layers using post-deposition sputter etch
US6448192B1 (en) 2001-04-16 2002-09-10 Motorola, Inc. Method for forming a high dielectric constant material
US6755945B2 (en) 2001-05-04 2004-06-29 Tokyo Electron Limited Ionized PVD with sequential deposition and etching
US8110489B2 (en) 2001-07-25 2012-02-07 Applied Materials, Inc. Process for forming cobalt-containing materials
US7115516B2 (en) 2001-10-09 2006-10-03 Applied Materials, Inc. Method of depositing a material layer
US7553427B2 (en) 2002-05-14 2009-06-30 Tokyo Electron Limited Plasma etching of Cu-containing layers
US6884730B2 (en) 2002-07-02 2005-04-26 Headway Technologies, Inc. Method of etching a film of magnetic material and method of manufacturing a thin-film magnetic head
US6933239B2 (en) * 2003-01-13 2005-08-23 Applied Materials, Inc. Method for removing conductive residue
US6841484B2 (en) 2003-04-17 2005-01-11 Chentsau Ying Method of fabricating a magneto-resistive random access memory (MRAM) device
US7341946B2 (en) 2003-11-10 2008-03-11 Novellus Systems, Inc. Methods for the electrochemical deposition of copper onto a barrier layer of a work piece
US20050233555A1 (en) 2004-04-19 2005-10-20 Nagarajan Rajagopalan Adhesion improvement for low k dielectrics to conductive materials
US7829152B2 (en) 2006-10-05 2010-11-09 Lam Research Corporation Electroless plating method and apparatus
US7115522B2 (en) 2004-07-09 2006-10-03 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device
CN100576474C (zh) 2004-07-20 2009-12-30 应用材料股份有限公司 以钽前驱物taimata进行含钽材料的原子层沉积
US7196955B2 (en) * 2005-01-12 2007-03-27 Hewlett-Packard Development Company, L.P. Hardmasks for providing thermally assisted switching of magnetic memory elements
US7235492B2 (en) 2005-01-31 2007-06-26 Applied Materials, Inc. Low temperature etchant for treatment of silicon-containing surfaces
JP4860219B2 (ja) * 2005-02-14 2012-01-25 東京エレクトロン株式会社 基板の処理方法、電子デバイスの製造方法及びプログラム
US7214626B2 (en) * 2005-08-24 2007-05-08 United Microelectronics Corp. Etching process for decreasing mask defect
US7795148B2 (en) * 2006-03-28 2010-09-14 Tokyo Electron Limited Method for removing damaged dielectric material
US7416989B1 (en) 2006-06-30 2008-08-26 Novellus Systems, Inc. Adsorption based material removal process
US20080265243A1 (en) * 2007-04-30 2008-10-30 Ahn Kie Y Magnetic floating gate flash memory structures
KR101330707B1 (ko) * 2007-07-19 2013-11-19 삼성전자주식회사 반도체 장치의 형성 방법
KR100905278B1 (ko) 2007-07-19 2009-06-29 주식회사 아이피에스 박막증착장치, 박막증착방법 및 반도체 소자의 갭-필 방법
US8247030B2 (en) 2008-03-07 2012-08-21 Tokyo Electron Limited Void-free copper filling of recessed features using a smooth non-agglomerated copper seed layer
US7948044B2 (en) * 2008-04-09 2011-05-24 Magic Technologies, Inc. Low switching current MTJ element for ultra-high STT-RAM and a method for making the same
US8252194B2 (en) * 2008-05-02 2012-08-28 Micron Technology, Inc. Methods of removing silicon oxide
US9034768B2 (en) 2010-07-09 2015-05-19 Novellus Systems, Inc. Depositing tungsten into high aspect ratio features
US8124531B2 (en) 2009-08-04 2012-02-28 Novellus Systems, Inc. Depositing tungsten into high aspect ratio features
US20110139748A1 (en) * 2009-12-15 2011-06-16 University Of Houston Atomic layer etching with pulsed plasmas
US8227344B2 (en) 2010-02-26 2012-07-24 Tokyo Electron Limited Hybrid in-situ dry cleaning of oxidized surface layers
US9373500B2 (en) * 2014-02-21 2016-06-21 Lam Research Corporation Plasma assisted atomic layer deposition titanium oxide for conformal encapsulation and gapfill applications
JP2012038815A (ja) * 2010-08-04 2012-02-23 Toshiba Corp 磁気抵抗素子の製造方法
WO2012023537A1 (ja) 2010-08-19 2012-02-23 株式会社 アルバック ドライエッチング方法及び半導体装置の製造方法
US8546263B2 (en) * 2011-04-27 2013-10-01 Applied Materials, Inc. Method of patterning of magnetic tunnel junctions
US9666414B2 (en) 2011-10-27 2017-05-30 Applied Materials, Inc. Process chamber for etching low k and other dielectric films
US8808561B2 (en) 2011-11-15 2014-08-19 Lam Research Coporation Inert-dominant pulsing in plasma processing systems
US20130129922A1 (en) 2011-11-21 2013-05-23 Qualcomm Mems Technologies, Inc. Batch processing for electromechanical systems and equipment for same
US8633115B2 (en) 2011-11-30 2014-01-21 Applied Materials, Inc. Methods for atomic layer etching
US8883028B2 (en) 2011-12-28 2014-11-11 Lam Research Corporation Mixed mode pulsing etching in plasma processing systems
JP2013197524A (ja) * 2012-03-22 2013-09-30 Toshiba Corp 磁気抵抗効果素子の製造方法
JP2014049466A (ja) 2012-08-29 2014-03-17 Tokyo Electron Ltd エッチング処理方法及び基板処理装置
JP5918108B2 (ja) * 2012-11-16 2016-05-18 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
US9362133B2 (en) 2012-12-14 2016-06-07 Lam Research Corporation Method for forming a mask by etching conformal film on patterned ashable hardmask
US20140349469A1 (en) 2013-05-22 2014-11-27 Qualcomm Mems Technologies, Inc. Processing for electromechanical systems and equipment for same
US9362163B2 (en) 2013-07-30 2016-06-07 Lam Research Corporation Methods and apparatuses for atomic layer cleaning of contacts and vias
US20150111374A1 (en) 2013-10-18 2015-04-23 International Business Machines Corporation Surface treatment in a dep-etch-dep process
US9214334B2 (en) 2014-02-18 2015-12-15 Lam Research Corporation High growth rate process for conformal aluminum nitride
US9564582B2 (en) * 2014-03-07 2017-02-07 Applied Materials, Inc. Method of forming magnetic tunneling junctions
US9257638B2 (en) * 2014-03-27 2016-02-09 Lam Research Corporation Method to etch non-volatile metal materials
US9773683B2 (en) 2014-06-09 2017-09-26 American Air Liquide, Inc. Atomic layer or cyclic plasma etching chemistries and processes
TWI593015B (zh) 2014-07-10 2017-07-21 東京威力科創股份有限公司 基板之高精度蝕刻方法
FR3023971B1 (fr) 2014-07-18 2016-08-05 Commissariat Energie Atomique Procede de formation des espaceurs d'une grille d'un transistor
US9349637B2 (en) 2014-08-21 2016-05-24 Lam Research Corporation Method for void-free cobalt gap fill
US9520294B2 (en) 2014-08-29 2016-12-13 Applied Materials, Inc. Atomic layer etch process using an electron beam
US9627608B2 (en) 2014-09-11 2017-04-18 Lam Research Corporation Dielectric repair for emerging memory devices
JP2018500767A (ja) 2014-12-18 2018-01-11 ザ リージェンツ オブ ザ ユニバーシティ オブ コロラド，ア ボディー コーポレイトＴＨＥ ＲＥＧＥＮＴＳ ＯＦ ＴＨＥ ＵＮＩＶＥＲＳＩＴＹ ＯＦ ＣＯＬＯＲＡＤＯ，ａ ｂｏｄｙ ｃｏｒｐｏｒａｔｅ 逐次的な自己制御熱反応を使用する原子層エッチング（ａｌｅ）の新規の方法
US9576811B2 (en) 2015-01-12 2017-02-21 Lam Research Corporation Integrating atomic scale processes: ALD (atomic layer deposition) and ALE (atomic layer etch)
US9806252B2 (en) 2015-04-20 2017-10-31 Lam Research Corporation Dry plasma etch method to pattern MRAM stack
US9870899B2 (en) 2015-04-24 2018-01-16 Lam Research Corporation Cobalt etch back
TWI750120B (zh) 2015-06-05 2021-12-21 美商蘭姆研究公司 GaN及其他Ⅲ-Ⅴ族材料之原子層蝕刻
US9449843B1 (en) * 2015-06-09 2016-09-20 Applied Materials, Inc. Selectively etching metals and metal nitrides conformally
US9922839B2 (en) 2015-06-23 2018-03-20 Lam Research Corporation Low roughness EUV lithography
US9972504B2 (en) 2015-08-07 2018-05-15 Lam Research Corporation Atomic layer etching of tungsten for enhanced tungsten deposition fill
US10096487B2 (en) 2015-08-19 2018-10-09 Lam Research Corporation Atomic layer etching of tungsten and other metals
US9984858B2 (en) 2015-09-04 2018-05-29 Lam Research Corporation ALE smoothness: in and outside semiconductor industry
KR102451098B1 (ko) 2015-09-23 2022-10-05 삼성전자주식회사 자기 메모리 장치 및 이의 제조 방법
KR20170050056A (ko) 2015-10-29 2017-05-11 삼성전자주식회사 반도체 소자의 패턴 형성 방법
US10727073B2 (en) 2016-02-04 2020-07-28 Lam Research Corporation Atomic layer etching 3D structures: Si and SiGe and Ge smoothness on horizontal and vertical surfaces
US9991128B2 (en) 2016-02-05 2018-06-05 Lam Research Corporation Atomic layer etching in continuous plasma
US9837312B1 (en) 2016-07-22 2017-12-05 Lam Research Corporation Atomic layer etching for enhanced bottom-up feature fill
US10566212B2 (en) 2016-12-19 2020-02-18 Lam Research Corporation Designer atomic layer etching
US10559461B2 (en) 2017-04-19 2020-02-11 Lam Research Corporation Selective deposition with atomic layer etch reset
US9997371B1 (en) 2017-04-24 2018-06-12 Lam Research Corporation Atomic layer etch methods and hardware for patterning applications
US10832909B2 (en) 2017-04-24 2020-11-10 Lam Research Corporation Atomic layer etch, reactive precursors and energetic sources for patterning applications

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1550575A (zh) * 2003-05-07 2004-12-01 ��ʽ���������Ƽ� 多层膜材料的干法刻蚀方法
US20070238301A1 (en) * 2006-03-28 2007-10-11 Cabral Stephen H Batch processing system and method for performing chemical oxide removal
US20070246442A1 (en) * 2006-04-20 2007-10-25 International Business Machines Corporation Chemical oxide removal of plasma damaged sicoh low k dielectrics

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110050331B (zh) * 2016-12-09 2023-07-25 Asm Ip 控股有限公司 热原子层蚀刻工艺
CN110050331A (zh) * 2016-12-09 2019-07-23 Asm Ip 控股有限公司 热原子层蚀刻工艺
CN108493152A (zh) * 2017-02-13 2018-09-04 朗姆研究公司 创建气隙的方法
CN108493152B (zh) * 2017-02-13 2024-03-08 朗姆研究公司 创建气隙的方法
CN108847386A (zh) * 2017-04-24 2018-11-20 朗姆研究公司 用于图案化应用的原子层蚀刻、反应性前体和能量源
CN108847386B (zh) * 2017-04-24 2024-01-30 朗姆研究公司 用于图案化应用的原子层蚀刻、反应性前体和能量源
CN110098320A (zh) * 2018-01-30 2019-08-06 上海磁宇信息科技有限公司 一种刻蚀磁性隧道结导电硬掩模的方法
CN110098320B (zh) * 2018-01-30 2023-04-28 上海磁宇信息科技有限公司 一种刻蚀磁性隧道结导电硬掩模的方法
CN111106236B (zh) * 2018-10-25 2023-11-10 台湾积体电路制造股份有限公司 用于形成半导体的方法以及半导体器件
CN111106236A (zh) * 2018-10-25 2020-05-05 台湾积体电路制造股份有限公司 用于形成半导体的方法以及半导体器件
WO2020093682A1 (zh) * 2018-11-08 2020-05-14 江苏鲁汶仪器有限公司 多层磁性隧道结刻蚀方法和mram器件
CN113196509A (zh) * 2018-12-21 2021-07-30 应用材料公司 用于mram应用的结构的形成方法
CN112563412A (zh) * 2019-09-25 2021-03-26 浙江驰拓科技有限公司 磁性隧道结刻蚀方法
WO2023147720A1 (zh) * 2022-02-07 2023-08-10 北京超弦存储器研究院 半导体器件及其制造方法、电子设备

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