CN111106236B - 用于形成半导体的方法以及半导体器件 - Google Patents
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Abstract
本公开涉及用于形成半导体的方法以及半导体器件。一种方法包括形成磁隧道结(MTJ)堆叠层，其包括：沉积底部电极层；在底部电极层之上沉积底部磁电极层；在底部磁电极层之上沉积隧道阻挡层；在隧道阻挡层之上沉积顶部磁电极层；以及在顶部磁电极层之上沉积顶部电极层。该方法还包括对MTJ堆叠层进行图案化以形成MTJ；以及在MTJ的侧壁上执行钝化工艺以形成保护层。钝化工艺包括使MTJ的侧壁表面部分与工艺气体反应，所述工艺气体包括选自由氧、氮、碳及其组合组成的组的元素。
Description
技术领域
本公开一般地涉及用于形成半导体的方法以及半导体器件。
背景技术
半导体存储器用于电子应用的集成电路中，例如包括收音机、电视、手机和个人计算设备。一种类型的半导体存储器件是磁阻式随机存取存储器(MRAM)，其涉及将半导体技术与磁性材料和器件相结合的自旋电子器件。电子通过其磁矩的自旋，而非电子的充电，被用于指示位值。
典型的MRAM单元可以包括磁隧道结(MTJ)堆叠，所述磁隧道结堆叠包括钉扎层、位于钉扎层之上的被钉扎层、位于被钉扎层之上的隧道层以及位于隧道层之上的自由层。在形成MRAM单元期间，首先沉积多个覆盖层。然后通过光蚀刻对覆盖层进行图案化以形成MTJ堆叠。然后形成帽盖电介质层以包括侧壁上的一些部分，以及可能在顶表面之上的额外部分。MTJ堆叠由帽盖电介质层保护。
发明内容
根据本公开的一个实施例，提供了一种用于形成半导体的方法包括：形成磁隧道结(MTJ)堆叠层，其包括：沉积底部电极层；在所述底部电极层之上沉积底部磁电极层；在所述底部磁电极层之上沉积隧道阻挡层；在所述隧道阻挡层之上沉积顶部磁电极层；以及在所述顶部磁电极层之上沉积顶部电极层；图案化所述MTJ堆叠层以形成MTJ；以及在所述MTJ的侧壁上执行第一钝化工艺以形成第一保护层，其中所述第一钝化工艺包括使所述MTJ的侧壁表面部分与工艺气体反应，所述工艺气体包括选自由氧、氮、碳及其组合组成的组的元素。
根据本公开的另一实施例，提供了一种用于形成半导体的方法，包括：蚀刻顶部电极层以形成顶部电极；蚀刻位于所述顶部电极层下面的顶部磁电极层以形成顶部磁电极；蚀刻位于所述顶部磁电极层下面的隧道阻挡层以形成隧道阻挡部；在所述顶部电极、所述顶部磁电极和所述隧道阻挡部的侧壁上执行第一钝化工艺，以形成第一保护层；蚀刻位于所述隧道阻挡部下面的底部磁电极层以形成底部磁电极；以及在所述底部磁电极的侧壁上执行第二钝化工艺，以形成第二保护层，其中，所述第一钝化工艺和所述第二钝化工艺中的每一个包括选自由氧化工艺、碳化工艺、氮化工艺及其组合组成的组的工艺。
根据本公开的又一实施例，提供了一种半导体器件，包括：磁隧道结(MTJ)堆叠，其包括：底部电极；位于所述底部电极之上的底部磁电极；位于所述底部磁电极之上的隧道阻挡部；位于所述隧道阻挡部之上的顶部磁电极；以及位于所述顶部磁电极之上的顶部电极；位于所述MTJ的侧壁上的电介质保护层，其中，所述电介质保护层包括：位于所述顶部磁电极的侧壁上的第一部分，其中，所述第一部分包括所述顶部磁电极的材料和附加元素；位于所述隧道阻挡部的侧壁上的第二部分，其中，所述第二部分包括所述隧道阻挡部的材料和所述附加元素；以及位于所述底部磁电极的顶部部分的侧壁上的第三部分，其中，所述第三部分包括所述底部磁电极的材料和所述附加元素。
附图说明
当与附图一起阅读时，根据以下具体实施方式可以更好地理解本公开的各个方面。值得注意的是，根据该行业的标准实践，各种特征没有按比例绘制。事实上，为了讨论的清晰，各种特征的尺寸可以任意增加或减少。
图1至12A是根据一些实施例的一些磁阻式随机存取存储器(MRAM)单元的形成中的中间阶段的截面视图。
图12B示出了根据一些实施例的一些MRAM单元的截面视图。
图13示出了根据一些实施例的用于形成MRAM单元的工艺流程。
具体实施方式
以下公开提供了许多不同的实施例或示例，用于实施本发明的不同特征。为了简化本公开，下面描述了组件和布置的具体示例。当然，这些只是示例，并不旨在进行限制。例如，在下面的描述中，在第二特征之上或上形成第一特征可以包括第一特征和第二特征以直接接触方式形成的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征的实施例，使得第一特征和第二特征可以不直接接触。此外，本公开可以重复各种示例中的附图标记和/或字母。这种重复是为了简单和清晰的目的，并且本身并不规定所讨论的各种实施例和/或配置之间的关系。
此外，为了便于描述，在本文中可以使用空间上相关的术语，例如“下层”、“下方”、“下”、“上层”、“上”等，以描述一个元素或特征与另一(多个)元素或(多个)特征的关系，如图中所示的。在空间上相对的术语旨在包含除了图中描绘的取向之外的在使用或操作中的器件的不同取向。该装置可以以其他方式取向(旋转90度或以其他取向)，并且本文使用的空间上相对的描述符也可以相应地被解释。
根据一些实施例提供了磁阻式随机存取存储器(MRAM)单元及其形成方法。根据一些实施例示出了形成MRAM单元的中间阶段。讨论了一些实施例的一些变型。贯穿各个视图和说明性实施例，使用相同的附图标记来指定相同的元素。根据本公开的一些实施例，在各个阶段形成保护层，以保护MRAM单元中的磁隧道结(MTJ)堆叠的侧壁以及顶部和底部电极的侧壁，从而在蚀刻各个层期间避免发生由再溅射引起的电短路。此外，形成的(多个)保护层可以充当用于保护MTJ堆叠的侧壁的帽盖电介质层，从而在一些实施例中，不需要在MTJ堆叠的侧壁上形成帽盖电介质层。
图1至12A示出了根据本公开的一些实施例的MRAM单元的形成中的中间阶段的截面视图。图1至12A中所示的工艺也示意性地反映图13中所示的工艺流程中。
参考图1，形成了晶片10。晶片10可以包括衬底(未示出)，其可以是半导体衬底。衬底可以由硅、硅锗、III-V化合物半导体等形成。根据本公开的一些实施例，衬底是体硅衬底。有源器件(未示出)(例如晶体管和二极管)和无源器件(未示出)(例如电容器、电感器和电阻器)可以形成在晶片10中。电介质层12形成在衬底之上。根据本公开的一些实施例，例如，电介质层12是具有低于大约3.0的k值的低k电介质层。电介质层12还可以由另一种电介质材料形成，例如氧化硅、氮化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)等。导电特征14形成在电介质层12中。根据本公开的一些实施例，导电特征14是金属线(例如字线或位线)、金属过孔、接触插头、掺杂半导体条等。金属特征14可以由诸如铜、铝、钨、钴等金属或其金属合金形成。
过导电特征14可以是蚀刻停止层16、电介质层18和导电过孔24。根据本公开的一些实施例，蚀刻停止层16由不同于上层电介质层18的电介质层形成。例如，蚀刻停止层16可以由氮化铝、氧化铝、氧化硅、氮化硅、氮氧化硅、碳化硅等形成。蚀刻停止层16还可以是由多个电介质层形成的复合层。例如，蚀刻停止层16可以包括金属氧化物层、位于金属氧化物层之上的金属氮化物层，并且可以或可以不包括金属氧氮化物层或位于金属氮化物层之上的金属碳氮化物层。
电介质层18可以由使用例如以四乙基硅酸盐(TEOS)为前体的化学气相沉积(CVD)方法沉积的氧化硅形成。根据其他实施例，可以使用PSG、BSG、BPSG、未掺杂硅酸盐玻璃(USG)、氟硅酸盐玻璃(FSG)、SiOCH、可流动氧化物、多孔氧化物等或其组合来形成电介质层18。例如，电介质层18还可以由k值低于约3.0的低k电介质材料形成。
过孔24形成在介质层18中，并且穿透蚀刻停止层16。根据本公开的一些实施例，过孔24包括导电阻挡层20和位于导电阻挡层20的底部部分之上的导电区域22。导电阻挡层20可以由钛、氮化钛、钽、氮化钽、钴等形成。导电区域22可以由诸如铜、铝、钨、钴等金属或金属的合金形成。过孔24的形成可以包括蚀刻电介质层18和蚀刻停止层16以形成过孔，形成延伸到过孔开口中的覆盖导电阻挡层，在覆盖导电阻挡层之上沉积金属材料，以及执行诸如化学机械抛光(CMP)工艺或机械研磨工艺之类的平坦化工艺，以去除覆盖导电阻挡层和金属材料的多余部分。
接下来，形成底部电极层、MTJ堆叠和顶部电极层。相应的工艺在图13中所示的工艺流程200中被示为工艺202。进一步参考图1，沉积底部电极层26。根据本公开的一些实施例，底部电极层26被形成为覆盖层，并且可以使用CVD、物理气相沉积(PVD)、电化学镀(ECP)、化学镀等形成。底部电极层26的材料可以包括Cu、Al、Ti、Ta、W、Pt、Ni、Cr、Ru、TiN、TaN、其组合和/或其多层。例如，底部电极层26可以包括钛层和位于钛层之上的铜层。
在底部电极层26之上形成MTJ层34。根据本公开的一些实施例，MTJ层34包括底部磁电极层28、位于底部磁电极层28之上的隧道阻挡层30和位于隧道阻挡层30之上的顶部磁电极层32。磁电极层28可以包括钉扎层28A和位于钉扎层28A之上且接触钉扎层28A的被钉扎层28B。顶部磁电极层32可以包括自由层。层28、30和32中的相邻层也可以彼此物理接触。可以使用一种或多种沉积方法(例如CVD、PVD、ALD等)沉积底部磁电极层28、隧道阻挡层30和顶部磁电极层32。
钉扎层28A可以由包括锰(Mn)和诸如铂(Pt)、铱(Ir)、铑(Rh)、镍(Ni)、钯(Pd)、铁(Fe)、锇(Os)等另一(多种)金属的金属合金形成。因此，钉扎层28A可以由PtMn、IrMn、RhMn、NiMn、PdPtMn、FeMn、OsMn等形成。钉扎层28B可以由具有比顶部磁电极层32更大的矫顽场的铁磁材料形成，并且可以由诸如钴铁(CoFe)、钴铁硼(CoFeB)等材料形成。根据一些实施例，钉扎层28B具有合成铁磁(SFM)结构，其中磁性层之间的耦合是铁磁耦合。磁电极层28还可以采用合成反铁磁(SAF)结构，包括由多个非磁性间隔层分开的多个磁性金属层。磁性金属层可以由Co、Fe、Ni等形成。非磁性间隔层可以由Cu、Ru、Ir、Pt、W、Ta、Mg等形成。例如，磁电极层28可以具有Co层并在Co层之上重复(Pt/Co)x层，其中x表示重复数，并且可以是等于或大于1的任何整数。
隧道阻挡层30可以由MgO、AlO、AlN等形成。隧道阻挡层30可以具有范围在大约0.5nm和大约3nm之间的厚度。
顶部磁电极层32可以由诸如CoFe、NiFe、CoFeB、CoFeBW等铁磁性材料形成。顶部磁电极层32还可以采用与SAF结构类似的合成铁磁结构，调整间隔层的厚度以实现分隔开的磁性金属之间的铁磁耦合，即使得磁矩沿同一方向耦合。顶部磁电极层32的磁矩是可编程的，由此产生的MTJ单元的电阻在高电阻和低电阻之间相应地变化。认识到MTJ层34的材料和结构可以有许多变型，这也在本公开的范围内。例如，层28A、28B、30和32可以按照与图1所示相反的顺序形成。因此，自由层可以是MTJ层34的底层，而钉扎层可以是顶层。
顶部电极层36形成在MTJ层34之上。根据本公开的一些实施例，顶部电极层36被形成为覆盖层，并且可以使用CVD、PVD、ECP、化学镀等形成。顶部电极层36的材料可以包括铝、钛、钽、钨等、其合金和/或其多层。顶部电极层36可以用作MTJ层后续图案化中的硬掩模，并且可以包括由TiN、Ta、TaN、Ti、Ru、W、Si及其合金和/或其多层形成的导电层。顶部电极层还可以包括位于导电层之上的电介质层，并且电介质层可以包括TiO、TEOS氧化物、非晶形碳、光致抗蚀剂或其他合适的材料。
在顶部电极层36之上形成三层，其包括底层38(有时被称为下层)、位于底层38之上的中间层40和位于中间层40之上的顶层42。根据本公开的一些实施例，底层38由光致抗蚀剂形成。此外，底层38是交联的，因此不同于用于曝光的典型光阻。当顶层42曝光时，底层38可以起到底部防反射涂层(BARC)的作用。
中间层40可以由包括硅和氧的材料形成，例如可以是SiON，同时可以使用其他类似的材料。顶层42由光致抗蚀剂形成。顶层42被涂覆为覆盖层，然后使用光刻掩模在光刻工艺中进行图案化。在晶片10的顶视图中，顶层42的其余部分可以被布置成阵列。
在随后的步骤中，图案化的顶层42用作蚀刻掩模，以蚀刻并图案化下面的中间层40和底层38。图案化的顶层42可以在蚀刻工艺中被消耗。所得到的结构如图2中所示。在随后的步骤中，图案化的中间层40和底层38被用作蚀刻掩模，以蚀刻下面的顶部电极层36，从而形成顶部电极36’。相应的工艺在图13中所示的工艺流程200中被视为工艺204。所得到的顶部电极36’如图3中所示。蚀刻方法可以包括等离子体蚀刻方法，其可以包括反应离子束蚀刻(IBE)。可以使用辉光放电等离子体(GDP)、电容耦合等离子体(CCP)、电感耦合等离子体(ICP)等来实施蚀刻。在蚀刻工艺之后，去除底层38和中间层40的剩余部分(如果有剩余，图2)。
根据本公开的一些实施例，反应离子刻蚀(RIE)而不是IBE可以用于蚀刻顶部电极层36和下层。RIE是在不同于形成保护层的工具中执行的，这将在后面的段落中进行讨论。
在随后的工艺步骤中，执行多个蚀刻工艺和钝化工艺，如图4至9中所示的。根据本公开的一些实施例，图4至9中所示的工艺在相同的蚀刻室中原位进行，所述蚀刻室是在真空条件下的真空室。蚀刻室被示意性地示为图4中的室39，但是未在图5至9中示出，尽管这些工艺也可以在蚀刻室39中进行。此外，在这些工艺中可能不存在真空中断。替代地，从图4中所示的工艺的开始到图9中所示的工艺的结束，可能没有真空中断。相反，从一个工艺到另一个工艺的变化是通过调整工艺条件来实现的，例如改变(和/或调整)工艺气体的流速和调整功率/电压。经调整的功率/电压可以包括当使用IBE时的源功率(有时称为线圈功率)。如果IBE用于蚀刻，则调整的功率/电压还可以包括束加速器电压(栅极电压)，或者如果RIE用于蚀刻，则包括偏置电压。根据其他实施例，在这些工艺之间可能存在真空中断，并且这些工艺中的一些可以在蚀刻室39以外的工艺室中进行。
作为多个蚀刻工艺和钝化工艺中的初始工艺，首先将如图3中所示的晶片10置于蚀刻室39(图4)中。接下来，使用顶部电极36’作为蚀刻掩模来蚀刻磁电极层32。相应的工艺在图13中所示的工艺流程200中被示为工艺206。可以使用反应离子束蚀刻来执行蚀刻，其可以涉及GDP、ICP、CCP等。作为蚀刻工艺的结果，磁电极层32被蚀刻通过，形成磁电极32’。在蚀刻磁电极层32之后，蚀刻隧道阻挡层30以形成隧道阻挡层30’。在图13中所示的工艺流程200中，相应的工艺也被示为工艺206。根据本公开的一些实施例，隧道阻挡层30在用于蚀刻磁电极层32的相同工艺中被蚀刻，并且使用用于蚀刻磁电极层32相同蚀刻气体来蚀刻。根据替代实施例，隧道阻挡层30可以使用与蚀刻磁电极层32不同的蚀刻气体来蚀刻。
根据本公开的一些实施例，蚀刻工艺气体包括Ar、Kr、Ne、O2、Xe、He、甲醇或其组合。根据本公开的一些实施例，如果使用IBE，则使用在大约200瓦到1500瓦之间的范围内的源功率进行蚀刻，或者如果使用RIE，则在大约900瓦到2000瓦之间的范围内进行蚀刻。如果使用RIE，偏置电压可以在大约50伏到1500伏之间的范围内。如果使用IBE，则电网电压也可以在大约50伏和大约1500伏之间的范围内。
在蚀刻隧道阻挡层30之后，暴露出磁电极层28。根据本公开的一些实施例，一旦磁电极层32被完全蚀刻并且隧道阻挡层30被蚀刻，工艺被控制为停止。根据本公开的替代实施例，控制工艺，使得磁性电极层32被轻微蚀刻，从而暴露侧壁的一小部分。由于工艺变化或由于预期的光刻蚀，磁电极层28可以稍微凹陷。根据本公开的一些实施例，磁性电极层28中的凹陷深度D1小于大约3nm，并且可能在大约0nm到大约5nm的范围内。
在蚀刻磁电极层32和隧道阻挡层30之后，改变工艺条件以对暴露的特征进行第一钝化工艺。因此，在暴露特征的暴露表面上形成第一保护层46，所述暴露特征包括磁电极层28、隧道屏障30’、磁电极32’和顶部电极36’。相应的工艺在图13所示的工艺流程200中表示为工艺208。根据本公开的一些实施例，第一钝化工艺在与磁电极层32和隧道阻挡层30的蚀刻相同的工艺室中进行，在它们之间没有真空中断。用于钝化的工艺气体可包括含氧气体、含氮气体、含碳气体或这些工艺气体的组合。例如，工艺气体可以包括O2、N2、CO、CO2、CH3OH或其组合中的一种或多种。工艺气体还可以包括载气，例如Ar、Ne、Kr、Xe、He等，或其组合。
第一钝化工艺可以使用与蚀刻工艺类似的工艺来执行，除了偏置功率被调整到非常低，使得蚀刻效果低，并且形成保护层46。从工艺气体中产生等离子体，从而相应地根据工艺气体是否包括氧、氮和碳，产生氧化工艺、氮化工艺和碳化工艺的至少一个或多个。根据本公开的一些实施例，使用IBE工艺(和工具)，并且在束加速器电压在大约50伏特和大约200伏特之间的范围内执行第一钝化工艺。偏置能量不能太低或太高。如果偏置能量太低，钝化工艺太慢，并且如果偏置能量太高，形成的保护层(如果有的话)可以被轰击，并且可以通过轰击被去除。根据本公开的一些实施例，偏置能量被调整为大约50eV和大约200eV之间的范围。第一钝化是倾斜进行的，从而堆叠层的侧壁部分被钝化。离子可以以倾斜角α1冲击晶片10。倾角α1可以大于约20度，并且可以在约10度至约45度之间的范围内。倾斜的第一钝化可以从相反的方向进行，如图5中所示的箭头48所示。此外，如果从晶片10的顶部观察，倾斜钝化可以包括四个倾斜钝化工艺，每个工艺在一个方向上倾斜。例如，假设在平行于晶片10主顶表面的平面中，图示的两个倾斜钝化工艺在+X和-X方向上倾斜，然后其他两个倾斜钝化工艺可以在+Y和-Y方向(未示出)上执行，这两个方向在晶片10的顶视图中垂直于+X和-X方向。例如，这可以通过将静电卡盘倾斜到放置的晶片10上并旋转静电卡盘来实现，从而可以从包括+X、-X、+Y和-Y方向的所有倾斜方向实现倾斜钝化。还可以加上附加的倾斜注入以在+X、-X、+Y和-Y方向上注入，但不在其他方向上注入，并且在附加倾斜注入期间不旋转晶片。
所得到的保护层46是电介质层，其是由相应的工艺气体与暴露特征28、30’、32’和36’的表面层反应而形成的，相应地根据工艺气体是否包括氧、氮和碳，将表面层氧化、氮化和/或碳化。保护层46的组成可以例如使用能量色散X射线光谱(EDX)、电子能量损耗光谱(EELS)、俄歇电子光谱(AES)等来识别。保护层46在磁性层28的表面上的部分可以包括磁性层28中的元素(例如Pt、Mn、Ir、Rh、Ni、Pd、Fe、Co或B)以及O、N、C等中的一种或多种。保护层46在隧道阻挡部30’的表面上的部分可以包括隧道阻挡部30’中的元素(例如，Al或Mg)以及O、N、C等中的一种或多种。保护层46在磁电极32’的表面上的部分可以包括磁电极层32中的元素(例如Fe、Co或B)以及O、N、C中的一种或多种。保护层46在顶部电极36’的表面上的部分可以包括顶部电极36’中的元素(例如Cu、W、Ti、Ta等)和O、N、C等中的一种或多种。因此，尽管被示出为连续层，但是保护层46在不同的部分中可以具有不同的成分。根据一些实施例，保护层46的厚度T1可以在大约0.5nm到大约3nm的范围内。
接下来，蚀刻底部磁电极层28，并且形成磁电极28’。所产生的结构如图6中所示。相应的工艺在图13中所示的工艺流程200中被示为工艺210。因此，形成了MTJ 34’，其中每个MTJ 34’包括底部磁电极28’和对应的上层隧道阻挡部30’和顶部磁电极32’。保护层46的水平部分还在相应的蚀刻工艺中被蚀刻。然后暴露底部电极层26。蚀刻可以使用离子束蚀刻工艺(例如反应离子蚀刻工艺)来执行。根据本公开的一些实施例，蚀刻工艺气体包括Ar、Kr、Ne、O2、Xe、He、甲醇或其组合。根据本公开的一些实施例，蚀刻以主功率(用于产生等离子体)在大约200瓦到1500瓦之间的范围内进行。偏置能量可以在大约50eV到1500eV之间的范围内。
蚀刻可以引起磁电极层28的金属材料的再溅射，并且再溅射的材料可以沉积在保护层46的表面上。再溅射的材料示意性地如图6中的52所示。可以理解，保护层46的形成有利地防止再溅射的金属材料沉积在标记为50的区域中。如果再溅射的金属材料沉积在区域50中，则再溅射的金属材料的这些部分可以将磁电极28’电短路到对应的上层磁电极32’，使得所得的MTJ降级，并且可能导致失效，因为所得的MTJ 34’的电阻将总是低于它们应有的水平。随着保护层46的形成，金属材料的再溅射部分不能将磁电极28’电短至对应的上层磁电极32’。由此，提高了所得的MTJ34’的可靠性。
图7示出了在第二钝化工艺中第二保护层54的形成，其中第二钝化工艺用箭头60表示。相应的工艺在图13中所示的工艺流程200中被示为工艺212。由此形成的保护层54包括底部电极层26的暴露部分上的部分、磁电极28’的侧壁、隧道阻挡部30’的侧壁以及顶部电极36’的侧壁和顶部表面。应当理解，尽管保护层54和46被示为独立的层，但是这两个层可以合并，因为添加在第二保护层中的元素可以扩散到保护层46。此外，由于在第二钝化工艺中引入的元素可以与第一钝化工艺中引入的元件相同(或不同)，所以通过分析它们的组成，保护层46和54可以或可以不可以区分。所产生的效果是，保护层46和54的顶部结合起来具有比仅保护层46的厚度T1大的厚度T2。根据本公开的一些实施例，厚度T2在大约1nm和大约5nm之间的范围内。保护层54的下部具有厚度T3，其为仅保护层54的厚度，并且厚度T3可以在大约0.5nm到大约3nm之间的范围内。在第二钝化工艺中，再溅射材料52(图6)还将被转换成电介质材料并形成保护层54的部分。此外，厚度T2大于厚度T1和T3。根据本公开的一些实施例，厚度差(T2-T1)大于约2nm，并且可以在约0.5nm到约2nm的范围内。
第二钝化工艺中的工艺气体可以从用于第一钝化工艺的同一组候选气体中选择。此外，第二钝化工艺的工艺气体，尽管是选自同一组候选工艺气体，但是可以与第一钝化工艺中使用的工艺气体相同或不同。例如，在第一钝化工艺中，可以使用更多的氧气，并且工艺气体可以具有比第一钝化工艺更少的氮气，或者可以不含氮气。第二钝化工艺的工艺条件也可以与第一钝化工艺类似，例如，具有相似的主功率范围和相似的偏置能量范围。第二钝化工艺也可以是倾斜的，其中倾斜角α2与倾斜角α1处于类似的范围内(图5)。
在随后的工艺中，蚀刻底部电极层26以形成底部电极26’。所得到的结构在图8中示出。相应的工艺在图13中所示的工艺流程200中被示为工艺214。保护层54的水平部分也在相应的蚀刻工艺中被蚀刻。由此，电介质层18被暴露。蚀刻可以使用离子束蚀刻工艺(例如反应离子蚀刻工艺)来执行。根据本公开的一些实施例，蚀刻工艺气体包括Ar、Kr、Ne、O2、Xe、He、甲醇或其组合。根据本公开的一些实施例，蚀刻以主功率(用于产生等离子体)在大约200瓦到1500瓦之间的范围内进行。偏置能量可以在大约50eV到1500eV之间的范围内。
底部电极层26的蚀刻包括主蚀刻工艺，其中底部电极层26被蚀刻穿透，并且电介质层18的至少一些部分被暴露。当检测到电介质层18中的元件的信号时，执行过蚀刻(或修整)，这可以使用时间模式(在预定的时间段内蚀刻)来执行。在蚀刻底部电极层26时，也可以对底部电极层26的材料进行再溅射。随着保护层46和54的形成，再溅射材料将不能接触MTJ 34’，因此将不能使MTJ 34’降级。作为过刻蚀工艺的结果，电介质层18可以凹陷，从而形成凹陷56。
图9示出了根据本公开的一些实施例的第三钝化工艺60，其形成了保护层58。相应的工艺在图13中所示的工艺流程200中被示为工艺216。根据本公开的其他实施例，跳过第三钝化工艺，并且随后形成的帽盖电介质层62(图12A)与底部电极26’的侧壁接触。因此，使用虚线示出保护层58，以指示其可能形成或可能不形成。由此产生的保护层58包括底部电极26’的暴露部分上的部分、磁电极28’的侧壁以及顶部电极36’的侧壁和顶表面。应当理解，尽管保护层58、54和46被示为独立的层，但是这些层可以合并，因为第三保护层中添加的元素也扩散到保护层46和54中。所产生的效果是保护层58、46和54的顶部结合起来具有大于厚度T2的厚度T4(图7)。根据本公开的一些实施例，厚度T4在大约1.5nm和大约7nm之间的范围内。保护层54和46的下部结合起来具有厚度T5，厚度T5可以在大约1nm到大约5nm之间的范围内。保护层58的下部具有厚度T6，其可能在大约0.5nm到3nm之间的范围内。此外，厚度T4大于厚度T5，其进一步大于仅保护层58的厚度T6。根据本公开的一些实施例，厚度差(T4-T5)大于约0.5nm，并且可能在约0.5nm到约2nm之间的范围内。厚度差(T5-T6)大于约0.5nm，并且可能介于约0.5nm和3nm之间的范围内。厚度差(T4-T6)大于约1nm，并且可能在约1nm和约5nm之间的范围内。
用于第三钝化工艺的工艺气体可以从第一和第二钝化工艺的同一组候选工艺中选择。此外，第三钝化工艺的工艺气体，尽管从与第一和第二钝化工艺相同组的候选工艺气体中选择，但是可以与第一钝化工艺中使用的工艺气体和/或第二工艺气体相同或不同。
根据替代实施例，代替执行第二钝化工艺和第三钝化工艺，跳过第二钝化工艺，并且执行第三钝化工艺。因此，在开始第三钝化工艺时，磁性电极28’和底部电极26’两者的侧壁都被暴露，并且因此所产生的保护层58与磁性电极28’和底部电极26’两者的侧壁接触。根据一些实施例，仅形成保护层46、54和58中的一个，形成所有三个保护层46、54和58，或者以任何组合形成保护层46、54和58中的两个。
如上所述，如图4至9中所示的工艺可以在同一蚀刻室中进行，其间没有真空中断。根据替代实施例，这些工艺中的一些或全部可以在不同的工艺室中进行，其间有真空中断。在随后的工艺中，晶片10可以从蚀刻室中去除，其中执行如图4至9中所示的工艺。由于可以执行或可以不执行第三钝化工艺，所以当从蚀刻室取出晶片10时，底部电极26’的侧壁可以被保护层58覆盖，或可以暴露。
图10示出了根据一些实施例的帽盖电介质层62的形成。相应的工艺在图13中所示的工艺流程200中被示为工艺218。根据本公开的一些实施例，帽盖电介质层62由氮化硅、氮氧化硅等形成。形成工艺可以是CVD工艺、ALD工艺、等离子体增强CVD(PECVD)工艺等。电介质层62具有保护MTJ 34’和上层电极和下层电极不被诸如化学药品和水分等有害物质降级的功能。根据保护层46、54和58足够密和足够厚，并且足以防止有害物质到达MTJ 34’的替代实施例，可以跳过帽盖电介质层62。例如，当如图9所示的厚度T4、T5和T6大于约2nm时，没有形成帽盖电介质层62。因此，使用虚线示出帽盖电介质层62，以指示其可以或可以不形成。跳过帽盖电介质层62具有为随后的间隙填充工艺留下更多空间的有利特征，如图11中所示，并且间隙填充更可靠以完全填充间隙。这也导致进一步缩小MRAM单元的间距的可能性。
图11示出了间隙填充工艺，其中电介质材料64被填充到MTJ 34’之间的间隙中。相应的工艺在图13中所示的工艺流程200中被示为工艺220。电介质材料64可以是TEOS氧化物、PSG、BSG、BPSG、USG、FSG、SiOCH、可流动氧化物、多孔氧化物等或其组合。电介质材料64也可以由低k电介质材料形成。形成方法可以包括CVD、PECVD、ALD、FCVD、旋涂等。在间隙填充工艺之后，可以执行平坦化工艺，例如CMP工艺或机械研磨工艺。平坦化工艺可以在帽盖电介质层62的顶表面或顶部电极36’的顶表面停止。由此形成MRAM单元100。
图12A示出了导电特征72形成之后的结构，导电特征72可以是过孔、导电线(例如字线或位线)等。根据本公开的一些实施例，导电特征72包括阻挡层68和位于阻挡层68之上的导电区域70。导电阻挡层68可以由钛、氮化钛、钽、氮化钽、钴等形成。导电区域70可以由诸如铜、铝、钨、钴等金属或金属的合金形成。导电特征72形成在电介质层74中。导电特征72穿过顶部电极36’(如果有的话)的电介质部分(如果有的话)以接触顶部电极36’的导电部分。
图12B示出了根据替代实施例的MRAM单元100。这些实施例类似于图12A中所示的实施例，除了没有形成图12A中所示的帽盖电介质层62，并且因此电介质层64与(多个)保护层54或58接触(取决于跳过或不跳过哪个钝化工艺)。
本公开的实施例具有一些有利的特征。通过在MTJ形成工艺的某些图案化步骤中形成保护层，在一些层的蚀刻工艺中出现的再溅射不影响MRAM单元的可靠性。保护层可以形成在用于蚀刻工艺的同一工艺室中，并且因此制造成本低。此外，所得到的保护层可能密且薄，因此不需要形成电介质层来保护MRAM单元，使得间隙填充工艺不太困难，并且使得MRAM阵列的进一步收缩成为可能。
根据本公开的一些实施例，一种方法包括形成MTJ堆叠层，形成MTJ堆叠层包括：沉积底部电极层；在底部电极层之上沉积底部磁电极层；在底部磁电极层之上沉积隧道阻挡层；在隧道阻挡层之上沉积顶部磁电极层；以及在顶部磁电极层之上沉积顶部电极层；图案化MTJ堆叠层以形成MTJ；以及在MTJ的侧壁上执行第一钝化工艺以形成第一保护层，其中，第一钝化工艺包括利用工艺气体使MTJ的侧壁表面部分发生反应，所述工艺气体包括从由氧、氮、碳及其组合组成的组中选择的元素。在实施例中，图案化MTJ堆叠层包括：蚀刻顶部电极层、顶部磁电极层和隧道阻挡层，其中在蚀刻顶部电极层、顶部磁电极层和隧道阻挡层之后，且在蚀刻底部磁电极层中的至少大多数之前，执行第一钝化工艺。在实施例中，该方法还包括，在第一钝化工艺之后，蚀刻底部磁电极层，以及执行第二钝化工艺以形成第二保护层，其中第二保护层在底部磁电极层的剩余部分的侧壁上延伸。在实施例中，该方法还包括，在第二钝化工艺之后，蚀刻底部电极层，以及执行第三钝化工艺以形成第三保护层，其中第三保护层在底部电极层的剩余部分的侧壁上延伸。在实施例中，在蚀刻室中对MTJ堆叠层执行图案化，并且在蚀刻室中执行第一钝化工艺。在实施例中，图案化MTJ堆叠层和第一钝化工艺是在没有真空中断的情况下原位执行的。在实施例中，第一钝化工艺包括使用工艺气体的倾斜处理，其中倾斜处理朝相反方向倾斜。在实施例中，工艺气体从由O2、N2、CO、CO2、CH3OH及其组合组成的组中选择，其中在第一钝化工艺中等离子体接通，并且施加偏置功率。在实施例中，该方法还包括沉积覆盖电介质层，其中覆盖电介质层包括位于第一保护层的相对侧上的部分；以及在覆盖电介质层上沉积间隙填充电介质材料。在实施例中，该方法还包括沉积间隙填充电介质材料，其中没有使用间隙填充电介质材料和MTJ之间的沉积形成覆盖电介质。
根据本公开的一些实施例，一种方法包括：蚀刻顶部电极层以形成顶部电极；蚀刻位于顶部电极层下面的顶部磁电极层以形成顶部磁电极；蚀刻位于顶部磁电极层下面的隧道阻挡层以形成隧道阻挡部；在顶部电极、顶部磁电极和隧道阻挡部的侧壁上执行第一钝化工艺以形成第一保护层；蚀刻位于隧道阻挡部下面的底部磁电极层以形成底部磁电极；以及在底部磁电极的侧壁上执行第二钝化工艺以形成第二保护层，其中，第一钝化工艺和第二钝化工艺中的每一个包括从由氧化工艺、碳化工艺、氮化工艺及其组合组成的组中选择的工艺。在实施例中，第一钝化工艺包括将顶部磁电极、顶部磁电极和隧道阻挡部的表面部分氧化以形成金属氧化物。在实施例中，第一钝化工艺包括将顶部磁电极、顶部磁电极和隧道阻挡部的表面部分氮化以形成金属氮化物。在实施例中，第一钝化工艺包括碳化顶部磁电极、顶部磁电极和隧道阻挡层的表面部分以形成金属碳化物。在实施例中，该方法还包括蚀刻底部磁电极下面的底部电极层以形成底部电极，以及在底部电极的侧壁上执行第三钝化工艺以形成第三保护层。在实施例中，当执行第二钝化工艺时，暴露第一保护层。
根据本公开的一些实施例，器件包括MTJ堆叠，该MTJ堆叠包括底部电极、位于底部电极之上的底部磁电极、位于底部磁电极之上的隧道阻挡部、位于隧道阻挡部之上的顶部磁电极、以及位于顶部磁电极之上的顶部电极、位于MTJ的侧壁上的电介质保护层，其中电介质保护层包括：位于顶部磁电极的侧壁上的第一部分，其中第一部分包括顶部磁电极的材料和附加元素；位于隧道阻挡部的侧壁上的第二部分，其中第二部分包括隧道阻挡部的材料和附加元素；以及位于底部磁电极的顶部部分的侧壁上的第三部分，其中第三部分包括底部磁电极的材料和附加元素。在实施例中，电介质保护层还包括位于底部磁电极的底部部分和中间部分的侧壁上的第四部分，其中第四部分的厚度小于第一部分和第二部分的厚度。在实施例中，电介质保护层还包括位于底部电极的侧壁上的第五部分，其中第五部分的厚度小于第四部分的厚度。在实施例中，附加元素从由氧、碳、氮及其组合组成的组中选择。
上述概括了若干实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实施相同目的和/或实现本文引入的实施例的相同优点的其他工艺和结构的基础。本领域技术人员还应当认识到，这种等效构造不偏离本公开的精神和范围，并且它们可以在不偏离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1是一种用于形成半导体的方法，包括：形成磁隧道结(MTJ)堆叠层，其包括：沉积底部电极层；在所述底部电极层之上沉积底部磁电极层；在所述底部磁电极层之上沉积隧道阻挡层；在所述隧道阻挡层之上沉积顶部磁电极层；以及在所述顶部磁电极层之上沉积顶部电极层；图案化所述MTJ堆叠层以形成MTJ；以及在所述MTJ的侧壁上执行第一钝化工艺以形成第一保护层，其中所述第一钝化工艺包括使所述MTJ的侧壁表面部分与工艺气体反应，所述工艺气体包括选自由氧、氮、碳及其组合组成的组的元素。
示例2是示例1所述的方法，其中，图案化所述MTJ堆叠层包括：蚀刻所述顶部电极层、所述顶部磁电极层和所述隧道阻挡层，其中，在蚀刻所述顶部电极层、所述顶部磁电极层和所述隧道阻挡层之后并且在蚀刻所述底部磁电极层的至少大部分之前执行所述第一钝化工艺。
示例3是示例2所述的方法，还包括：在所述第一钝化工艺之后，蚀刻所述底部磁电极层；以及执行第二钝化工艺以形成第二保护层，其中，所述第二保护层在所述底部磁电极层的剩余部分的侧壁上延伸。
示例4是示例3所述的方法，还包括：在所述第二钝化工艺之后，蚀刻所述底部电极层；以及执行第三钝化工艺以形成第三保护层，其中，所述第三保护层在所述底部电极层的剩余部分的侧壁上延伸。
示例5是示例1所述的方法，其中，在蚀刻室中执行图案化所述MTJ堆叠层，并且在所述蚀刻室中执行所述第一钝化工艺。
示例6是示例5所述的方法，其中，图案化所述MTJ堆叠层和所述第一钝化工艺是在原位执行的，在其间没有真空中断。
示例7是示例1所述的方法，其中，所述第一钝化工艺包括使用所述工艺气体的倾斜处理，其中所述倾斜处理朝相反方向倾斜。
示例8是示例1所述的方法，其中，所述工艺气体包括O2、N2、CO、CO2、CH3OH及其组合中的一种或多种，在所述第一钝化工艺中等离子体接通，并且施加偏置功率。
示例9是示例1所述的方法，还包括：沉积覆盖电介质层，其中，所述覆盖电介质层包括位于所述第一保护层的相对侧上的部分；以及在所述覆盖电介质层上沉积间隙填充电介质材料。
示例10是示例1所述的方法，还包括：沉积间隙填充电介质材料，没有使用所述间隙填充电介质材料和所述MTJ之间的沉积形成的覆盖电介质。
示例11是一种用于形成半导体的方法，包括：蚀刻顶部电极层以形成顶部电极；蚀刻位于所述顶部电极层下面的顶部磁电极层以形成顶部磁电极；蚀刻位于所述顶部磁电极层下面的隧道阻挡层以形成隧道阻挡部；在所述顶部电极、所述顶部磁电极和所述隧道阻挡部的侧壁上执行第一钝化工艺，以形成第一保护层；蚀刻位于所述隧道阻挡部下面的底部磁电极层以形成底部磁电极；以及在所述底部磁电极的侧壁上执行第二钝化工艺，以形成第二保护层，其中，所述第一钝化工艺和所述第二钝化工艺中的每一个包括选自由氧化工艺、碳化工艺、氮化工艺及其组合组成的组的工艺。
示例12是示例11所述的方法，其中，所述第一钝化工艺包括氧化所述顶部磁电极、所述顶部磁电极和所述隧道阻挡部的表面部分以形成金属氧化物。
示例13是示例11所述的方法，其中，所述第一钝化工艺包括氮化所述顶部磁电极、所述顶部磁电极和所述隧道阻挡部的表面部分以形成金属氮化物。
示例14是示例11所述的方法，其中，所述第一钝化工艺包括碳化所述顶部磁电极、所述顶部磁电极和所述隧道阻挡部的表面部分以形成金属碳化物。
示例15是示例11所述的方法，还包括：蚀刻位于所述底部磁电极下面的底部电极层以形成底部电极；以及在所述底部电极的侧壁上执行第三钝化工艺以形成第三保护层。
示例16是示例11所述的方法，其中，当执行所述第二钝化工艺时，暴露所述第一保护层。
示例17是一种半导体器件，包括：磁隧道结(MTJ)堆叠，其包括：底部电极；位于所述底部电极之上的底部磁电极；位于所述底部磁电极之上的隧道阻挡部；位于所述隧道阻挡部之上的顶部磁电极；以及位于所述顶部磁电极之上的顶部电极；位于所述MTJ的侧壁上的电介质保护层，其中，所述电介质保护层包括：位于所述顶部磁电极的侧壁上的第一部分，其中，所述第一部分包括所述顶部磁电极的材料和附加元素；位于所述隧道阻挡部的侧壁上的第二部分，其中，所述第二部分包括所述隧道阻挡部的材料和所述附加元素；以及位于所述底部磁电极的顶部部分的侧壁上的第三部分，其中，所述第三部分包括所述底部磁电极的材料和所述附加元素。
示例18是示例17所述的器件，其中，所述电介质保护层还包括位于所述底部磁电极的底部部分和中间部分的侧壁上的第四部分，其中，所述第四部分的厚度小于所述第一部分和所述第二部分的厚度。
示例19是示例18所述的器件，其中，所述电介质保护层还包括位于所述底部电极的侧壁上的第五部分，其中，所述第五部分的厚度小于所述第四部分的厚度。
示例20是示例17所述的器件，其中，所述附加元素选自由氧、碳、氮及其组合组成的组。
Claims (19)
1.一种用于形成半导体的方法，包括：
形成磁隧道结MTJ堆叠层，其包括：
沉积底部电极层；
在所述底部电极层之上沉积底部磁电极层；
在所述底部磁电极层之上沉积隧道阻挡层；
在所述隧道阻挡层之上沉积顶部磁电极层；以及
在所述顶部磁电极层之上沉积顶部电极层；
图案化所述MTJ堆叠层以形成MTJ，其中，图案化所述MTJ堆叠层包括：
蚀刻所述顶部电极层、所述顶部磁电极层和所述隧道阻挡层；以及
在所述MTJ的侧壁上执行第一钝化工艺以形成第一保护层，其中所述第一钝化工艺包括使所述MTJ的侧壁表面部分与工艺气体反应，所述工艺气体包括选自由氧、氮、碳及其组合组成的组的元素，
其中，在蚀刻所述顶部电极层、所述顶部磁电极层和所述隧道阻挡层之后并且在蚀刻所述底部磁电极层的至少大部分之前执行所述第一钝化工艺，并且其中，在所述第一钝化工艺之后，所述第一保护层的第一部分接触所述底部磁电极层的暴露上部。
2.根据权利要求1所述的方法，还包括：
在所述第一钝化工艺之后，蚀刻所述底部磁电极层；以及
执行第二钝化工艺以形成第二保护层，其中，所述第二保护层在所述底部磁电极层的剩余部分的侧壁上延伸。
3.根据权利要求2所述的方法，还包括：
在所述第二钝化工艺之后，蚀刻所述底部电极层；以及
执行第三钝化工艺以形成第三保护层，其中，所述第三保护层在所述底部电极层的剩余部分的侧壁上延伸。
4.根据权利要求1所述的方法，其中，在蚀刻室中执行图案化所述MTJ堆叠层，并且在所述蚀刻室中执行所述第一钝化工艺。
5.根据权利要求4所述的方法，其中，图案化所述MTJ堆叠层和所述第一钝化工艺是在原位执行的，在它们之间没有真空中断。
6.根据权利要求1所述的方法，其中，所述第一钝化工艺包括使用所述工艺气体的倾斜处理，其中所述倾斜处理朝相反方向倾斜。
7.根据权利要求1所述的方法，其中，所述工艺气体包括O2、N2、CO、CO2、CH3OH及其组合中的一种或多种，在所述第一钝化工艺中等离子体接通，并且施加偏置功率。
8.根据权利要求1所述的方法，还包括：
沉积覆盖电介质层，其中，所述覆盖电介质层包括位于所述第一保护层的相对侧上的部分；以及
在所述覆盖电介质层上沉积间隙填充电介质材料。
9.根据权利要求1所述的方法，还包括：
沉积间隙填充电介质材料，没有使用沉积在所述间隙填充电介质材料和所述MTJ之间形成覆盖电介质。
10.一种用于形成半导体的方法，包括：
蚀刻顶部电极层以形成顶部电极；
蚀刻位于所述顶部电极层下面的顶部磁电极层以形成顶部磁电极；
蚀刻位于所述顶部磁电极层下面的隧道阻挡层以形成隧道阻挡部，其中，在蚀刻所述隧道阻挡层的同时，位于所述隧道阻挡层下面的底部磁电极层的至少一部分也被蚀刻；
在所述顶部电极、所述顶部磁电极、所述隧道阻挡部、和所述底部磁电极层的暴露表面和侧壁上执行第一钝化工艺，以形成第一保护层，其中，在所述第一钝化工艺之后，所述第一保护层的一部分接触所述底部磁电极层的暴露上部；
蚀刻所述底部磁电极层以形成底部磁电极；以及
在所述底部磁电极的侧壁上执行第二钝化工艺，以形成第二保护层，其中，所述第一钝化工艺和所述第二钝化工艺中的每一个包括选自由氧化工艺、碳化工艺、氮化工艺及其组合组成的组的工艺。
11.根据权利要求10所述的方法，其中，所述第一钝化工艺包括氧化所述顶部磁电极、所述顶部磁电极和所述隧道阻挡部的表面部分以形成金属氧化物。
12.根据权利要求10所述的方法，其中，所述第一钝化工艺包括氮化所述顶部磁电极、所述顶部磁电极和所述隧道阻挡部的表面部分以形成金属氮化物。
13.根据权利要求10所述的方法，其中，所述第一钝化工艺包括碳化所述顶部磁电极、所述顶部磁电极和所述隧道阻挡部的表面部分以形成金属碳化物。
14.根据权利要求10所述的方法，还包括：
蚀刻位于所述底部磁电极下面的底部电极层以形成底部电极；以及
在所述底部电极的侧壁上执行第三钝化工艺以形成第三保护层。
15.根据权利要求10所述的方法，其中，当执行所述第二钝化工艺时，暴露所述第一保护层。
16.一种半导体器件，包括：
磁隧道结MTJ堆叠，其包括：
底部电极；
位于所述底部电极之上的底部磁电极；
位于所述底部磁电极之上的隧道阻挡部；
位于所述隧道阻挡部之上的顶部磁电极；以及
位于所述顶部磁电极之上的顶部电极；
位于所述MTJ的侧壁上的电介质保护层，其中，所述电介质保护层包括：
位于所述顶部磁电极的侧壁上的第一部分，其中，所述第一部分包括所述顶部磁电极的第一材料和第一附加元素；
位于所述隧道阻挡部的侧壁上的第二部分，其中，所述第二部分包括所述隧道阻挡部的第二材料和第二附加元素；以及
位于所述底部磁电极的顶部部分的侧壁上的第三部分，其中，所述第三部分包括所述底部磁电极的第三材料和第三附加元素，并且
所述电介质保护层在远离所述MTJ堆叠的最外侧壁具有阶梯状轮廓。
17.根据权利要求16所述的器件，其中，所述电介质保护层还包括位于所述底部磁电极的底部部分和中间部分两者的侧壁上的第四部分，其中，所述第四部分的厚度小于所述第一部分和所述第二部分的厚度。
18.根据权利要求17所述的器件，其中，所述电介质保护层还包括位于所述底部电极的侧壁上的第五部分，其中，所述第五部分的厚度小于所述第四部分的厚度。
19.根据权利要求16所述的器件，其中，所述附加元素选自由氧、碳、氮及其组合组成的组。
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Legal Events
| Date | Code | Title | Description |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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