CN113725254B - 半导体结构及半导体结构的形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 228
- 239000004065 semiconductor Substances 0.000 title claims abstract description 82
- 239000000758 substrate Substances 0.000 claims abstract description 79
- 239000010410 layer Substances 0.000 claims description 451
- 239000000463 material Substances 0.000 claims description 157
- 230000004888 barrier function Effects 0.000 claims description 76
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 39
- 229910052710 silicon Inorganic materials 0.000 claims description 39
- 239000010703 silicon Substances 0.000 claims description 39
- 238000005530 etching Methods 0.000 claims description 30
- 229910052715 tantalum Inorganic materials 0.000 claims description 22
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 22
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 20
- 239000011241 protective layer Substances 0.000 claims description 18
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 17
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 17
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 16
- 229910017052 cobalt Inorganic materials 0.000 claims description 15
- 239000010941 cobalt Substances 0.000 claims description 15
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 15
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 10
- 229910052786 argon Inorganic materials 0.000 claims description 10
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 10
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 10
- 239000010936 titanium Substances 0.000 claims description 10
- 229910052719 titanium Inorganic materials 0.000 claims description 10
- 238000001020 plasma etching Methods 0.000 claims description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 8
- 238000004140 cleaning Methods 0.000 claims description 8
- 229910052802 copper Inorganic materials 0.000 claims description 8
- 239000010949 copper Substances 0.000 claims description 8
- 239000011261 inert gas Substances 0.000 claims description 6
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 6
- 239000007789 gas Substances 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 238000007747 plating Methods 0.000 claims description 4
- -1 silicon carbide nitride Chemical class 0.000 claims description 4
- 229910052743 krypton Inorganic materials 0.000 claims description 3
- DNNSSWSSYDEUBZ-UHFFFAOYSA-N krypton atom Chemical compound [Kr] DNNSSWSSYDEUBZ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052724 xenon Inorganic materials 0.000 claims description 3
- FHNFHKCVQCLJFQ-UHFFFAOYSA-N xenon atom Chemical compound [Xe] FHNFHKCVQCLJFQ-UHFFFAOYSA-N 0.000 claims description 3
- 239000007772 electrode material Substances 0.000 description 19
- 230000000903 blocking effect Effects 0.000 description 15
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 12
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 12
- 238000009792 diffusion process Methods 0.000 description 11
- ZDZZPLGHBXACDA-UHFFFAOYSA-N [B].[Fe].[Co] Chemical compound [B].[Fe].[Co] ZDZZPLGHBXACDA-UHFFFAOYSA-N 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 10
- FQMNUIZEFUVPNU-UHFFFAOYSA-N cobalt iron Chemical compound [Fe].[Co].[Co] FQMNUIZEFUVPNU-UHFFFAOYSA-N 0.000 description 10
- 238000000231 atomic layer deposition Methods 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 8
- 239000000395 magnesium oxide Substances 0.000 description 8
- AXZKOIWUVFPNLO-UHFFFAOYSA-N magnesium;oxygen(2-) Chemical compound [O-2].[Mg+2] AXZKOIWUVFPNLO-UHFFFAOYSA-N 0.000 description 8
- 239000003989 dielectric material Substances 0.000 description 6
- 229910052742 iron Inorganic materials 0.000 description 6
- UGKDIUIOSMUOAW-UHFFFAOYSA-N iron nickel Chemical compound [Fe].[Ni] UGKDIUIOSMUOAW-UHFFFAOYSA-N 0.000 description 6
- PIRUAZLFEUQMTG-UHFFFAOYSA-N lanthanum;oxomanganese;strontium Chemical compound [Sr].[La].[Mn]=O PIRUAZLFEUQMTG-UHFFFAOYSA-N 0.000 description 6
- 229910052759 nickel Inorganic materials 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 6
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 6
- 239000002356 single layer Substances 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- 239000012212 insulator Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 3
- MCMNRKCIXSYSNV-UHFFFAOYSA-N ZrO2 Inorganic materials O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 3
- 239000000356 contaminant Substances 0.000 description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 3
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 3
- 229910052697 platinum Inorganic materials 0.000 description 3
- 238000007517 polishing process Methods 0.000 description 3
- 229910052707 ruthenium Inorganic materials 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000010884 ion-beam technique Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003344 environmental pollutant Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 231100000719 pollutant Toxicity 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/10—Magnetoresistive devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
- H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/01—Manufacture or treatment
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Hall/Mr Elements (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
一种半导体结构和半导体结构的形成方法，其中方法包括：提供衬底；在所述衬底上形成若干相互分立的第一电极层、磁隧道结以及第二电极层；在第二电极层表面形成第一介质结构；在所述第一介质结构内形成第一互连开口；在形成第一互连开口后，进行第一处理，在第一处理之后进行第二处理，且所述第一处理和第二处理在同一真空设备中进行。从而，提高了半导体结构的性能。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体结构和半导体结构的形成方法。
背景技术
MRAM(Magnetic Random Access Memory)是一种非挥发性的磁性随机存储器。它拥有静态随机存储器(SRAM)的高速读取写入能力，动态随机存储器(DRAM)的高集成度并且功耗远远的低于DRAM，相对于快闪存储器(Flash)，随着使用时间的增加性能不会发生退化。由于MRAM具有的上述特征，其被称为通用存储器(universal memory)，被认为能够取代SRAM，DRAM，EEPROM和Flash。
与传统的随机存储器芯片制作技术不同，MRAM中的数据不是以电荷或者电流的形式存储，而是一种磁性状态存储，并且通过测量电阻来感应，不会干扰磁性状态。MRAM采用磁隧道结(MTJ)结构来进行数据存储，一般来说，MRAM单元由一个晶体管(1T)和一个磁隧道结(MTJ)共同组成一个存储单元，所述的磁隧道结(MTJ)结构包括至少两个电磁层以及用于隔离所述的两个电磁层的绝缘层。电流垂直由一电磁层透过绝缘层流过或“穿过”另一电磁层。其中的一个电磁层是固定磁性层，透过强力固定场将电极固定在特定的方向。而另一电磁层为可自由转动磁性层，将电极保持在其中一方。
然而，现有的半导体结构的性能较差。
发明内容
本发明解决的技术问题是提供一种半导体结构和半导体结构的形成方法，提高磁存储器的隧道磁阻比，以提高半导体结构的性能。
为解决上述技术问题，本发明的技术方案提供一种半导体结构，包括：衬底；位于所述衬底上的若干相互分立的第一电极层、分别位于各第一电极层表面的磁隧道结、以及分别位于各磁隧道结表面的第二电极层；位于所述衬底、第二电极层、磁隧道结以及第一电极层上的第一介质结构；位于所述第一介质结构内的第一互连开口；位于所述第一互连开口侧壁面的第一阻挡膜，所述第一阻挡膜暴露出所述第一互连开口底部的第二电极层；位于所述第一互连开口底部的第二电极层内的互连凹槽，所述互连凹槽与所述第一互连开口相连；位于所述互连凹槽和所述第一互连开口内的第一电互连结构。
可选的，所述磁隧道结包括：位于所述第一电极层表面的磁隧道结缓冲层、位于所述磁隧道结缓冲层表面的参考层、位于所述参考层表面的磁隧道层、位于所述磁隧道层表面的自由层、以及位于所述自由层表面的覆盖层。
可选的，还包括：位于所述第一电极层表面、第二电极层表面和磁隧道结表面，以及所述第一介质结构底面之间的保护层，所述第一互连开口贯穿所述保护层。
可选的，还包括：位于所述第一电互连结构与所述第一阻挡膜之间，以及所述第一电互连结构与所述第二电极层之间的第二缓冲膜。
可选的，所述衬底包括：基底，以及位于所述基底上的第二互连层，所述第二互连层包括第二电互连结构以及包围所述第二电互连结构的第三介质层，所述第二电互连结构与所述基底内的电路电互连，并且，所述第二电互连结构与所述第二电极层电互连。
可选的，所述第一介质结构包括：位于所述衬底表面且覆盖所述第二电极层、磁隧道结以及第一电极层的第一介质层；位于所述第一介质层表面的第二介质层。
可选的，所述第一电互连结构包括位于所述互连凹槽和所述第一互连开口表面的种子层。
相应的，本发明技术方案还提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成若干相互分立的第一电极层、分别位于各第一电极层表面的磁隧道结、以及分别位于各磁隧道结表面的第二电极层；在所述衬底、第二电极层、磁隧道结以及第一电极层上形成第一介质结构；在所述第一介质结构内形成第一互连开口；在形成第一互连开口后，进行第一处理，所述第一处理包括在所述第一介质结构表面以及第一互连开口内的第二电极层表面形成初始第一阻挡膜；在第一处理之后进行第二处理，所述第二处理包括去除所述第一互连开口底部的初始第一阻挡膜以及部分第二电极层，以在所述第二电极层内形成互连凹槽，所述互连凹槽与所述第一互连开口相连，且所述第一处理和第二处理在同一真空设备中进行；在所述互连凹槽和所述第一互连开口内形成第一电互连结构。
可选的，在所述第二处理中，去除所述第一互连开口底部的初始第一阻挡膜以及部分第二电极层的工艺包括：各向异性的物理轰击刻蚀工艺。
可选的，所述物理轰击刻蚀工艺采用的气体包括惰性气体。
可选的，所述物理轰击刻蚀工艺采用的惰性气体包括氩气、氪气或氙气。
可选的，所述物理轰击刻蚀工艺的工艺参数还包括：刻蚀的时长范围为1秒至20秒；偏置电源功率范围为100瓦至2000瓦；激发氩气等离子体的功率范围为100瓦至5000瓦；氩气的气压范围0.1帕至10帕。
可选的，在所述第一处理中，形成所述初始第一阻挡膜的方法包括：在所述第一介质结构表面以及第一互连开口内形成初始第一下层缓冲膜；在所述初始第一下层缓冲膜表面形成初始第一上层缓冲膜。
可选的，所述初始第一下层缓冲膜的材料包括氮化钽，所述初始第一上层缓冲膜的材料包括钽。
可选的，还包括：在形成所述第一介质结构前，形成覆盖所述衬底、第一电极层、磁隧道结、以及第二电极层表面的保护层。
可选的，所述保护层的材料包括氮化硅、碳化硅和碳氮化硅中的至少一种。
可选的，形成所述第一介质结构的方法包括：在所述衬底表面形成覆盖所述第二电极层、磁隧道结以及第一电极层的第一介质层；在所述第一介质层表面形成第二介质层。
可选的，形成所述第一介质层的方法包括：在所述衬底表面形成覆盖所述第二电极层、磁隧道结以及第一电极层的初始第一介质层；平坦化所述初始第一介质层，以形成第一介质层。
可选的，所述第一介质层的材料包括氧化硅、碳氧化硅、氮化硅、氮氧化硅、氮碳化硅和氢氧碳化硅中的至少一种。
可选的，所述第二介质层的材料包括氧化硅、碳氧化硅、氮化硅、氮氧化硅和氢氧碳化硅中的至少一种。
可选的，形成所述第一电互连结构的方法包括：在第二处理之后进行第三处理，所述第三处理包括在所述互连凹槽和所述第一互连开口内形成种子层，且，所述第一处理、第二处理和第三处理在同一真空设备中进行。
可选的，形成所述第一电互连结构的方法还包括：在形成所述种子层后，在所述第一介质结构表面、所述互连凹槽和第一互连开口内形成第一电互连材料层，所述第一电互连材料层包括所述种子层；平坦化所述第一电互连材料层，直至暴露出所述第一介质结构顶面。
可选的，还包括：在平坦化所述第一电互连材料层的同时，平坦化所述初始第一阻挡膜，直至暴露所述第一介质结构顶面，以形成第一阻挡膜。
可选的，所述第二处理还包括：在去除所述第一互连开口底部的初始第一阻挡膜以及部分第二电极层后，在所述互连凹槽以及第一互连开口内形成初始第二缓冲膜。
可选的，还包括：在平坦化所述第一电互连材料层的同时，平坦化所述初始第二缓冲膜，直至暴露所述第一介质结构顶面，以形成第二缓冲膜。
可选的，所述第二缓冲膜的材料包括钽。
可选的，所述第二缓冲膜的厚度范围为5埃至50埃。
可选的，形成所述第一电互连材料层的工艺包括金属电镀工艺。
可选的，所述初始第一阻挡膜的厚度范围为1纳米至5纳米。
可选的，形成所述第一互连开口的工艺包括：反应离子刻蚀工艺以及湿法清洗工艺。
可选的，所述第一电互连结构的材料包括铜或钴。
可选的，所述第一电极层的材料包括钽、氮化钽、钛或氮化钛。
可选的，所述第二电极层的材料包括钽、氮化钽、钛或氮化钛。
可选的，所述衬底包括：基底，以及位于所述基底上的第二互连层，所述第二互连层包括第二电互连结构以及包围所述第二电互连结构的第三介质层，所述第二电互连结构与所述基底内的电路电互连，并且，所述第二电互连结构与所述第二电极层电互连。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，由于在形成第一互连开口后，在同一真空设备中依次进行所述第一处理、第二处理和第三处理，即第一处理、第二处理和第三处理的过程中，处理环境不破真空，因此，能够在不破真空的条件下，通过去除第一互连开口底部的部分第二电极层，去除在形成第一互连开口后与第一处理之间，第一互连开口底部暴露出的第二电极层表面，从而，能够减少在第一互连开口底部暴露出的第二电极层表面的氧化污染物，以降低第二电极层与第一电互连结构之间的接触电阻，使得磁存储器件的隧道磁阻比得到了提高，进而，提高了半导体结构的性能。
进一步，由于采用各向异性的物理轰击刻蚀工艺，因此，通过所述各向异性的物理轰击刻蚀工艺，能够对所述第一互连开口底部的初始第一阻挡膜和第二电极层具有较高的刻蚀速率，同时，对所述第一互连开口侧壁面的初始第一阻挡膜具有较低的刻蚀速率，从而，实现在去除第一互连开口底部的初始第一阻挡膜以及部分第二电极层的同时，减薄第一互连开口侧壁面的初始第一阻挡膜。由于减薄第一互连开口侧壁面的初始第一阻挡膜，因此，第一互连开口侧壁面仍然具有初始第一阻挡膜，即，后续能够在第一互连开口侧壁面形成第一阻挡膜，从而，能够通过所述第一阻挡膜减少后续形成的第一电互连结构的材料的向外扩散。不仅如此，由于减薄第一互连开口侧壁面的初始第一阻挡膜，因此，减少了初始第一阻挡膜的厚度，即，第一互连开口侧壁面的第一阻挡膜较薄，从而，减少了第一阻挡膜内的寄生电阻，提高了半导体结构的性能。
附图说明
图1至图2是一种半导体结构的形成过程各步骤的结构示意图；
图3至图10是本发明实施例中的半导体结构的形成方法各步骤的结构示意图。
具体实施方式
如背景技术所述，半导体结构的性能仍然较差。现结合具体的实施例进行分析说明。
需要注意的是，本说明书中的“表面”，用于描述空间的相对位置关系，并不限定于是否直接接触。
图1至图2是一种半导体结构的形成过程各步骤的结构示意图。
请参考图1，提供衬底10，所述衬底10内具有与衬底的电路电互连的第一互连结构(未图示)；在所述衬底10表面形成若干相互分立的磁隧道结30、位于磁隧道结30与衬底10之间的第一电极层20、以及位于磁隧道结30表面的第二电极层40，所述第一电极层20与所述第一互连结构电互连；在所述衬底10、第一电极层20、磁隧道结30以及第二电极层40暴露的表面形成保护层50，所述保护层50用于保护所述衬底10、第一电极层20、磁隧道结30以及第二电极层40暴露的表面，减少后续的刻蚀等工艺对所述衬底10、第一电极层20、磁隧道结30以及第二电极层40暴露的表面的损伤，并且，还用于使相邻的磁隧道结30之间电绝缘；在所述保护层50表面形成介质层60；采用反应离子刻蚀工艺在所述介质层60内形成第二互连开口51，所述第二互连开口51还贯穿所述第二电极层40顶面的保护层50，从而，所述第二互连开口51底部暴露出所述第二电极层40顶面。
请参考图2，在所述第二互连开口51内形成缓冲膜70；在形成所述缓冲膜70后，在所述第二互连开口51内形成第二互连结构80，所述第二互连结构80与所述第二电极层40电互连。
所述缓冲膜70用于阻挡第二互连结构80的材料向外扩散。
然而上述方法中，由于通过反应离子刻蚀工艺形成所述第二互连开口51，因此，在形成第二互连开口51后，需要对所述半导体结构进行湿法清洗处理。一方面，湿法清洗处理过程中，第二电极层40暴露的表面可能会被清洗液氧化，导致第二电极层40暴露的表面形成氧化污染物，另一方面，在所述反应离子刻蚀工艺与湿法清洗处理的过程之间，以及湿法清洗处理与形成缓冲膜70的过程之间，所述半导体结构需要从真空环境中暴露到空气环境中，导致第二电极层40暴露的表面被空气氧化而形成氧化污染物。
由于在第二电极层40暴露的表面上形成了氧化污染物，导致增加了第二电极层40与缓冲膜70之间的接触电阻，使得磁存储器件的隧道磁阻比增加，降低了半导体结构的性能，从而，半导体结构的性能仍然较差。
为解决所述技术问题，本发明实施例提供了一种半导体结构的形成方法，通过在形成初始第一阻挡膜后，去除所述第一互连开口底部的初始第一阻挡膜以及部分第二电极层，以增加磁存储器件的隧道磁阻比，从而，提高了半导体结构的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图10是本发明实施例中的半导体结构的形成方法各步骤的结构示意图。
请参考图3，提供衬底100。
在本实施例中，所述衬底100包括：基底110以及位于所述基底110上的第二互连层120，所述第二互连层120包括第二电互连结构121以及包围所述第二电互连结构121的第三介质层122，所述第二电互连结构121与所述基底110内的电路电互连。
所述基底110的材料为半导体材料。
在本实施例中，所述基底110的材料为硅。
在其他实施例中，所述基底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)等。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP等。
在本实施例中，所述基底110内具有器件层(未图示)。所述器件层可以包括器件结构，例如，PMOS晶体管或者NMOS晶体管。所述器件层还可以包括与器件结构电连接的互连结构，以及包围所述器件结构与所述互连结构的绝缘层。
形成所述第二互连层120的方法包括：在所述基底110表面形成第三介质材料层(未图示)；在所述第三介质材料层表面形成第一掩膜层(未图示)，所述第一掩膜层暴露出部分所述第三介质材料层表面；以所述第一掩膜层为掩膜，刻蚀所述第三介质材料层，直至暴露出所述基底110表面，以形成所述第三介质层122，所述第三介质层122内具有第二电互连开口(未图示)；在所述第三介质层122表面以及所述第二电互连开口内形成第二电互连结构材料层；平坦化所述第二电互连结构材料层，直至暴露出所述第三介质层122表面，以在所述第二电互连开口内形成所述第二电互连结构121，并且，所述衬底100表面暴露出所述第二电互连结构121。
形成所述第三介质材料层的工艺包括：旋涂工艺、化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺或者热氧化工艺。
刻蚀所述第三介质材料层的工艺包括：干法刻蚀工艺或者湿法刻蚀工艺。
形成所述第二电互连结构材料层的工艺包括：金属电镀工艺、化学气相沉积工艺或者原子层沉积工艺。
平坦化所述第二电互连结构材料层的工艺包括：化学机械研磨工艺、干法刻蚀工艺或者湿法刻蚀工艺。
所述第三介质层122的材料包括：氧化硅、碳氧化硅、氮化硅、氮氧化硅和氢氧碳化硅中的至少一种。
在本实施例中，所述第三介质层122的厚度范围为300埃～1000埃。
所述第二电互连结构121的材料包括：铜、钨、铝、氮化钛、氮化钽和钴中的至少一种。
请参考图4，在所述衬底100上形成若干相互分立的第一电极层210、分别位于各第一电极层210表面的磁隧道结220、以及分别位于各磁隧道结220表面的第二电极层230。
在本实施例中，所述第二电极层230与所述第二电互连结构121电互连。
在本实施例中，所述第二电极层230在所述衬底100表面的投影，与所述第二电互连结构121表面至少部分重叠，从而，能够实现所述第二电极层230与所述第二电互连结构121之间的电互连。
在本实施例中，形成所述第一电极层210、磁隧道结220以及第二电极层230的方法包括：在所述衬底100表面形成第一电极材料层(未图示)；在所述第一电极材料层表面形成磁隧道结材料层(未图示)；在所述磁隧道结材料层表面形成第二电极材料层(未图示)；在所述第二电极材料层表面形成若干相互分立的第二掩膜结构(未图示)；以所述第二掩膜结构为掩膜，刻蚀所述第二电极材料层、磁隧道结材料层以及第一电极材料层，直至暴露出所述衬底100表面。
所述第一电极材料层为形成第一电极层210提供材料。
在本实施例中，形成所述第一电极材料层的工艺包括化学气相沉积工艺或者原子层沉积工艺。
所述第一电极材料层的材料包括钽、氮化钽、钛和氮化钛中的至少一种。相应的，所述第一电极层210的材料包括钽、氮化钽、钛和氮化钛中的至少一种。
在本实施例中，所述第一电极材料层为堆叠结构。相应的，所述第一电极层210也为堆叠结构。
在其他实施例中，所述第一电极材料层还可以为单层结构。相应的，所述第一电极层还可以为单层结构。
所述第二电极材料层为形成第二电极层230提供材料。
在本实施例中，形成所述第二电极材料层的工艺包括化学气相沉积工艺或者原子层沉积工艺。
所述第二电极材料层的材料包括钽、氮化钽、钛和氮化钛中的至少一种。相应的，所述第二电极层230的材料包括钽、氮化钽、钛和氮化钛中的至少一种。
在本实施例中，所述第二电极材料层为堆叠结构。相应的，所述第二电极层230也为堆叠结构。
在其他实施例中，所述第二电极材料层还可以为单层结构。相应的，所述第二电极层还可以为单层结构。
在本实施例中，所述磁隧道结220包括：位于所述第一电极层210表面的磁隧道结缓冲层221(buffer layer)、位于所述磁隧道结缓冲层221表面的参考层222(referencelayer)、位于所述参考层222表面的磁隧道层223(tunnel barrier layer)、位于所述磁隧道层223表面的自由层224(free layer)、以及位于所述自由层224表面的覆盖层225(caplayer)。
所述磁隧道结材料层为形成磁隧道结220提供材料。
在本实施例中，所述磁隧道结材料层包括：位于所述第一电极材料层表面的磁隧道结缓冲材料层(未图示)、位于所述磁隧道结缓冲材料层表面的参考层材料层(未图示)、位于所述参考层材料层表面的磁隧道层材料层(未图示)、位于所述磁隧道层材料层表面的自由层材料层(未图示)、以及位于所述自由层材料层表面的覆盖层材料层(未图示)。
在本实施例中，形成所述磁隧道结缓冲材料层、参考层材料层、磁隧道层材料层、自由层材料层以及覆盖层材料层的工艺包括：化学气相沉积工艺或者原子层沉积工艺。
在其他实施例中，形成所述磁隧道层材料层的方法包括：采用沉积工艺在所述参考层材料层表面形成初始磁隧道层材料层(未图示)；对所述初始磁隧道层材料层进行氧化工艺，以形成磁隧道层材料层。
所述磁隧道结缓冲材料层为形成磁隧道结缓冲层221提供材料。
在本实施例中，所述磁隧道结缓冲材料层的材料包括钌、铂和钴中的至少一种。相应的，所述磁隧道结缓冲层221的材料包括钌、铂和钴中的至少一种。
所述参考层材料层为形成参考层222提供材料。
所述参考层材料层的材料包括铁、钴、镍、钴铁硼、钴铁、镍铁或者镧锶锰氧中的一种或者几种组合。相应的，所述参考层222的材料包括铁、钴、镍、钴铁硼、钴铁、镍铁或者镧锶锰氧中的一种或者几种组合。
在本实施例中，所述参考层222的材料为钴铁硼或者钴铁。
所述磁隧道层材料层为形成磁隧道层223提供材料。
所述磁隧道层材料层的材料包括氧化镁、氧化铝、氮化硅、氮氧化硅、二氧化铪和二氧化锆中的一种或者几种组合。相应的，所述磁隧道层223的材料包括氧化镁、氧化铝、氮化硅、氮氧化硅、二氧化铪和二氧化锆中的一种或者几种组合。
在本实施例中，所述磁隧道层223的材料为氧化镁。
所述自由层材料层为形成自由层224提供材料。
所述自由层材料层的材料包括铁、钴、镍、钴铁硼、钴铁、镍铁或者镧锶锰氧中的一种或者几种组合。相应的，所述自由层224的材料包括铁、钴、镍、钴铁硼、钴铁、镍铁或者镧锶锰氧中的一种或者几种组合。
在本实施例中，所述自由层224的材料为钴铁硼或者钴铁。
所述覆盖层材料层为形成覆盖层225提供材料。
在本实施例中，所述覆盖层材料层的材料包括氧化镁、钽和钨中的至少一种。相应的，所述覆盖层225的材料包括氧化镁、钽和钨中的至少一种。
在本实施例中，刻蚀所述第二电极材料层、磁隧道结材料层以及第一电极材料层的工艺包括反应离子刻蚀工艺(RIE，Reactive Ion Etching)或者离子束刻蚀(IBE，IonBeam Etching)。
在本实施例中，在形成所述第一电极层210、磁隧道结220以及第二电极层230后，去除所述若干第二掩膜结构。
在本实施例中，在形成所述第一电极层210、分别位于各第一电极层210表面的磁隧道结220、以及分别位于各磁隧道结220表面的第二电极层230后，在后续形成第一介质结构前，形成覆盖所述衬底100、第一电极层210、磁隧道结220、以及第二电极层230表面的保护层240。
所述保护层240的材料包括氮化硅、碳化硅和碳氮化硅中的至少一种。
形成所述保护层240的工艺包括：化学气相沉积工艺或者原子层沉积工艺。
请参考图5，在所述衬底100表面、第二电极层230表面、磁隧道结220表面以及第一电极层210表面形成第一介质结构300；在所述第一介质结构300内形成第一互连开口330。
在本实施例中，所述第一互连开口330暴露出所述第二电极层230的顶面。
所述第一互连开口330为后续形成第一电互连结构提供空间。
在本实施例中，形成所述第一介质结构300的方法包括：在所述衬底100表面形成覆盖所述第二电极层230、磁隧道结220以及第一电极层210的第一介质层310；在所述第一介质层310表面形成第二介质层320。
通过所述第一介质层310能更好的填充相邻的第一电极层210、磁隧道结220以及第二电极层230之间的间隙。
通过所述第二介质层320能够为后续形成第一电互连结构提供支撑。
在本实施例中，形成所述第一介质层310的方法包括：在所述衬底100表面形成覆盖所述第二电极层230、磁隧道结220以及第一电极层210的初始第一介质层(未图示)；平坦化所述初始第一介质层，以形成第一介质层310。
通过平坦化所述初始第一介质层，能够提高半导体结构表面平整度，从而，提高半导体结构的图形精度和以及后续形成工艺的工艺窗口大小。
在本实施例中，平坦化所述初始第一介质层的工艺包括化学机械研磨工艺。
在本实施例中，形成所述初始第一介质层的工艺包括化学气相沉积工艺或者原子层沉积工艺。
在本实施例中，所述第一介质层310的材料包括氧化硅、碳氧化硅、氮化硅、氮氧化硅和氮碳化硅和氢氧碳化硅中的至少一种。
在本实施例中，形成所述第二介质层320的工艺包括化学气相沉积工艺或者原子层沉积工艺。
在本实施例中，所述第二介质层320的材料包括氧化硅、碳氧化硅、氮化硅、氮氧化硅和氢氧碳化硅中的至少一种。
在本实施例中，形成所述第一互连开口330的工艺包括反应离子刻蚀工艺以及湿法清洗工艺。
后续，在形成第一互连开口330后，进行第一处理，所述第一处理包括在所述第一介质结构300表面以及第一互连开口330内的第二电极层230表面形成初始第一阻挡膜；在第一处理之后进行第二处理，所述第二处理包括去除所述第一互连开口330底部的初始第一阻挡膜以及部分第二电极层230，以在所述第二电极层230内形成互连凹槽，所述互连凹槽与所述第一互连开口330相连，且所述第一处理和第二处理在同一真空设备中进行，具体进行所述第一处理、第二处理和第三处理的过程请参考图6至图8。
请参考图6，在形成第一互连开口330后，进行第一处理。
所述第一处理包括：在所述第一介质结构300表面以及第一互连开口330内的第二电极层230表面形成初始第一阻挡膜400。
所述初始第一阻挡膜400用于后续形成第一阻挡膜。
在本实施例中，在所述第一处理中，形成所述初始第一阻挡膜400的方法包括：在所述第一介质结构300表面以及第一互连开口330内形成初始第一下层缓冲膜(未图示)；在所述初始第一下层缓冲膜表面形成初始第一上层缓冲膜(未图示)。
在本实施例中，形成所述初始第一下层缓冲膜和初始第一下层缓冲膜的工艺包括沉积工艺，所述沉积工艺例如是化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺等。
在本实施例中，所述初始第一下层缓冲膜的材料包括氮化钽。
在本实施例中，所述初始第一上层缓冲膜的材料包括钽。
在本实施例中，所述初始第一阻挡膜400的厚度范围为1纳米至5纳米。
请参考图7，在第一处理之后进行第二处理，且所述第一处理和第二处理在同一真空设备中进行。
由于在形成第一互连开口330后，在同一真空设备中依次进行所述第一处理和第二处理，即第一处理和第二处理的过程中，处理环境不破真空，因此，能够在不破真空的条件下，通过去除第一互连开口330底部的部分第二电极层230，去除形成第一互连开口330后与第一处理之间，第一互连开口330底部暴露出的第二电极层230表面，从而，能够减少在第一互连开口330底部暴露出的第二电极层230表面的氧化污染物，以降低第二电极层230与后续形成的第一电互连结构之间的接触电阻，使得磁存储器件的隧道磁阻比得到了提高，进而，提高了半导体结构的性能。
所述第二处理包括:去除所述第一互连开口330底部的初始第一阻挡膜400以及部分第二电极层230，以在所述第二电极层内形成互连凹槽501，所述互连凹槽501与所述第一互连开口330相连。
在本实施例中，在所述第二处理中，去除所述第一互连开口330底部的初始第一阻挡膜400以及部分第二电极层230的工艺包括：各向异性的物理轰击刻蚀工艺。
由于采用各向异性的物理轰击刻蚀工艺，因此，通过所述各向异性的物理轰击刻蚀工艺，能够对所述第一互连开口330底部的初始第一阻挡膜400和第二电极层230具有较高的刻蚀速率。同时，对所述第一互连开口330侧壁面的初始第一阻挡膜400具有较低的刻蚀速率。因此，能够在实现去除第一互连开口330底部的初始第一阻挡膜400以及部分第二电极层230的同时，减薄第一互连开口330侧壁面的初始第一阻挡膜400。
由于减薄第一互连开口330侧壁面的初始第一阻挡膜400，因此，第一互连开口330侧壁面仍然具有初始第一阻挡膜400，即，后续能够在第一互连开口330侧壁面形成第一阻挡膜，从而，能够通过所述第一阻挡膜减少后续形成的第一电互连结构的材料的向外扩散。
不仅如此，由于减薄第一互连开口330侧壁面的初始第一阻挡膜400，因此，减少了初始第一阻挡膜400的厚度，即，第一互连开口330侧壁面的第一阻挡膜较薄，从而，减少了第一阻挡膜内的寄生电阻，提高了半导体结构的性能。
所述物理轰击刻蚀工艺采用的气体包括惰性气体。
所述物理轰击刻蚀工艺采用的惰性气体包括氩气、氪气或氙气。
在本实施例中，所述物理轰击刻蚀工艺采用的气体为氩气。
在本实施例中，所述物理轰击刻蚀工艺的工艺参数还包括：刻蚀的时长范围为1秒至20秒；偏置电源功率范围为100瓦至2000瓦；激发氩气等离子体的功率范围为100瓦至5000瓦；氩气的气压范围0.1帕至10帕。
请参考图8，所述第二处理还包括：在去除所述第一互连开口330底部的初始第一阻挡膜400以及部分第二电极层230后，在所述互连凹槽501以及第一互连开口330内形成初始第二缓冲膜420。
所述初始第二阻挡膜420为形成第二阻挡膜提供材料。
在本实施例中，所述初始第二阻挡膜420的材料包括钽。相应的，所述第二阻挡膜的材料包括钽。
后续，在进行所述第二处理后，在所述互连凹槽501和所述第一互连开口330内形成第一电互连结构，具体形成第一电互连结构的过程请参考图9至图10。
请参考图9，在第二处理之后进行第三处理，所述第三处理包括在所述互连凹槽和所述第一互连开口330内形成种子层，且所述第一处理、第二处理和第三处理在同一真空设备中进行。
由于在第二处理之后，在同一真空设备中进行第三处理，即，第三处理的环境也不破真空，因此，能够更好的降低第二电极层230与后续形成的第一电互连结构之间的接触电阻，使得磁存储器件的隧道磁阻比得到了提高，进而，提高了半导体结构的性能。
所述第三处理包括：在所述互连凹槽501和所述第一互连开口330内形成种子层600。
所述种子层600作为后续形成第一电互连结构时的种子层。
请参考图10，在形成所述种子层600后，在所述第一介质结构300表面、所述互连凹槽501和第一互连开口330内形成第一电互连材料层(未图示)，所述第一电互连材料层包括所述种子层600；平坦化所述第一电互连材料层，直至暴露出所述第一介质结构300顶面，以形成第一电互连结构610。
需要说明的是，在本实施例中，由于通过所述种子层600，形成所述第一电互连材料层，因此，所述第一电互连结构610的形成方法包括所述第三处理，并且，所述第一电互连材料层包括所述种子层600。
在本实施例中，形成所述第一电互连材料层的工艺包括金属电镀工艺。
在本实施例中，平坦化所述第一电互连材料层的工艺包括化学机械研磨工艺。
所述第一电互连结构610的材料包括铜或者钴。
在本实施例中，所述第一电互连结构610的材料为铜。
在本实施例中，在平坦化所述第一电互连材料层的同时，平坦化所述初始第一阻挡膜400，直至暴露所述第一介质结构300顶面，以形成第一阻挡膜410。
通过所述第一阻挡膜410能够减少第一电互连结构610的材料的向外扩散，从而，提高半导体结构的可靠性和性能。
在本实施例中，在平坦化所述第一电互连材料层的同时，平坦化所述初始第二阻挡膜420，直至暴露所述第一介质结构300顶面，以形成第二阻挡膜421。
所述第二阻挡膜421，一方面，能够进一步减少第一电互连结构610的材料的向外扩散；另一方面，能够与第一电互连结构610之间电互连，同时能够与所述第二电极层230之间电互连，从而，所述第一电互连结构610与所述第二电极层230之间电互连。
在本实施例中，所述第二阻挡膜421的厚度范围为5埃至50埃。
所述第二阻挡膜421的厚度过大，则所述第二阻挡膜421内的寄生电阻过大，不利于提高半导体结构的性能。所述第二阻挡膜421的厚度过小，则不利于进一步减少第一电互连结构610的材料的向外扩散，从而，不利于提高半导体结构的可靠性和性能。因此，选择合适的第二阻挡膜421的厚度，即所述第二阻挡膜421的厚度范围为5埃至50埃。时，能够在进一步减少第一电互连结构610的材料的向外扩散的同时，具有较小的寄生电阻，从而，提高了半导体结构的可靠性和性能。
在其他实施例中，不形成第二阻挡膜。
相应的，本发明实施例还提供一种上述形成方法所形成的半导体结构，请继续参考图10，包括：衬底100；位于所述衬底100上的若干相互分立的第一电极层210、分别位于各第一电极层210表面的磁隧道结220、以及分别位于各磁隧道结220表面的第二电极层230；位于所述衬底100、第二电极层230、磁隧道结220以及第一电极层210上的第一介质结构300；位于所述第一介质结构300内的第一互连开口330；位于所述第一互连开口330侧壁面的第一阻挡膜410，所述第一阻挡膜410暴露出所述第一互连开口330底部的第二电极层230；位于所述第一互连开口330底部的第二电极层230内的互连凹槽501，所述互连凹槽501与所述第一互连开口330相连；位于所述互连凹槽501和所述第一互连开口330内的第一电互连结构610。
在本实施例中，衬底100包括：基底110，以及位于所述基底110上的第二互连层120，所述第二互连层120包括第二电互连结构121以及包围所述第二电互连结构121的第三介质层122，所述第二电互连结构121与所述基底110内的电路电互连，并且，所述第二电互连结构121与所述第二电极层230电互连。
所述基底110的材料为半导体材料。
在本实施例中，所述基底110的材料为硅。
在其他实施例中，所述基底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)等。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP等。
在本实施例中，所述基底110内具有器件层(未图示)。所述器件层可以包括器件结构，例如，PMOS晶体管或者NMOS晶体管。所述器件层还可以包括与器件结构电连接的互连结构，以及包围所述器件结构与所述互连结构的绝缘层。
在本实施例中，所述第一互连开口330(如图5所示)暴露出所述第二电极层230的顶面。
所述第三介质层122的材料包括：氧化硅、碳氧化硅、氮化硅、氮氧化硅和氢氧碳化硅中的至少一种。
在本实施例中，所述第三介质层122的厚度范围为300埃～1000埃。
所述第二电互连结构121的材料包括：铜、钨、铝、氮化钛、氮化钽和钴中的至少一种。
在本实施例中，所述第二电极层230在所述衬底100表面的投影，与所述第二电互连结构121表面至少部分重叠，从而，能够实现所述第二电极层230与所述第二电互连结构121之间的电互连。
在本实施例中，所述第一电互连结构610包括位于所述互连凹槽501和所述第一互连开口330表面的种子层600。
所述第一电互连结构610的材料包括铜或者钴。
在本实施例中，所述第一电互连结构610的材料为铜。
在本实施例中，所述第一电极层210的材料包括钽、氮化钽、钛和氮化钛中的至少一种。
在本实施例中，所述第一电极层210为堆叠结构。
在其他实施例中，所述第一电极层还可以为单层结构。
在本实施例中，所述第二电极层230的材料包括钽、氮化钽、钛和氮化钛中的至少一种。
在本实施例中，所述第二电极层230为堆叠结构。
在其他实施例中，所述第二电极层还可以为单层结构。
在本实施例中，所述磁隧道结220包括：位于所述第一电极层210表面的磁隧道结缓冲层221、位于所述磁隧道结缓冲层221表面的参考层222、位于所述参考层222表面的磁隧道层223、位于所述磁隧道层223表面的自由层224、以及位于所述自由层224表面的覆盖层225。
在本实施例中，所述磁隧道结缓冲层221的材料包括钌、铂和钴中的至少一种。
所述参考层222的材料包括铁、钴、镍、钴铁硼、钴铁、镍铁或者镧锶锰氧中的一种或者几种组合。
在本实施例中，所述参考层222的材料为钴铁硼或者钴铁。
所述磁隧道层223的材料包括氧化镁、氧化铝、氮化硅、氮氧化硅、二氧化铪和二氧化锆中的一种或者几种组合。
在本实施例中，所述磁隧道层223的材料为氧化镁。
所述自由层224的材料包括铁、钴、镍、钴铁硼、钴铁、镍铁或者镧锶锰氧中的一种或者几种组合。
在本实施例中，所述自由层224的材料为钴铁硼或者钴铁。
在本实施例中，所述覆盖层225的材料包括氧化镁、钽和钨中的至少一种。
在本实施例中，所述半导体结构还包括：位于所述第一电极层210表面、第二电极层230表面和磁隧道结220表面，以及所述第一介质结构300底面之间的保护层240，所述第一互连开口330贯穿所述保护层240。
所述保护层240的材料包括氮化硅、碳化硅和碳氮化硅中的至少一种。
在本实施例中，所述第一介质结构300包括：位于所述衬底100表面且覆盖所述第二电极层230、磁隧道结220以及第一电极层210的第一介质层310；位于所述第一介质层310表面的第二介质层320。
在本实施例中，所述第一介质层310的材料包括氧化硅、碳氧化硅、氮化硅、氮氧化硅和氮碳化硅和氢氧碳化硅中的至少一种。
在本实施例中，所述第二介质层320的材料包括氧化硅、碳氧化硅、氮化硅、氮氧化硅和氢氧碳化硅中的至少一种。
在本实施例中，所述第一阻挡膜410的材料包括氮化钽和钽。
通过所述第一阻挡膜410能够减少第一电互连结构610的材料的向外扩散，从而，提高半导体结构的可靠性和性能。
在本实施例中，所述半导体结构还包括：位于所述第一电互连结构610与所述第一阻挡膜410之间，以及所述第一电互连结构610与所述第二电极层230之间的第二阻挡膜421。
所述第二阻挡膜421，一方面，能够进一步减少第一电互连结构610的材料的向外扩散；另一方面，能够与第一电互连结构610之间电互连，同时能够与所述第二电极层230之间电互连，从而，所述第一电互连结构610与所述第二电极层230之间电互连。
在本实施例中，所述第二阻挡膜421的厚度范围为5埃至50埃。
所述第二阻挡膜421的厚度过大，则所述第二阻挡膜421内的寄生电阻过大，不利于提高半导体结构的性能。所述第二阻挡膜421的厚度过小，则不利于进一步减少第一电互连结构610的材料的向外扩散，从而，不利于提高半导体结构的可靠性和性能。因此，选择合适的第二阻挡膜421的厚度，即所述第二阻挡膜421的厚度范围为5埃至50埃时，能够在进一步减少第一电互连结构610的材料的向外扩散的同时，具有较小的寄生电阻，从而，提高了半导体结构的可靠性和性能。
在本实施例中，所述第二阻挡膜421的材料包括钽。
在其他实施例中，不具有第二阻挡膜。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (34)
1.一种半导体结构，其特征在于，包括：
衬底；
位于所述衬底上的若干相互分立的第一电极层、分别位于各第一电极层表面的磁隧道结、以及分别位于各磁隧道结表面的第二电极层；
位于所述衬底、第二电极层、磁隧道结以及第一电极层上的第一介质结构；
位于所述第一介质结构内的第一互连开口；
位于所述第一互连开口侧壁面的第一阻挡膜，所述第一阻挡膜暴露出所述第一互连开口底部的第二电极层；
位于所述第一互连开口底部的第二电极层内的互连凹槽，所述互连凹槽与所述第一互连开口相连；
位于所述互连凹槽和所述第一互连开口内的第一电互连结构。
2.如权利要求1所述的半导体结构，其特征在于，所述磁隧道结包括：位于所述第一电极层表面的磁隧道结缓冲层、位于所述磁隧道结缓冲层表面的参考层、位于所述参考层表面的磁隧道层、位于所述磁隧道层表面的自由层、以及位于所述自由层表面的覆盖层。
3.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述第一电极层表面、第二电极层表面和磁隧道结表面，以及所述第一介质结构底面之间的保护层，所述第一互连开口贯穿所述保护层。
4.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述第一电互连结构与所述第一阻挡膜之间，以及所述第一电互连结构与所述第二电极层之间的第二缓冲膜。
5.如权利要求1所述的半导体结构，其特征在于，所述衬底包括：基底，以及位于所述基底上的第二互连层，所述第二互连层包括第二电互连结构以及包围所述第二电互连结构的第三介质层，所述第二电互连结构与所述基底内的电路电互连，并且，所述第二电互连结构与所述第二电极层电互连。
6.如权利要求1所述的半导体结构，其特征在于，所述第一介质结构包括：位于所述衬底表面且覆盖所述第二电极层、磁隧道结以及第一电极层的第一介质层；位于所述第一介质层表面的第二介质层。
7.如权利要求1所述的半导体结构，其特征在于，所述第一电互连结构包括位于所述互连凹槽和所述第一互连开口表面的种子层。
8.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底上形成若干相互分立的第一电极层、分别位于各第一电极层表面的磁隧道结、以及分别位于各磁隧道结表面的第二电极层；
在所述衬底、第二电极层、磁隧道结以及第一电极层上形成第一介质结构；
在所述第一介质结构内形成第一互连开口；
在形成第一互连开口后，进行第一处理，所述第一处理包括在所述第一介质结构表面以及第一互连开口内的第二电极层表面形成初始第一阻挡膜；
在第一处理之后进行第二处理，所述第二处理包括去除所述第一互连开口底部的初始第一阻挡膜以及部分第二电极层，以在所述第二电极层内形成互连凹槽，所述互连凹槽与所述第一互连开口相连，且所述第一处理和第二处理在同一真空设备中进行；
在所述互连凹槽和所述第一互连开口内形成第一电互连结构。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，在所述第二处理中，去除所述第一互连开口底部的初始第一阻挡膜以及部分第二电极层的工艺包括：各向异性的物理轰击刻蚀工艺。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述物理轰击刻蚀工艺采用的气体包括惰性气体。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述物理轰击刻蚀工艺采用的惰性气体包括氩气、氪气或氙气。
12.如权利要求10所述的半导体结构的形成方法，其特征在于，所述物理轰击刻蚀工艺的工艺参数还包括：刻蚀的时长范围为1秒至20秒；偏置电源功率范围为100瓦至2000瓦；激发氩气等离子体的功率范围为100瓦至5000瓦；氩气的气压范围0.1帕至10帕。
13.如权利要求8所述的半导体结构的形成方法，其特征在于，在所述第一处理中，形成所述初始第一阻挡膜的方法包括：在所述第一介质结构表面以及第一互连开口内形成初始第一下层缓冲膜；在所述初始第一下层缓冲膜表面形成初始第一上层缓冲膜。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述初始第一下层缓冲膜的材料包括氮化钽，所述初始第一上层缓冲膜的材料包括钽。
15.如权利要求8所述的半导体结构的形成方法，其特征在于，还包括：在形成所述第一介质结构前，形成覆盖所述衬底、第一电极层、磁隧道结、以及第二电极层表面的保护层。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，所述保护层的材料包括氮化硅、碳化硅和碳氮化硅中的至少一种。
17.如权利要求8所述的半导体结构的形成方法，其特征在于，形成所述第一介质结构的方法包括：在所述衬底表面形成覆盖所述第二电极层、磁隧道结以及第一电极层的第一介质层；在所述第一介质层表面形成第二介质层。
18.如权利要求17所述的半导体结构的形成方法，其特征在于，形成所述第一介质层的方法包括：在所述衬底表面形成覆盖所述第二电极层、磁隧道结以及第一电极层的初始第一介质层；平坦化所述初始第一介质层，以形成第一介质层。
19.如权利要求17所述的半导体结构的形成方法，其特征在于，所述第一介质层的材料包括氧化硅、碳氧化硅、氮化硅、氮氧化硅、氮碳化硅和氢氧碳化硅中的至少一种。
20.如权利要求17所述的半导体结构的形成方法，其特征在于，所述第二介质层的材料包括氧化硅、碳氧化硅、氮化硅、氮氧化硅和氢氧碳化硅中的至少一种。
21.如权利要求8所述的半导体结构的形成方法，其特征在于，形成所述第一电互连结构的方法包括：在第二处理之后进行第三处理，所述第三处理包括在所述互连凹槽和所述第一互连开口内形成种子层，且，所述第一处理、第二处理和第三处理在同一真空设备中进行。
22.如权利要求21所述的半导体结构的形成方法，其特征在于，形成所述第一电互连结构的方法还包括：在形成所述种子层后，在所述第一介质结构表面、所述互连凹槽和第一互连开口内形成第一电互连材料层，所述第一电互连材料层包括所述种子层；平坦化所述第一电互连材料层，直至暴露出所述第一介质结构顶面。
23.如权利要求22所述的半导体结构的形成方法，其特征在于，还包括：在平坦化所述第一电互连材料层的同时，平坦化所述初始第一阻挡膜，直至暴露所述第一介质结构顶面，以形成第一阻挡膜。
24.如权利要求22所述的半导体结构的形成方法，其特征在于，所述第二处理还包括：在去除所述第一互连开口底部的初始第一阻挡膜以及部分第二电极层后，在所述互连凹槽以及第一互连开口内形成初始第二缓冲膜。
25.如权利要求24所述的半导体结构的形成方法，其特征在于，还包括：在平坦化所述第一电互连材料层的同时，平坦化所述初始第二缓冲膜，直至暴露所述第一介质结构顶面，以形成第二缓冲膜。
26.如权利要求25所述的半导体结构的形成方法，其特征在于，所述第二缓冲膜的材料包括钽。
27.如权利要求25所述的半导体结构的形成方法，其特征在于，所述第二缓冲膜的厚度范围为5埃至50埃。
28.如权利要求22所述的半导体结构的形成方法，其特征在于，形成所述第一电互连材料层的工艺包括金属电镀工艺。
29.如权利要求8所述的半导体结构的形成方法，其特征在于，所述初始第一阻挡膜的厚度范围为1纳米至5纳米。
30.如权利要求8所述的半导体结构的形成方法，其特征在于，形成所述第一互连开口的工艺包括：反应离子刻蚀工艺以及湿法清洗工艺。
31.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第一电互连结构的材料包括铜或钴。
32.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第一电极层的材料包括钽、氮化钽、钛或氮化钛。
33.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第二电极层的材料包括钽、氮化钽、钛或氮化钛。
34.如权利要求8所述的半导体结构的形成方法，其特征在于，所述衬底包括：基底，以及位于所述基底上的第二互连层，所述第二互连层包括第二电互连结构以及包围所述第二电互连结构的第三介质层，所述第二电互连结构与所述基底内的电路电互连，并且，所述第二电互连结构与所述第二电极层电互连。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010450011.5A CN113725254B (zh) | 2020-05-25 | 2020-05-25 | 半导体结构及半导体结构的形成方法 |
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| Application Number | Priority Date | Filing Date | Title |
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| CN202010450011.5A CN113725254B (zh) | 2020-05-25 | 2020-05-25 | 半导体结构及半导体结构的形成方法 |
Publications (2)
| Publication Number | Publication Date |
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| CN113725254A CN113725254A (zh) | 2021-11-30 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010450011.5A Active CN113725254B (zh) | 2020-05-25 | 2020-05-25 | 半导体结构及半导体结构的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113725254B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN110649061A (zh) * | 2018-06-27 | 2020-01-03 | 台湾积体电路制造股份有限公司 | 用于磁隧道结的间隔件堆叠件 |
| CN111106236A (zh) * | 2018-10-25 | 2020-05-05 | 台湾积体电路制造股份有限公司 | 用于形成半导体的方法以及半导体器件 |
| CN111129289A (zh) * | 2018-10-31 | 2020-05-08 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10622551B2 (en) * | 2017-11-29 | 2020-04-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Manufacturing techniques and devices for magnetic tunnel junction devices |
-
2020
- 2020-05-25 CN CN202010450011.5A patent/CN113725254B/zh active Active
Patent Citations (4)
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| CN105336756A (zh) * | 2014-07-09 | 2016-02-17 | 中芯国际集成电路制造(上海)有限公司 | 磁性随机访问存储器及其制造方法 |
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|---|---|
| CN113725254A (zh) | 2021-11-30 |
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| GR01 | Patent grant | ||
| GR01 | Patent grant |