CN105914146B - 用于在蚀刻氮化硅时实现超高选择比的方法 - Google Patents

用于在蚀刻氮化硅时实现超高选择比的方法 Download PDF

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Abstract

本发明提供了用于在蚀刻氮化硅时实现超高选择比的方法,具体提供了通过提供硅至等离子体选择性地蚀刻在半导体衬底上的氮化硅,以实现氮化硅比含硅材料的高蚀刻选择比的方法。所述方法涉及从固体硅源或流体硅源或两者提供硅。固体硅源可以在衬底的上游,例如在处理室的喷头或喷头附近,或在远程等离子体产生器中。在蚀刻期间可使硅气体源流入等离子体。

Description

用于在蚀刻氮化硅时实现超高选择比的方法
技术领域
本发明涉及半导体处理领域,并且更具体地,涉及在蚀刻氮化硅时用于实现超高选择比的方法。
背景技术
半导体制造通常涉及图案化方案和其他工艺,因此选择性地蚀刻氮化硅以防止蚀刻衬底的其它暴露的表面。随着器件几何尺寸越来越小,需要高的蚀刻选择比的工艺以实现在电介质层(诸如氮化硅)中的开口的有效等离子体蚀刻。
发明内容
本发明提供用于刻蚀膜的方法和装置。一个方面涉及蚀刻在衬底上的氮化硅的方法,该方法包括:(a)将氟化气体引入等离子体产生器并点燃等离子体以形成含氟蚀刻物质;(b)从硅源提供硅至等离子体;和(c)将氮化硅暴露于蚀刻物质以相对于衬底上的其它含硅材料选择性地蚀刻氮化硅。
硅源可以被提供给衬底的上游的等离子体。在一些实施方式中,硅源被提供到远程等离子体产生器中的等离子体。替代地或额外地,硅源可以被提供到在衬底和容纳所述衬底的室的喷头之间的等离子体。硅源可以被提供到在容纳所述衬底的室的喷头或喷头附近的等离子体。
硅源可以包括两种或更多种硅源。在多种实施方式中,硅源是固体。硅源的例子包括含硅化合物,如石英、硅、硅锗、碳化硅和氧化硅。在一些实施方式中,硅源是包含硅的适配器环。在一些实施方式中,硅源是包含硅的气体扩散器。
衬底可以被容纳在包括喷头的室中,喷头可包含硅。在一些实施方式中,硅源被连接到等离子体产生器的壁上。
在多种实施方式中,硅源是流体,并且可以是含硅化合物。例如,进入容纳衬底的室的气体的总流量的至少约0.5%(体积)可以是硅源。流体硅源的实例包括硅烷、乙硅烷、四氟化硅、四氯硅烷、正硅酸四乙酯和四甲基硅烷。
在一些实施方式中,氟化气体包括非聚合含氟化合物。示例性氟化气体包括F2、SiF6、CF4、CHF3、CH2F2、NF3以及它们的组合。
硅源可以清除在蚀刻物质中产生的原子氟。在多种实施方式中,其他含硅材料可以是氧化硅、多晶硅或硅。
在多种实施方式中,方法还包括在(b)期间引入一种或多种氧化剂气体。示例性氧化剂气体包括氧气、一氧化二氮、一氧化氮、二氧化氮、氮气、以及它们的组合物。
另一个方面涉及一种处理衬底的方法,该方法包括:通过从硅源提供硅至等离子体,相对于衬底上的其它含硅材料选择性地蚀刻氮化硅,其中所述等离子体形成用于选择地蚀刻氮化硅的蚀刻物质。
另一个方面涉及用于处理半导体衬底的装置,该装置包括:(a)一个或多个站,每个站包括喷头和用于保持包括氮化硅的衬底的基座;(b)至少一个出口,其用于耦合到真空;(c)用于耦合到气体源的一个或多个工艺气体进口;(d)硅源;(e)等离子体产生器;以及(f)控制器,其用于控制在该装置中的操作,包括用于下列项的机器可读指令:(i)将包括含氟气体的气体引入至等离子体产生器并点燃等离子体而形成蚀刻物质;(ii)将蚀刻物质引入一个或多个站,其中,在(i)和(ii)中的至少一个期间将所述硅源提供到等离子体。
硅源可以包括两个或更多个硅源,其中每一个可以是固体或气体。在一些实施方式中,硅源在衬底的上游。硅源可以位于一个或多个站的喷头或该喷头附近。
在多种实施方式中,硅源是固体。例如,硅源可以是气体扩散器。在一些实施方式中,硅源是石英。示例性硅源包括含硅化合物,例如硅、硅锗、碳化硅和氧化硅。
在多种实施方式中,硅源是流体。例如,硅源可以是含硅化合物,如硅烷、乙硅烷、四氟化硅、四氯硅烷、正硅酸四乙酯和四甲基硅烷。在一些实施方式中,在(i)中使用的气体的组合物的至少约9%包括硅源。
示例性的氟化气体包括F2、SiF6、CF4、CH2F2、NF3以及它们的组合。在一些实施方式中,等离子体产生器包括多区线圈,硅源包括在等离子体产生器中的位于或靠近多区线圈的一个或多个区域的一个或多个适配器环。
在多种实施方式中,(i)中的气体包括氧化剂。示例性氧化剂包括氧气、氮气、一氧化二氮、二氧化氮和一氧化氮。
这些和其他方面将参考附图在下面进一步描述。
附图说明
图1是描绘根据所公开的实施方式的方法的操作的工艺流程图。
图2A和2B是按照所公开的实施方式的蚀刻方案的示意图。
图3、图4和5是用于根据所公开的实施方式执行方法的处理室的示例的示意图。
图6A和6B是根据所公开的实施方式进行的实验的结果的条形图。
具体实施方式
在下面的描述中阐述了大量具体细节,以提供对呈现的实施方式的彻底理解。公开的实施方式可以在没有这些具体细节中的一些或者所有的情况下实施。在其他实例中,没有具体说明公知的处理操作,以免不必要地模糊公开的实施方式。结合具体实施方式来说明公开的实施方式,但要理解的是这不意图限制公开的实施方式。
半导体制造工艺通常涉及图案化和蚀刻诸如氮化硅等多种材料。例如,在图案化工艺中氮化硅被用作蚀刻停止层或掩模之后在半导体器件结构或触点的制造期间,利用对下伏层和/或覆盖层的蚀刻选择性,可蚀刻氮化硅。然而,诸如使用热的正磷酸、离子轰击或溅射的湿法蚀刻方法之类的多种常规的氮化硅蚀刻工艺可能会导致对衬底的暴露的介电部件(诸如氧化硅)的损伤。一些常规的干法蚀刻工艺涉及在蚀刻期间引入高度聚合性碳基气体以在暴露的氧化硅或硅层的表面上形成薄的保护层,但这样的处理可能会导致缺陷,增大图案的顶部比底部的比率和增大图案负载。缺陷可导致图案缺失到器件显现无用的程度。其结果是,常规的技术通常不适于选择性地蚀刻氮化硅。
本发明提供的是在蚀刻工艺期间通过提供硅至等离子体选择性地蚀刻氮化硅的方法。本文提供的方法也可以减少聚合物的使用,以实现高的蚀刻选择比。从硅源将硅提供到等离子体,硅源可以是固体源、流体源,或两者的组合。公开的实施方式提高针对多种蚀刻化学物以及在不同压强、温度和等离子体功率下的氮化硅与含硅材料的蚀刻选择比,含硅材料例如氧化硅和硅(包括多晶硅、非晶硅和结晶硅)。例如,在一些实施方式中,氮化硅比氧化硅或多晶硅的蚀刻选择比可以大于100:1、1000:1或5000:1。在最相关的应用中,可以实现1000:1或甚至更高的选择比。
公开的实施方式在制造包括各种电介质、半导体或金属层的多层结构中是有用的。示例性电介质材料包括氮化硅、氮氧化硅、二氧化硅、如氟化氧化硅(FSG)等掺杂的氧化硅、如硼磷硅酸盐玻璃(BPSG)和磷硅酸盐玻璃(PSG)等硅酸盐玻璃、通过原子层沉积(ALD)沉积的硅氧化物、ALD沉积的氮化硅、有机硅氧烷聚合物、碳掺杂的硅酸盐玻璃、氟化碳掺杂硅酸盐玻璃、倍半硅氧烷玻璃、金刚石类无定形碳,和碳掺杂的二氧化硅玻璃。其它合适的电介质材料可以形成多层结构中的一个或多个层。半导体层的实例包括硅、硅锗和锗。这种多层结构可以覆盖如阻挡层之类中间层和如多晶硅之类导电层或半导电层,例如铝、铜、钛、钨、钼或它们的合金之类的金属;如氮化钛之类氮化物;以及如硅化钛、硅化钴、硅化钨和硅化钼之类金属硅化物。
图1是描绘根据所公开的实施方式的方法的操作的工艺流程图。在多种实施方式中,在图1的操作过程中可任选地使惰性气体流动。示例性惰性气体包括氩、氦、氖、氪、氮和氙。操作可以在诸如处理室(其中可以容纳衬底)之类的装置中执行。处理室可以包括喷头和支撑衬底的基座,通过该喷头蚀刻剂可以被引入室中或室的处理区域中。处理室可以包括等离子体产生区域或连接到远程等离子体产生器。在图3、图4和图5中描绘了示例性处理室,这在下文进一步详细描述。
衬底可以是硅晶片(例如,200毫米的晶片,300毫米的晶片,450毫米的晶片),其包括具有一个(种)或多个(种)层的材料的晶片,材料例如沉积在晶片上的电介质、导电或半导电材料。例如,衬底可以是具有在其上沉积的至少一个氮化硅层和至少一个氧化硅层的硅晶片。衬底还可以包括各种形貌特征。这样的特征可以由狭窄和/或内凹(re-entrant)的开口,特征内的收缩,以及高的深宽比中的一个或多个来表征。在一些实施方式中,特征的深宽比可以为至少约2:1,至少约10:1,至少约20:1,至少约50:1或更高。
在图1的操作102中,来自硅源的硅被提供给等离子体,等离子体通常包含一种或多种蚀刻剂物质或其前体。等离子体中可存在有多种物质,诸如离子、电子、自由基、中性物质、亚稳定物质,和其它物质。硅源可以被提供至等离子体区域,等离子体区域被定义为在或靠近其中产生等离子体和/或等离子体流动的区域。在一些实施方式中,等离子体区域在衬底的上游,或者在处理室内或在处理室外。例如,衬底的上游和处理室内的等离子体区域可以是在喷头和衬底之间的区域或在喷头处或喷头附近的区域。替代地,例如,衬底的上游和处理室外的等离子体区域可以在远程等离子体产生器中。在一些实施方式中,等离子体区域可以在远程等离子体产生器的下游,使得硅被引入远程等离子体产生器的下游的等离子体。下面提供了进一步的示例。
在一些实施方式中,硅从多个源被提供,例如,从固体硅源和流体硅源两者。流体硅源包括气体硅源和液体硅源。液体硅源可以夹带在蒸气中传输到室中。在一些实施方式中,通过使用一个以上的硅源,提高氮化硅比氧化硅和硅的蚀刻选择比。
固体硅源可以是任何固体含硅化合物。示例性固体硅源包括硅、石英、氧化硅、硅锗、碳化硅和其组合物。(在替代的实施方式中,可使用其它类型的固体代替含硅源,例如铝或钛,但是可谨慎使用这样的固体源以防止污染衬底。)在多种实施方式中,固体硅源可位于等离子体区域或等离子体区域附近。在一些实施方式中,在硬件中可选择固体硅源的位置以提高选择比。其中固体硅源可以被放置的位置的实例包括在处理室中的衬底上方,衬底和电极之间,衬底和喷头之间,在喷头或喷头附近,喷头的上游,处理室的等离子体产生区域中,远程等离子体产生器中。在一些实施方式中,固体硅源被放置在处理室的一个或多个位置上。
在一些实施方式中,固体硅源可以是处理室的部件。可以由固体硅源组成的处理室部件或可以包括固体硅源的处理室部件的示例包括气体扩散器环、适配器环和喷头。硅源也可以是连接到处理室壁或以其他方式放置在处理室中、等离子体产生器中或其他适当的等离子体区域中的其他非功能部件。例如,硅棒可放置在室中。在一些实施方式中,固体硅源是可被固定到在先前安装的蚀刻工具中的处理室的场改装套件或补充部件的部件。在一些实施方式中,固体硅源可以是蚀刻装置硬件的功能性或非功能性牺牲部件,使得其在蚀刻过程完全地或部分地消耗。
在操作102中,替代固体硅源或除了固体硅源以外,还可从流体硅源提供硅。示例性流体硅源包括硅烷类,例如硅烷(SiH4)、乙硅烷(Si2H6),四氟硅烷或四氟化硅(SiF4);四氯化硅(SiCl4);正硅酸四乙酯(TEOS);和四甲基硅烷((CH3)4Si)。如上所述,流体硅源可以作为气体或液体提供。在一些实施方式中,液体硅源以气相被提供到等离子体。例如,如TEOS之类液体硅源可以在以气相被提供到等离子体之前在鼓泡器中被气化。
流体硅源的流速可取决于在蚀刻期间与等离子体一起使用的处理气体的类型和流速,处理室体积以及在衬底上要蚀刻的氮化硅的量。如果蚀刻工艺涉及较高流速的工艺气体,则可以使用较高流速的流体硅源。在一些实施方式中,高度稀释的流体硅源(例如,具有小于约1%的硅的气体)可能不足以提高选择比。在一些实施方式中,包括硅源、氟化气体、惰性气体和氧化剂的流入等离子体的气体的组合物的至少约9%是流体硅源。在一些实施方式中,在处理室中含硅气体的流速比流入蚀刻装置的等离子体区域的气体的总流速的约10%更低,或比流入蚀刻装置的等离子体区域的气体的总流速的约5%更低。在一些实施方式中,进入容纳衬底的室中的气体的总流量的至少约0.5%(体积)是硅源。在一些实施方式中,其它类型的气体也可以与硅源组合流动,如一氧化碳,可以谨慎地使这些气体流动以防止在衬底上的污染。
在操作104中,衬底被暴露于含氟的蚀刻剂物质。当氟化气体被用来产生蚀刻物质时,公开的实施方式适用于提高蚀刻选择比。氟化气体可以是任何合适的含氟蚀刻剂,例如氟(F2)、四氟化碳(CF4)、六氟乙烷(C2F6)、六氟丙烯(C3F6),八氟丙烷(C3F8)、1,3-六氟丁二烯(C4F6)、八氟环丁烷(C4F8)、全氟环戊烯(C5F8)、六氟化硅(SiF6),和三氟化氮(NF3)。在多种实施方式中,氟化气体是不含烃的氟化气体。当等离子体被点燃时,等离子体产生器中的氟化气体和在某些情况下的其他气体形成蚀刻物质。蚀刻物质可以包括离子、电子、自由基、中性物质、亚稳定物质、其他物质、以及它们的组合物。在多种实施方式中,主要蚀刻物质包含离子和自由基。
在一些实施方式中,可以在操作104中使用具有化学式CFx或CHxFy的含烃氟化气体,其中x和y是整数。实例包括CH2F2、CH3F和CHF3。在一些这样的实施方式中,除了不含烃的氟化气体以外,还可以使用含烃氟化气体。例如,在一些实施方式中,氟化气体包括CF4和CH2F2的组合。在一些实施方式中,氟化气体包括作为唯一的含氟化合物的CF4。在引入到等离子体产生器的气体混合物中可以存在惰性气体或不存在惰性气体。例如,CF4、CH2F2、CH3F、CHF3,和氩气的组合物可以被引入等离子体产生器。
虽然先前的选择性蚀刻技术依赖于聚合物的形成以保护某些表面不受蚀刻,但所描述的方法的多种实施方式可避免使用聚合气体。例如,如果使用的话,则气体混合物中含烃氟化气体或含碳氟化气体的比例可以小于约5%,同时仍保持高的对氧化物和硅的蚀刻选择比。
在一些实施方式中,本发明描述的方法不在衬底上形成聚合层或保护层,从而可以有助于较高效的蚀刻工艺。然而,在一些实施方式中,在也涉及聚合的方法中所公开的实施方式可以用于提高氮化硅的蚀刻选择比。例如,在其中CH3F被用来在衬底的表面上聚合以保护暴露的氧化硅或多晶硅层的工艺中,提供来自硅源的硅至等离子体可以提高氮化硅的蚀刻选择比。
衬底也可被暴露于额外的工艺气体以促进蚀刻工艺,工艺气体如一种或多种氧化剂和/或载气。在操作104的过程中,用于促进氮化硅的选择性蚀刻的额外的工艺气体也可被引入到室中。在多种实施方式中,一种或多种氧化剂与氟化气体一起流动或在使氟化气体流动之前使一种或多种氧化剂流动。某些氧化剂可以具有化学式NOx。氧化剂的例子包括O2、N2、N2O、NO、NO2和它们的组合物。在多种实施方式中,在操作104中可使诸如O2和N2O之类氧化剂和氟化气体的组合物流动,氟化气体诸如CFx,其中x是整数(例如,CF4);CHxFy,其中x和y是整数(例如,CH2F2);CH3F;NF3;或它们的组合物。在一些实施方式中,NO可被直接添加到室或通过两种或多种反应物的反应而形成。使用NO高选择性蚀刻氮化硅的例子在2014年12月1日提交的名称为“SELECTIVE NITRIDE ETCH”(代理人案卷No.LAMRP146/3526-1US)的美国专利申请No.14/576020中详细描述,其全部内容通过参考引入本文。不像通常不起蚀刻氮化硅的物质的作用的诸如氩气之类的载气,氧化剂可以起蚀刻剂物质的作用。
根据多种实施方式,在引入硅源的区域中可以或可以不产生等离子体。例如,可以在硅源的上游产生等离子体,其中通过使等离子体穿过固体硅源,将流体硅源与等离子体产生器的下游的等离子体混合等,将硅源引入等离子体。在一些实施方式中,在相对于等离子体产生器的不同位置可以引入多个硅源。例如,流体硅源可以与氟化气体一起被引入至处理室的处理区域的上游的等离子体产生器,硅源位于处理室的内部。
在多种实施方式中,等离子体可以是包括感应耦合等离子体,电容耦合等离子体、微波激发等离子体或任何类型的下游等离子体的任何适当的等离子体。在多种实施方式中,利用感应耦合等离子体执行根据公开的实施方式的操作可能是更有效的。感应耦合等离子体的等离子体密度可大于电容耦合等离子体的等离子体密度。感应耦合等离子体与电容耦合等离子体相比可以具有较低的等离子体能量。
在等离子体中高浓度的氟原子可降低蚀刻选择比。固体硅源的存在可减少等离子体中的原子氟的量,使得从等离子体产生的原子氟与固体硅源反应,而非与衬底上的材料反应。例如,从氟化气体所产生的蚀刻物质可以蚀刻来自固体硅源的表面的硅。来自固体硅源的硅可以与等离子体中产生的原子氟反应并消耗等离子体中存在的原子氟的量。同样地,当等离子体被点燃时,从氟化气体产生的等离子体可以与流体硅源反应,以消耗在等离子体中存在的氟原子的量。
可以控制等离子体的条件以调节蚀刻物质和硅源之间的反应。例如,在一些实施方式中,在选择性蚀刻氮化硅期间可控制固体硅源的温度以调节从固体硅源蚀刻的硅的量。在处理期间通过改变固定或连接到硅源的部件的温度可控制温度。取决于等离子体产生和蚀刻工艺的条件,来自一些固体硅源的颗粒可导致轻微的缺陷,因此可调节等离子体,从而调节固体硅源的蚀刻速率并减少缺陷。在公开的实施方式中,可控制诸如等离子体功率和频率、在蚀刻工艺中使用的流体硅源和气体的流速、温度、压强、硅源位置、固体硅源的表面积、和固体硅源的组合物之类的参数,以减少在衬底上的缺陷的数量,并且实现氮化硅比氧化硅、硅和或其它暴露的衬底表面材料的高蚀刻选择比。
在操作106中,利用对衬底上的其它暴露材料(如氧化硅和硅)的蚀刻选择比选择地蚀刻在衬底上的氮化硅。从硅源引入硅可提高或降低蚀刻速率。例如,某些蚀刻物质可与硅源反应,从而降低氮化硅的蚀刻速率。在其他实施方式中,例如,如果所用的硅源是氟化硅(SiFx)气体,则可增加蚀刻速率。当等离子体被点燃时,SiFx产生硅和氟等离子体,由此一些氟等离子体被用作用于选择性地蚀刻氮化硅的蚀刻物质。
用于相对于图1描述的方法的工艺条件取决于衬底的尺寸、衬底的组合物、蚀刻化学物的量、室体积和使用的等离子体处理工具的类型。室的压强可取决于等离子体室的类型。室压强可保持在适合于在室中维持等离子体的水平。在一些实施方式中,可监测和控制固体硅源的温度为介于约0℃和约500℃之间,或介于约10℃和约400℃之间,或约100℃,或约200℃,或约300℃,或约400℃。在一些实施方式中,在高于约100℃的温度下执行公开的实施方式。例如,在固体硅源位于等离子体产生器的线圈或在线圈附近的情况下,固体硅源可以被加热到大于约300℃的温度。
在多种实施方式中,在处理室中的蚀刻工艺可在不同于或类似于固体硅源的温度的温度下进行,例如在衬底或基座温度下进行。温度可以是衬底温度,其与基座温度相耦合。基座温度可以被用作用于公开的实施方式的衬底温度的代表(proxy)。在一些实施方式中,在介于约0℃和约80℃之间的基座温度下进行蚀刻工艺。在一些实施方式中,取决于室体积、氟化气体的量、硅源的量、使用的硅源类型和等离子体处理的条件,温度可以较高或较低。
回到图1,在操作108中,可以周期性任选地重复操作102-106来选择性地蚀刻氮化硅。实现的蚀刻选择比可以是至少约100:1,或至少约500:1,或至少约1000:1。在一些实施方式中,蚀刻选择比是无穷大的。
在一些实施方式中,在选择性地蚀刻氮化硅之后,在衬底上执行后处理。在2014年12月1日提交的名称为“SELECTIVE NITRIDE ETCH”的美国专利申请No.14/576020(代理人案卷No.LAMRP146/3526-1US)中描述了如脱氟之类的示例性后处理操作。
图2A和2B提供了其中可以执行公开的实施方式的图案化方案的实施例。图2A示出了具有衬底层201、氮化硅层202、二氧化硅层203和掩模层204的半导体衬底的横截面。在图2A中所描绘的横截面已被部分地图案化以形成两个沟槽或者通孔205。衬底层201可以是硅衬底的顶部、硅层或其它材料。
图2B示出了衬底,其中掩模层204下方的氮化硅层202的暴露部分被选择性地蚀刻至二氧化硅层203,至掩模层204,至衬底层201。诸如上面关于图1描述的方法之类的方法可以用于以高选择性蚀刻氮化硅以形成如图2B中所示这样的结构。
装置
在诸如等离子体蚀刻室之类的处理室中可进行公开的实施方式。例如,上述方法可在感应耦合等离子体或电容耦合等离子体室或下游等离子体室中进行。
图3是根据多种实施方式的感应耦合等离子体蚀刻室的示例的示意图。等离子体蚀刻室300包括上电极302和下电极304,在上电极302和下电极304之间可产生等离子体。在一些实施方式中,上电极302和下电极304之间的区域是等离子体区域350a。来自硅源的硅可被提供至在等离子体区域350a中产生的等离子体。在一些实施方式中,如硅适配器环350b之类的固体硅源,或者等离子体室的其他部件可位于上电极302或在上电极302附近。
其上具有氮化硅膜并如上所述的衬底399可以被放置在下电极304上并可以通过静电卡盘(ESC)固定在适当的位置。也可以采用其它夹持机构。等离子体蚀刻室300包括等离子体约束环306,其将等离子体维持在衬底上方并远离室壁。可以采用其它等离子体约束结构,例如作为充当内壁的护罩或圆顶。在一些实施方式中,等离子体蚀刻室300可以不包括任何这样的等离子体约束结构。
在图3的实施例中,等离子体蚀刻室300包括两个射频(RF)源,连接到上电极302的RF源310和连接到下电极304的RF源312。RF源310和312中的每一个可以包括任何适当的频率的一个或多个源,适当的频率包括2MHz、13.56MHz、27MHz和60MHz。气体可以从一个或多个气体源314、316和318被引入室300。例如,气体源314可包括惰性气体,气体源316可包括氧化剂(如一氧化二氮(N2O)和氧(O2)),而气体源318可以包括氟化气体。在另一实例中,气体源314可包括惰性气体,气体源316可包括O2和N2O或NOx(如NO或NO2),气体源318可包括氟化气体(例如,CF4、CH2F2)。在一些实施方式中,硅可以从流到等离子体区域350a的流体硅源被提供到等离子体,如通过气体入口320提供。例如,气体源314可以包括含硅气体,气体源316可以包括N2O和O2,气体源318可以包括氟化气体。气体可以通过入口320被引入到室,过量气体和反应副产物经由排放泵322排出。可以采用的等离子体蚀刻室的一个例子是从美国加州弗里蒙特可购得的Lam Research Corp.的FlexTM反应离子蚀刻工具。等离子体蚀刻室的进一步描述可在美国专利No.6,841,943和No.8,552,334中找到,其全部内容通过引用并入本文。
回到图3,控制器330被连接到RF源310和312以及与气体源314、316和318相关联的阀,以及排放泵322。在一些实施方式中,控制器330控制等离子体蚀刻室300的所有活动。控制器330可以执行在大容量存储装置340中存储的、加载到存储器装置342的、并在处理器344执行的控制软件338。替代地,控制逻辑可被硬编码在控制器330中。专用集成电路、可编程逻辑器件(例如,现场可编程门阵列,或FPGA)等可以用于这些目的。在下面的讨论中,无论在哪里使用“软件”或“代码”,在它的位置可使用功能上类似的硬编码逻辑。控制软件338可包括用于控制定时,气体的混合物,气体流速,室压强,室温度,固体硅源温度,晶片或基座温度,RF频率,RF功率电平,衬底基座、卡盘和/或基座的位置,和通过等离子体蚀刻室300执行的特定工艺的其它参数。控制软件338可以以任何合适的方式进行配置。例如,可以编码各种处理工具部件子程序或控制对象以控制用于执行各种处理工具的处理的处理工具部件的操作。控制软件338可以任何合适的计算机可读编程语言来编码。
在一些实施方式中,控制软件338可包括用于控制上述各种参数的输入/输出控制(IOC)测序指令。在一些实施方式中可以采用其他计算机软件和/或存储在与控制器330相关联的大容量存储装置340和/或存储器设备342上的程序。用于此目的的程序或程序的部分的例子包括工艺气体控制程序、压力控制程序以及RF源控制程序。
工艺气体控制程序可包括用于控制气体组成(例如,如本文所述的氟化气体、流体硅源、氧化剂)和流速以及任选用于在蚀刻之前使气体流入室以稳定室中的压力的代码。压强控制程序可包括用于通过调节例如在室的排放系统中的节流阀,流入室中的气体等来控制室中的压强的代码。RF源控制程序可包括用于根据本发明的实施方式设置施加至电极的RF功率电平的代码。
在一些实施方式中,可以存在与系统控制器330相关联的用户界面。用户界面可以包括显示屏、装置和/或工艺条件的图形软件显示器、以及诸如定点设备、键盘、触摸屏、麦克风等用户输入设备。
在一些实施方式中,由系统控制器330调节的参数会涉及工艺条件。非限制性实例包括工艺气体组成和流速、基座温度,固体硅源的温度,压力,等离子体条件(例如RF偏置功率电平,在多区线圈的区域中的电流)等。这些参数可以以配方的形式提供给用户,配方可以利用所述用户界面输入。
用于监控处理的信号可以由系统控制器330的模拟和/或数字输入连接件从各种处理工具传感器提供。用于控制处理的信号可以是等离子体蚀刻室300的模拟和数字输出连接件上的输出。可被监测的传感器的非限制性实例包括质量流量控制器、压力传感器(例如压力计)、热电偶、等等。经适当编程的反馈和控制算法可以与来自这些传感器的数据一起使用,以保持工艺条件。
系统控制器330可以提供用于执行上述选择性蚀刻处理的程序指令。所述程序指令可以控制多种处理参数,如RF偏置功率电平、在多区线圈的区域中的电流、压强、基座温度、固体硅源的温度、气体流率等。所述指令可以控制这些参数以根据本发明所描述的多种实施方式选择性地蚀刻氮化硅膜。
控制器330将通常包括一个或多个存储器设备和被配置成执行指令的一个或多个处理器以使该装置将执行根据本发明所公开的实施方式的方法。例如,如上所述,包含用于控制根据本发明所公开的实施方式的处理操作的指令的机器可读介质可以耦合到控制器330。
在一些实现方式中,控制器330是系统控制器的一部分或形成系统控制器的一部分,该系统控制器是系统的一部分,该系统可以是上述实例的一部分。这种系统可以包括半导体处理设备,该半导体处理设备包括一个或多个处理工具、一个或多个处理室、用于处理的一个或多个平台和/或专用的处理组件(晶片基座、气流系统等)。这些系统可以与用于控制它们在处理半导体晶片或衬底之前、期间和之后的操作的电子器件一体化。电子器件可以称为“控制器”,该控制器可以控制一个或多个系统的各种部件或子部件。根据处理条件和/或系统的类型,系统控制器可以被编程以控制本发明所公开的任何工艺,包括控制工艺气体输送、温度设置(例如,加热和/或冷却)、压强设置、真空设置、功率设置、射频(RF)产生器设置、RF匹配电路设置、频率设置、流速设置、流体输送设置、位置及操作设置、晶片转移进出工具和其他转移工具和/或与专用系统连接或通过接口连接的装载锁。
宽泛地讲,系统控制器可以定义为接收指令、发布指令、控制操作、启用清洁操作、启用端点测量等等的具有各种集成电路、逻辑、存储器和/或软件的电子器件。集成电路可以包括存储程序指令的固件形式的芯片、数字信号处理器(DSP)、定义为专用集成电路(ASIC)的芯片和/或一个或多个微处理器或执行程序指令(例如,软件)的微控制器。程序指令可以是以各种单独设置的形式(或程序文件)通信到控制器的指令,该设置定义用于在半导体晶片或系统上或针对半导体晶片或系统执行特定处理的操作参数。在一些实施方式中,操作参数可以是由工艺工程师定义的用于在制备衬底的一个或多个(种)层、材料、金属、氧化物、硅、二氧化硅、表面、电路和/或管芯期间完成一个或多个处理步骤的配方(recipe)的一部分。
在一些实现方式中,系统控制器可以是与系统集成、耦接或者说是通过网络连接系统或它们的组合的计算机的一部分或者与该计算机耦接。例如,系统控制器可以在“云端”或者是可以允许远程访问衬底处理的fab主机系统的全部或一部分。计算机可以启用对系统的远程访问以监测制造操作的当前进程,检查过去的制造操作的历史,检查多个制造操作的趋势或性能标准,改变当前处理的参数,设置处理步骤以跟随当前的处理或者开始新的工艺。在一些实例中,远程计算机(例如,服务器)可以通过网络给系统提供工艺配方,网络可以包括本地网络或互联网。远程计算机可以包括允许输入或编程参数和/或设置的用户界面,该参数和/或设置然后从远程计算机传输到系统。在一些实例中,系统控制器接收数据形式的指令,该指令指明在一个或多个操作期间将要执行的每个处理步骤的参数。应当理解,参数可以针对将要执行的工艺类型以及工具类型,系统控制器被配置成连接或控制该工具类型。因此,如上所述,系统控制器可以例如通过包括一个或多个分立的控制器而分布,这些分立的控制器通过网络连接在一起并且朝着共同的目标(例如,本发明所提供的工艺和控制)工作。用于这些目的的分布式控制器的实例可以是与结合以控制室内工艺的一个或多个远程集成电路(例如,在平台水平或作为远程计算机的一部分)通信的室上的一个或多个集成电路。
在非限制性的条件下,示例的系统可以包括等离子体蚀刻室或模块、沉积室或模块、旋转清洗室或模块、金属电镀室或模块、清洁室或模块、倒角边缘蚀刻室或模块、物理气相沉积(PVD)室或模块、化学气相沉积(CVD)室或模块、原子层沉积(ALD)室或模块、原子层蚀刻(ALE)室或模块、离子注入室或模块、轨道室或模块、剥离室或模块、以及在半导体晶片的制备和/或制造中可以关联上或使用的任何其他的半导体处理系统。
如上所述,根据工具将要执行的一个或多个工艺步骤,系统控制器可以与一个或多个其他的工具电路或模块、其他工具组件、组合工具、其他工具界面、相邻的工具、邻接工具、位于整个工厂中的工具、主机、另一个控制器、或者在将晶片的容器往来于半导体制造工厂中的工具位置和/或装载口搬运的材料搬运中使用的工具通信。
替代地,公开的实施方式可以在电容耦合等离子体蚀刻室(如在图4中所示的室400)中进行。室400包括内部402,内部402通过连接到腔的下壁的出口404的真空泵保持在所需的真空压强下。内部402包括其中可以产生等离子体的等离子体区域450。固体硅源可以是室400的组件,或连接到室400的部件。在一些实施方式中,如适配器环450a等固体硅源可被放置在气体分配板424或气体分配板424附近或在圆筒形或圆锥形加热衬垫426或其附近。在一些实施方式中,固体硅源可以是扩散器环(未示出)、杆(未示出),或在室400中的硅零件(未示出)。
诸如氟化气体等蚀刻气体可以被供给到喷头配置以从一个或多个气体源406供应气体到围绕电介质窗口410的下侧延伸的气室408。流体硅源也可以被提供给通向气室408的喷头布置。通过从RF源412供给RF能量至外部RF天线414可以在室中产生高密度等离子体,外部RF天线414例如具有在室的顶部上的电介质窗口410外部的一匝或多匝的平面螺旋线圈。等离子体产生源可以是以真空密封的方式可拆卸地安装在室的上端部的模块安装配置的一部分。
半导体衬底416(例如包括氮化硅的衬底)被放置在室内在衬底支撑件418上,衬底支撑件418例如由来自室的侧壁的模块化安装配置可拆卸地支撑的悬臂卡盘配置。衬底支撑件418可以包括用于在衬底的处理过程中供给RF偏置至衬底的下电极。
衬底支撑件418以悬臂方式安装在支承臂的一端,使得通过使组件穿过在室的侧壁中的开口,可以从该室移除整个衬底支撑件/支撑臂组件。衬底支撑件418可包括诸如静电卡盘420之类的卡盘装置,衬底416可以由电介质聚焦环422围绕。卡盘可以包括在蚀刻工艺期间施加RF偏置于衬底的RF偏置电极。由一个或多个气体源406供给的蚀刻气体和流体硅源可以流动通过在窗口410和下面的气体分配板424之间的通道并通过在板424中的气体出口进入内部402。例如,如硅烷气体之类的流体硅源可以从气体源406流动通过气体分配板424至等离子体区域450。室还可以包括从板424延伸的圆筒形或锥形加热衬垫426。
如上述关于图3的系统控制器可以用图4中的蚀刻室来实现。
图5是可以用于执行所公开的实施方式的替代蚀刻反应器501的各种组件的简化示意图。如图所示,反应器501包括处理室503,处理室503包围反应器501的其它部件并用来容纳等离子体。在一个实施例中,处理室壁由铝、氧化铝和/或其他合适的材料制成。图5所示的实施方式具有两个等离子体源:顶RF线圈505和侧RF线圈507。在一些实施方式中,这种线圈配置可以是多区线圈,其中顶RF线圈505构成一个区域,侧射频线圈507构成另一个区域。顶RF线圈505是中频或MFRF线圈,侧RF线圈507是低频或LFRF线圈。在图5中所示的实施方式中,MFRF频率可以是从430–370kHz,LFRF频率是从340-470kHz。然而,也可使用具有单个等离子体源的装置。
固体硅源550a和550b可以沿着在顶RF线圈505和侧RF线圈507或它们附近的反应器的壁555放置。在一些实施方式中,固体硅源550a和550b是适配器环。在一些实施方式中,固体硅源是硅扩散器环550c。在多种实施方式中,气体可从一个或多个气源被引入反应器501(未示出)。例如,流体硅源可以被引入反应器501进入等离子体区550d。气体源还可以包括惰性气体,另外的气体源可包括氧化剂(如N2O和O2),另一种气体源可以包括氟化气体(例如CF4)。这些气体可以被引入到反应器501,并产生在等离子体区域550d中的等离子体。在一个实施例中,如硅烷等含硅气体、惰性气体、氧化剂和氟化气体被引入反应器501,以产生处于等离子体区域550d或在等离子体区域550d附近的等离子体。
在反应器中,晶片基座509支撑衬底511。包括用于供给热传递流体的线路513的热传输子系统控制衬底511的温度。晶片卡盘和热传递流体系统能方便维持适当的晶片温度。
在一些实施方式中,高频RF的HFRF源515作用于使衬底511电偏置并吸引带电蚀刻物质到衬底上用于蚀刻操作。例如,来自源515的电能经由电极或电容耦合被耦合到衬底511。要指出的是,施加到衬底的偏置不必是RF偏置。也可以使用其它频率和DC偏置。在多种实施方式中,在蚀刻过程中不使用偏置。
如上述关于图3的系统控制器可以用图5中的蚀刻室来实现。
例如上面相对于图3、图4和图5描述的反应器和模块之类的反应器和模块可以在装置或工具中。一般地,装置可以包括容纳一个或多个晶片并适合晶片处理的一个或多个室或“反应器”(有时包括多个站)。每个室可以容纳用于处理的一个或多个晶片。一个或多个室保持晶片在确定的位置或多个位置(在该位置中有或没有运动,例如旋转、振动或其他搅动)上。而在过程中,每个晶片通过基座、晶片卡盘和/或其他晶片保持装置保持在适当的位置上。对于其中晶片被加热的某些操作,该装置可包括如热板之类的加热器。
本发明所述的装置/方法可以与光刻图案化工具或者处理结合使用,例如用于制造或者生产半导体器件、显示器、LED、光伏板等。典型地,但不必然地,这样的工具/方法将在普通的制造设施中一起使用或进行。膜的光刻图案化通常包括以下操作中的一些或所有,每个操作启用多个可行的工具:(1)使用旋涂或喷涂工具在工件,即,衬底上涂覆光致抗蚀剂;(2)使用热板或加热炉或紫外线固化工具固化光致抗蚀剂;(3)使用例如晶片步进曝光机之类的工具使光致抗蚀剂暴露于可见光或紫外线或X射线;(4)使抗蚀剂显影以便选择性地去除抗蚀剂并且从而使用例如湿式清洗台之类的工具将其图案化;(5)通过使用干式或等离子体辅助蚀刻工具将抗蚀剂图案转印到下方的膜或工件上;并且(6)使用例如射频或微波等离子体抗蚀剂剥离器之类的工具去除抗蚀剂。
实验
实验1
执行示出在硅源的存在下提高氮化硅比氧化硅和多晶硅的蚀刻选择比的实验。测试了三个处理,并在两种不同的室环境中测试每一处理。一种室环境被用于进行没有硅源的处理。另一种室环境被用来进行具有硅源的处理。在硅源室中,10个固体硅芯片被固定到靠近线圈的等离子体产生器(类似于上面相对于图5所述的等离子体产生器)的壁上。
在处理A中,在2000W的等离子体功率下使用感应耦合等离子体,在1.5托的室压强和10℃的基座温度下,将包括氮化硅、氧化硅和多晶硅的衬底暴露于N2O、O2和CF4
在处理B中,在2000W的等离子体功率下使用感应耦合等离子体,在1.5托的室压强和10℃的基座温度下,将包括氮化硅、氧化硅和多晶硅的衬底暴露于N2O、O2和CH2F2
在处理C中,在2000W的等离子体功率下使用感应耦合等离子体,在1.5托的室压强和10℃的基座温度下,将包括氮化硅、氧化硅和多晶硅的衬底暴露于N2O、O2、CF4和不同比例的CF4/CH2F2
氮化硅与氧化物的蚀刻选择比总结于图6A的表和条形图中。如图所示,对于每一处理,由于硅源的存在提高蚀刻选择比-针对处理A,蚀刻选择比从33提高至47;针对处理B,蚀刻选择比从56提高至2000;针对处理C,蚀刻选择比从从57提高至1168。
氮化硅与多晶硅的蚀刻选择比总结于图6B的表和条形图中。类似在图6A中所示的对于氧化物的选择比结果,对于每一个处理,由于硅源的存在提高蚀刻选择比-针对处理A,蚀刻选择比5提高至115;针对处理B,蚀刻选择比从2提高至2000;针对处理C,蚀刻选择比从3.4提高至908。
实验2
进行了比较在有和没有使用硅源的情况下氮化硅与TEOS和多晶硅的蚀刻选择比的实验。第一组试验的实验是在1.5托的压强下进行的,其中感应耦合等离子体(ICP)的功率设定在2000W。在10℃的基座温度下使N2O和O2流动以促进蚀刻。
在第一组试验中,在无硅源的情况下将包括通过等离子体增强化学气相沉积(PECVD)沉积的氮化硅层、正硅酸四乙酯(TEOS)和多晶硅沉积的衬底暴露于四氟化碳(CF4)与氧气和一氧化二氮(O2/N2O)的混合物。这六个测试的选择比列于表1。
表1.没有硅源的氮化硅蚀刻选择比
对于第二组试验的实验是在约1000W的ICP功率,至少1托的压强下进行的。对于该蚀刻处理,使约10000sccm的N2O和O2一起流入室中,以促进蚀刻。
在第二组试验中,在具有相对于远程等离子体产生器的壁的粘附在线圈附近的10个固体硅芯片的室中将包括PECVD沉积的氮化硅层、TEOS和多晶硅的衬底暴露于CF4和O2/N2O。这些测试的蚀刻选择比总结于表2中。
表2.具有硅源的氮化硅蚀刻选择比
注意,表2相比于表1显示出蚀刻选择比的大幅度提高。氮化硅比TEOS和多晶硅两者的在表2中的蚀刻选择比为至少400,并且在一些试验中,大于1000。
实验3
进行了比较在有和没有使用硅源的情况下氮化硅与TEOS和多晶硅的蚀刻选择比的实验。在没有硅源的情况下进行测定氮化硅与TEOS的蚀刻选择比的第一组试验。在1.5托的室压强下,在10℃的基座温度下,将包括氮化硅和TEOS的衬底暴露于100sccm的NF3、2000sccm的N2、3000sccm的N2O和4900sccm的O2,在2000W ICP等离子体功率下持续45秒。然后在2000W ICP等离子体功率下将衬底暴露于4750sccm的N2O和4750sccm的O2,而在相同的室压强和基座温度下施加1000W偏置持续45秒的持续时间。SiN比TEOS的选择比被测定为65:1。
在等离子体产生器(类似于以上相对于图5描述的)中具有硅源扩散器环的情况下进行测定氮化硅与TEOS的蚀刻选择比的第二组试验。在10℃的基座温度下,在1.5托的室压强下,将包括氮化硅和TEOS的衬底暴露于NF3、N2、N2O和O2,在2000W ICP等离子体下持续45秒。然后在2000W ICP等离子体功率下将衬底暴露于相同的气流,在相同的室压强下和基座温度下,施加1000W偏置持续45秒的时间。SiN比TEOS的选择比被确定为是无穷大。
实验4
在另一个实验中,在无ICP功率的亚托级(sub-torr)压强下,在电容耦合等离子体中使用非N2O基化学品。室压强设定为500毫托,使100sccm的CF4流至室,并且在100℃下在200W的功率下施加偏置持续30秒。在一个试验中,在陶瓷圆顶中产生等离子体,并且不提供硅源。氮化硅比氧化物的选择比为2.3,氮化硅比多晶硅的选择比为0.85(即,蚀刻多晶硅比蚀刻氮化硅快)。在第二个试验钟,在包括硅源的陶瓷圆顶中产生等离子体。氮化硅比氧化物的选择比为2.9,氮化硅比多晶硅的选择比为1.56(蚀刻多晶硅比蚀刻氮化硅慢)。多晶硅蚀刻速率减少44%。这些结果表明所公开的实施方式提高了非N2O基氮化硅的蚀刻工艺的蚀刻选择比。
结论
虽然上述实施方式已经在一些细节为了清楚理解的目的进行了描述,但显而易见的是,某些变化和修改可在所附权利要求的范围内实施。应当注意,存在实现这些实施方式的处理、系统和装置的许多替代方式。因此,本实施方式应被认为是说明性的而不是限制性的,并且实施方式并不被限定于本发明给出的细节。

Claims (28)

1.一种蚀刻在衬底上的氮化硅的方法,该方法包括:
(a)将氟化气体引入等离子体产生器并点燃等离子体,以形成含氟蚀刻物质;
(b)从固体硅源提供硅至所述等离子体,所述固体硅源仅具有向所述等离子体提供硅的功能;以及
(c)将所述氮化硅暴露于所述含氟蚀刻物质,以相对于所述衬底上的其它含硅材料选择性地蚀刻所述氮化硅。
2.根据权利要求1所述的方法,其中所述固体硅源被提供到所述衬底的上游的所述等离子体。
3.根据权利要求1所述的方法,其中所述固体硅源被提供到远程等离子体产生器中的所述等离子体。
4.根据权利要求1所述的方法,其中所述固体硅源被提供到所述衬底和容纳所述衬底的室的喷头之间的所述等离子体。
5.根据权利要求1所述的方法,其中所述固体硅源被提供到在容纳所述衬底的室处的或在该室附近的所述等离子体。
6.根据权利要求1所述的方法,其中所述固体硅源包括两个或更多个硅源。
7.根据权利要求1所述的方法,其中所述固体硅源是选自由石英、硅、硅锗、碳化硅和氧化硅组成的组中的含硅化合物。
8.根据权利要求7所述的方法,其中所述固体硅源是环。
9.根据权利要求7所述的方法,其中所述固体硅源是杆。
10.根据权利要求1所述的方法,其中所述固体硅源被连接到所述等离子体产生器的壁上。
11.根据权利要求1-10中任一项所述的方法,其进一步包括引入流体硅源。
12.根据权利要求11所述的方法,其中进入容纳所述衬底的室的气体的总流量的至少0.5%(体积)是所述流体硅源。
13.根据权利要求11所述的方法,其中所述流体硅源是选自由硅烷、乙硅烷、四氟化硅、四氯硅烷、正硅酸四乙酯和四甲基硅烷组成的组中的含硅化合物。
14.根据权利要求1-10中任一项所述的方法,其中所述氟化气体包括非聚合含氟化合物。
15.根据权利要求1-10中任一项所述的方法,其中所述固体硅源清除在所述含氟蚀刻物质中产生的原子氟。
16.根据权利要求1-10中任一项所述的方法,其中所述其他含硅材料选自由氧化硅、多晶硅和硅组成的组。
17.根据权利要求1-10中任一项所述的方法,其还包括在(b)期间引入一种或多种氧化剂气体。
18.根据权利要求17所述的方法,其中所述氧化剂气体选自由氧气、一氧化二氮、一氧化氮、氮气和它们的组合物组成的组。
19.根据权利要求1-10中任一项所述的方法,其中所述氟化气体选自由F2、SF6、CF4、CHF3、CH2F2、NF3以及它们的组合物组成的组。
20.一种处理衬底的方法,该方法包括:
通过从固体硅源提供硅至等离子体,相对于所述衬底上的其它含硅材料选择性地蚀刻氮化硅,所述固体硅源仅具有向所述等离子体提供硅的功能,
其中所述等离子体形成用于选择性地蚀刻所述氮化硅的蚀刻物质。
21.一种用于处理半导体衬底的装置,该装置包括:
(a)一个或多个站,每个站包括喷头和用于保持包括氮化硅的衬底的基座;
(b)至少一个出口,其用于耦合到真空;
(c)用于耦合到气体源的一个或多个工艺气体进口;
(d)固体非功能性硅源;
(e)等离子体产生器;和
(f)控制器,其用于控制在所述装置中的操作,包括用于下列项的机器可读指令:
(i)使得氟化气体引入到所述等离子体产生器以及
(ii)使得点燃等离子体以形成含氟蚀刻物质。
22.根据权利要求21所述的装置,其中所述固体非功能性硅源在所述衬底的上游。
23.根据权利要求21所述的装置,其中所述固体非功能性硅源位于所述一个或多个站的所述喷头或所述喷头附近。
24.根据权利要求21所述的装置,其中所述固体非功能性硅源是含硅化合物,该含硅化合物选自硅、硅锗、碳化硅、和氧化硅。
25.根据权利要求21-24中任一项所述的装置,其中,所述机器可读指令还包括用于以下的指令:使得从流体硅源提供额外的硅至所述等离子体。
26.根据权利要求25所述的装置,其中,所述流体硅源是非氟化流体硅源。
27.根据权利要求26所述的装置,其中,所述非氟化流体硅源选自由硅烷、乙硅烷、正硅酸四乙酯和四甲基硅烷组成的组。
28.根据权利要求26所述的装置,其中,所述非氟化流体硅源是含硅气体,以及其中所述机器可读指令还包括用于以下的指令:使得所述含硅气体以小于流入一或多个站的气体的总流速的10%的流速被提供。
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10283615B2 (en) * 2012-07-02 2019-05-07 Novellus Systems, Inc. Ultrahigh selective polysilicon etch with high throughput
US10658222B2 (en) 2015-01-16 2020-05-19 Lam Research Corporation Moveable edge coupling ring for edge process control during semiconductor wafer processing
US10957561B2 (en) 2015-07-30 2021-03-23 Lam Research Corporation Gas delivery system
US9837286B2 (en) 2015-09-04 2017-12-05 Lam Research Corporation Systems and methods for selectively etching tungsten in a downstream reactor
US10192751B2 (en) 2015-10-15 2019-01-29 Lam Research Corporation Systems and methods for ultrahigh selective nitride etch
US10825659B2 (en) 2016-01-07 2020-11-03 Lam Research Corporation Substrate processing chamber including multiple gas injection points and dual injector
US10651015B2 (en) 2016-02-12 2020-05-12 Lam Research Corporation Variable depth edge ring for etch uniformity control
US10147588B2 (en) 2016-02-12 2018-12-04 Lam Research Corporation System and method for increasing electron density levels in a plasma of a substrate processing system
US10699878B2 (en) 2016-02-12 2020-06-30 Lam Research Corporation Chamber member of a plasma source and pedestal with radially outward positioned lift pins for translation of a substrate c-ring
US10438833B2 (en) 2016-02-16 2019-10-08 Lam Research Corporation Wafer lift ring system for wafer transfer
JP6670672B2 (ja) * 2016-05-10 2020-03-25 東京エレクトロン株式会社 エッチング方法
US10410832B2 (en) 2016-08-19 2019-09-10 Lam Research Corporation Control of on-wafer CD uniformity with movable edge ring and gas injection adjustment
KR20190038945A (ko) 2016-08-29 2019-04-09 도쿄엘렉트론가부시키가이샤 실리콘 질화물의 준원자 층 에칭 방법
US9934942B1 (en) * 2016-10-04 2018-04-03 Applied Materials, Inc. Chamber with flow-through source
US9779956B1 (en) * 2017-02-06 2017-10-03 Lam Research Corporation Hydrogen activated atomic layer etching
US10134600B2 (en) * 2017-02-06 2018-11-20 Lam Research Corporation Dielectric contact etch
WO2018156975A1 (en) 2017-02-23 2018-08-30 Tokyo Electron Limited Method of quasi-atomic layer etching of silicon nitride
KR102537742B1 (ko) 2017-02-23 2023-05-26 도쿄엘렉트론가부시키가이샤 자가 정렬 블록 구조물들의 제조를 위한 실리콘 질화물 맨드렐의 이방성 추출 방법
JP6796519B2 (ja) * 2017-03-10 2020-12-09 東京エレクトロン株式会社 エッチング方法
US10079154B1 (en) * 2017-03-20 2018-09-18 Lam Research Corporation Atomic layer etching of silicon nitride
WO2018226501A1 (en) * 2017-06-08 2018-12-13 Tokyo Electron Limited Method of plasma etching of silicon-containing organic film using sulfur-based chemistry
KR102440367B1 (ko) 2017-06-22 2022-09-05 삼성전자주식회사 Rps를 이용한 식각 방법 및 그 식각 방법을 포함한 반도체 소자 제조방법
US11270889B2 (en) * 2018-06-04 2022-03-08 Tokyo Electron Limited Etching method and etching apparatus
TWI808274B (zh) * 2018-10-26 2023-07-11 日商關東電化工業股份有限公司 含有具有不飽和鍵之含硫氟碳化合物的乾式蝕刻氣體組成物及使用其之乾式蝕刻方法
WO2020096722A1 (en) * 2018-11-08 2020-05-14 Lam Research Corporation Nitride films with improved etch selectivity for 3d nand integration
JP7129932B2 (ja) * 2019-02-28 2022-09-02 株式会社Screenホールディングス 基板処理方法および基板処理システム
CN111696863B (zh) * 2019-03-15 2024-04-12 北京北方华创微电子装备有限公司 硅介质材料刻蚀方法
TW202117847A (zh) * 2019-07-17 2021-05-01 美商得昇科技股份有限公司 使用沉積製程和蝕刻製程的工件處理
US11651969B2 (en) * 2019-07-18 2023-05-16 Kioxia Corporation Etching method, semiconductor manufacturing apparatus, and method of manufacturing semiconductor device
US11605536B2 (en) 2020-09-19 2023-03-14 Tokyo Electron Limited Cyclic low temperature film growth processes
US12009218B2 (en) * 2022-05-06 2024-06-11 Applied Materials, Inc. Pulsed etch process

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4793897A (en) * 1987-03-20 1988-12-27 Applied Materials, Inc. Selective thin film etch process
US6024826A (en) * 1996-05-13 2000-02-15 Applied Materials, Inc. Plasma reactor with heated source of a polymer-hardening precursor material
US6074959A (en) * 1997-09-19 2000-06-13 Applied Materials, Inc. Method manifesting a wide process window and using hexafluoropropane or other hydrofluoropropanes to selectively etch oxide
TW201201275A (en) * 2010-03-04 2012-01-01 Tokyo Electron Ltd Plasma etching method, semiconductor device manufacturing method, and plasma etching apparatus
CN103779203A (zh) * 2012-10-17 2014-05-07 株式会社日立高新技术 等离子蚀刻方法

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8004005A (nl) 1980-07-11 1982-02-01 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
US4431477A (en) 1983-07-05 1984-02-14 Matheson Gas Products, Inc. Plasma etching with nitrous oxide and fluoro compound gas mixture
EP0424299A3 (en) 1989-10-20 1991-08-28 International Business Machines Corporation Selective silicon nitride plasma etching
DE69226253T2 (de) * 1992-01-24 1998-12-17 Applied Materials, Inc., Santa Clara, Calif. Plasmaätzverfahren und Reaktor zur Plasmabearbeitung
US5722668A (en) * 1994-04-29 1998-03-03 Applied Materials, Inc. Protective collar for vacuum seal in a plasma etch reactor
US6048435A (en) * 1996-07-03 2000-04-11 Tegal Corporation Plasma etch reactor and method for emerging films
KR100295518B1 (ko) 1997-02-25 2001-11-30 아끼구사 나오유끼 질화실리콘층의에칭방법및반도체장치의제조방법
US6060400A (en) 1998-03-26 2000-05-09 The Research Foundation Of State University Of New York Highly selective chemical dry etching of silicon nitride over silicon and silicon dioxide
US6579805B1 (en) 1999-01-05 2003-06-17 Ronal Systems Corp. In situ chemical generator and method
US6544429B1 (en) * 1999-03-25 2003-04-08 Applied Materials Inc. Enhancement of silicon oxide etch rate and substrate selectivity with xenon addition
US6797189B2 (en) * 1999-03-25 2004-09-28 Hoiman (Raymond) Hung Enhancement of silicon oxide etch rate and nitride selectivity using hexafluorobutadiene or other heavy perfluorocarbon
EP1214459B1 (en) 1999-08-17 2009-01-07 Tokyo Electron Limited Pulsed plasma processing method and apparatus
US6962879B2 (en) 2001-03-30 2005-11-08 Lam Research Corporation Method of plasma etching silicon nitride
US7049052B2 (en) * 2003-05-09 2006-05-23 Lam Research Corporation Method providing an improved bi-layer photoresist pattern
US7129171B2 (en) 2003-10-14 2006-10-31 Lam Research Corporation Selective oxygen-free etching process for barrier materials
US20050155625A1 (en) 2004-01-20 2005-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Chamber cleaning method
KR100581357B1 (ko) * 2004-05-28 2006-05-17 이학주 고체 원소의 플라즈마 발생 방법 및 이를 위한 플라즈마소스
US7338907B2 (en) 2004-10-04 2008-03-04 Sharp Laboratories Of America, Inc. Selective etching processes of silicon nitride and indium oxide thin films for FeRAM device applications
US7288482B2 (en) 2005-05-04 2007-10-30 International Business Machines Corporation Silicon nitride etching methods
US7309646B1 (en) 2006-10-10 2007-12-18 Lam Research Corporation De-fluoridation process
US8969151B2 (en) 2008-02-29 2015-03-03 Globalfoundries Singapore Pte. Ltd. Integrated circuit system employing resistance altering techniques
US8809196B2 (en) 2009-01-14 2014-08-19 Tokyo Electron Limited Method of etching a thin film using pressure modulation
TW201123293A (en) 2009-10-26 2011-07-01 Solvay Fluor Gmbh Etching process for producing a TFT matrix
US20120149213A1 (en) 2010-12-09 2012-06-14 Lakshminarayana Nittala Bottom up fill in high aspect ratio trenches
US8999856B2 (en) 2011-03-14 2015-04-07 Applied Materials, Inc. Methods for etch of sin films
JP5932599B2 (ja) * 2011-10-31 2016-06-08 株式会社日立ハイテクノロジーズ プラズマエッチング方法
KR101276258B1 (ko) * 2011-11-21 2013-06-20 피에스케이 주식회사 반도체 제조 장치 및 반도체 제조 방법
US9023734B2 (en) 2012-09-18 2015-05-05 Applied Materials, Inc. Radical-component oxide etch
US8969212B2 (en) 2012-11-20 2015-03-03 Applied Materials, Inc. Dry-etch selectivity
US9362130B2 (en) 2013-03-01 2016-06-07 Applied Materials, Inc. Enhanced etching processes using remote plasma sources
US20140271097A1 (en) 2013-03-15 2014-09-18 Applied Materials, Inc. Processing systems and methods for halide scavenging
US8956980B1 (en) 2013-09-16 2015-02-17 Applied Materials, Inc. Selective etch of silicon nitride
US9318343B2 (en) * 2014-06-11 2016-04-19 Tokyo Electron Limited Method to improve etch selectivity during silicon nitride spacer etch
US20160181116A1 (en) 2014-12-18 2016-06-23 Lam Research Corporation Selective nitride etch

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4793897A (en) * 1987-03-20 1988-12-27 Applied Materials, Inc. Selective thin film etch process
US6024826A (en) * 1996-05-13 2000-02-15 Applied Materials, Inc. Plasma reactor with heated source of a polymer-hardening precursor material
US6074959A (en) * 1997-09-19 2000-06-13 Applied Materials, Inc. Method manifesting a wide process window and using hexafluoropropane or other hydrofluoropropanes to selectively etch oxide
TW201201275A (en) * 2010-03-04 2012-01-01 Tokyo Electron Ltd Plasma etching method, semiconductor device manufacturing method, and plasma etching apparatus
CN103779203A (zh) * 2012-10-17 2014-05-07 株式会社日立高新技术 等离子蚀刻方法

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