KR102537742B1 - 자가 정렬 블록 구조물들의 제조를 위한 실리콘 질화물 맨드렐의 이방성 추출 방법 - Google Patents

자가 정렬 블록 구조물들의 제조를 위한 실리콘 질화물 맨드렐의 이방성 추출 방법 Download PDF

Info

Publication number
KR102537742B1
KR102537742B1 KR1020197027459A KR20197027459A KR102537742B1 KR 102537742 B1 KR102537742 B1 KR 102537742B1 KR 1020197027459 A KR1020197027459 A KR 1020197027459A KR 20197027459 A KR20197027459 A KR 20197027459A KR 102537742 B1 KR102537742 B1 KR 102537742B1
Authority
KR
South Korea
Prior art keywords
substrate
sidewall
process gas
chemical mixture
plasma
Prior art date
Application number
KR1020197027459A
Other languages
English (en)
Other versions
KR20190112822A (ko
Inventor
소남 디. 셰르파
알록 란잔
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20190112822A publication Critical patent/KR20190112822A/ko
Application granted granted Critical
Publication of KR102537742B1 publication Critical patent/KR102537742B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches

Abstract

자가 정렬 블록(SAB) 구조물을 준비하는 방법이 설명된다. 방법은, 융기된 피처들을 갖는 기판을 제공하는 단계로서, 융기된 피처들은 실리콘 질화물을 함유하는 제 1 재료, 제 1 재료의 측벽들 상에 형성된 실리콘 산화물을 함유하는 제 2 재료, 및 제 3 재료 - 제 3 재료는 융기된 피처들의 일부를 커버하고 일부 융기된 피처들을 제 3 재료에 형성된 블록 패턴에 따라 노출시키는 유기 재료를 함유함 - 에 의해 규정되는 것인, 기판을 제공하는 단계를 포함한다. 방법은, H 및 선택적으로 불활성 가스를 함유하는 제 1 프로세스 가스의 플라즈마 여기에 의해 제 1 화학 혼합물을 형성하는 단계, 및 기판 상의 제 1 재료를 제 1 화학 혼합물에 노출시키는 단계를 더 포함한다. 그 후, 방법은, N, F, O, 및 선택적으로 불활성 요소를 함유하는 제 2 프로세스 가스의 플라즈마 여기에 의해 제 2 화학 혼합물을 형성하는 단계, 및 제 2 재료 및 제 3 재료에 대해 제 1 재료를 선택적으로 에칭하기 위해 기판 상의 제 1 재료를 플라즈마 여기된 제 2 프로세스 가스에 노출시키는 단계를 포함한다.

Description

자가 정렬 블록 구조물들의 제조를 위한 실리콘 질화물 맨드렐의 이방성 추출 방법
본 출원은 그 전체가 참조로서 본원에 포함되는, "자가 정렬 블록 구조물들의 제조를 위한 실리콘 질화물 맨드렐의 이방성 추출 방법"으로 명칭되고, 2017년 2월 23일에 출원된 미국 특허 가출원 제 62/462,770 호의 이익을 주장한다.
본 발명은 에칭을 위한 방법, 더 구체적으로 전자 디바이스 응용들용 박막을 에칭하기 위한 정밀 에칭 기술에 관한 것이다.
본 발명은 집적 회로, 트랜지스터들 및 집적 회로용 트랜지스터 컴포넌트들과 같은 반도체 디바이스를 제조하는 방법에 관한 것이다. 반도체 디바이스의 제조시에[특히 미세 스케일(microscopic scale)일 때], 막형성 퇴적들, 에칭 마스크 생성, 패터닝, 재료 에칭과 제거, 및 도핑 처리들과 같은 다양한 제조 프로세스들이 실행되고, 기판 상에 원하는 반도체 디바이스 요소들을 형성하기 위해 반복적으로 수행된다. 역사적으로, 마이크로제조로, 트랜지스터들이 하나의 평면 내에 그 위에 형성되는 배선/금속배선과 함께 생성되어 왔고, 따라서 2차원(two-dimensional; 2D) 회로들 또는 2D 제조로서 특징되어 왔다. 스케일링 노력들이 2D 회로들에서의 단위 면적당 트랜지스터들의 개수를 크게 증가시켜 왔지만, 스케일링이 한 자리 수 나노미터 반도체 디바이스 제조 노드들로 진입함에 따라 스케일링 노력들이 더 큰 도전과제들과 마주하고 있다. 반도체 디바이스 제조자들은, 트랜지스터들이 다층식으로(on top of each other) 적층되는 3차원(three-dimensional; 3D) 반도체 디바이스들에 대한 요구를 표명해 왔다.
디바이스 구조물들이 고밀도화되고 수직적으로 개발됨에 따라, 정밀 재료 에칭에 대한 필요성이 점점 더 강해지고 있다. 플라즈마 에칭 프로세서들에서의 선택비(selectivity), 프로파일, ARDE(aspect ratio dependent etching, 애스팩트비 의존 에칭), 및 균일성간의 상충점(trade-off)들이 관리하기 점점 어려워지고 있다. 이들 상충점들의 균형을 맞추는 것에 의한 패터닝 및 패턴 전사(pattern transfer)에 대한 현재 접근법들은 지속가능하지 않다. 이들 상충점들에 대한 근본 원인은 이온 에너지, 이온 플럭스 및 라디칼 플럭스를 독립적으로 제어할 수 없다는데 있다. 그러나, 원자층 에칭(atomic layer etching; ALE)과 같은 자가 제한 프로세스(self-limiting process)들은, 에칭 프로세스를 표면 개질(surface modification) 및 개질된 표면 영역들의 제거의 순차적 단계들로 분리하여, 이에 의해 라디칼 플럭스, 이온 플럭스 및 에너지의 역할들의 분리를 가능함으로써 이들 상충점들을 피하기 위한 실행가능한 루트를 제공한다.
본원의 기술들은 정밀 에칭 기술들을 사용하는 디바이스 제조에 관한 것이다.
에칭 방법이 설명된다. 방법은, 실리콘 질화물을 함유하는 제 1 재료 및 제 1 재료와는 상이한 제 2 재료를 갖는 기판을 제공하는 단계, H 및 선택적으로 불활성 가스(noble gas)를 함유하는 제 1 프로세스 가스의 플라즈마 여기(plasma-excitation)에 의해 제 1 화학 혼합물을 형성하는 단계, 및 기판 상의 제 1 재료를 제 1 화학 혼합물에 노출시키는 단계를 포함한다. 그 후, 방법은, S와 F, 및 선택적으로 불활성 요소를 함유하는 제 2 프로세스 가스의 플라즈마 여기에 의해 제 2 화학 혼합물을 형성하는 단계, 및 제 2 재료에 대해 제 1 재료를 선택적으로 에칭하기 위해 기판 상의 제 1 재료를 플라즈마 여기된 제 2 프로세스 가스에 노출시키는 단계를 포함한다.
다른 에칭 방법이 설명된다. 방법은, 실리콘 질화물을 함유하는 제 1 재료 및 제 1 재료와는 상이한 제 2 재료를 갖는 기판을 제공하는 단계, H 및 선택적으로 불활성 가스를 함유하는 제 1 프로세스 가스의 플라즈마 여기에 의해 제 1 화학 혼합물을 형성하는 단계, 및 기판 상의 제 1 재료를 제 1 화학 혼합물에 노출시키는 단계를 포함한다. 그 후, 방법은, 높은 불소 함유 분자 - 높은 불소 함유 분자의 불소 대 다른 원자 요소들의 비율은 1(unity)을 초과함 - , 및 선택적으로 불활성 요소를 함유하는 제 2 프로세스 가스의 플라즈마 여기에 의해 제 2 화학 혼합물을 형성하는 단계, 및 제 2 재료에 대해 제 1 재료를 선택적으로 에칭하기 위해 기판 상의 제 1 재료를 플라즈마 여기된 제 2 프로세스 가스에 노출시키는 단계를 포함한다.
물론, 명확성을 위해, 본원에서 설명되는 바와 같은 상이한 단계들의 논의의 순서가 제시된다. 일반적으로, 이 단계들은 임의의 적절한 순서로 수행될 수 있다. 추가적으로, 본원의 상이한 피처들, 기술들, 구성들 등 각각이 본 개시의 상이한 개소들에서 논의될 수 있지만, 개념들 각각이 서로 독립적으로 또는 서로 조합하여 실행될 수 있는 것이 의도된다. 따라서, 본 발명은 많은 상이한 방식들로 구현되고 보여질 수 있다.
이 발명의 내용 부분이 본 개시 또는 청구된 발명의 모든 실시예 및/또는 점증적으로 신규한 양태를 특정하는 것은 아니라는 점을 유념한다. 대신, 이 발명의 내용은 종래의 기술들에 대해 상이한 실시예들 및 대응하는 포인트들의 신규성의 예비적 논의만을 제공한다. 본 발명 및 실시예들의 추가적인 상세사항들 및/또는 가능한 관점들에 대해, 읽는이는 아래에서 더욱 논의되는 바와 같은 본 개시의 상세한 설명 부분 및 대응하는 도면들로 안내된다.
첨부된 도면들에서:
도 1은 실시예에 따른 기판 상의 박막을 에칭하는 방법의 개략도를 예시하고;
도 2는 실시예에 따른 기판을 에칭하는 방법을 예시하는 흐름도를 제공하고;
도 3은 도 1 및 도 2에 도시된 에칭 방법을 사용하여 획득된 결과를 예시하고;
도 4 및 도 5는 도 1 및 도 2에 도시된 에칭 방법을 사용하여 획득된 추가 결과들을 예시하고;
도 6a 내지 도 6d는, 도 1 및 도 2에 도시된 에칭 방법이 몇몇 실시예들에 따라 적용될 수 있는 다양한 예시적인 제조 시퀀스들을 예시하고;
도 7a 및 도 7b는 다른 실시예에 따른 기판 상의 박막을 에칭하는 방법의 개략도를 예시하고;
도 8은 또 다른 실시예에 따른 기판을 에칭하는 방법을 예시하는 흐름도를 제공하며;
도 9a 내지 도 9d는 다양한 실시예들에 따른 에칭 방법을 수행하기 위한 플라즈마 프로세싱 시스템들의 개략적인 예시들을 제공한다.
본원의 기술들은 정밀 에칭 기술들을 사용하는 디바이스 제조에 관한 것이다. 반도체 제조시에 FEOL(front end of line, 예를 들어, 트랜지스터 제조) 내지 BEOL(back end of line, 예를 들어, 상호연결부 제조) 둘 다에서 여러 사례들이 나타나며, 산화물막 및 질화물막(사실상, 일반적으로 실리콘 함유)은 고도의 정밀도로 에칭될 필요가 있다.
반도체 제조시의 다양한 제조 시퀀스들이 정밀한 에칭 기술들을 요한다. 이후에 논의될 예시들은: (1) 2D(two-dimensional, 2차원) 및 3D(three-dimensional, 3차원) 디바이스 구조물들 둘 다에 대한 게이트 스페이서 에칭, (2) 다중 패터닝을 위한 측벽 이미지 전사(sidewall image transfer; SIT)에 대한 스페이서 에칭, (3) 사후 스페이서 에칭(post-spacer etch) SIT 구조물로부터의 맨드렐(mandrel) 제거, 및 (4) 융기된 구조물(raised structure)로부터의 라이너 에칭을 포함한다.
다른 예시로서, 자가 정렬 블록(self-aligned block; SAB) 구조물들의 제조가 자가 정렬 이중 패터닝(self-aligned double patterning; SADP), 자가 정렬 사중 패터닝(self-aligned quadruple patterning; SAQP), 및 자가 정렬 다중 패터닝(self-aligned multiple patterning; SAMP)의 다른 변형들에서의 중요한 단계가 되어가고 있다. SAB 흐름의 부분으로서, 실리콘 질화물 맨드렐이 산화물 스페이서에 대한 선택비로 이방성으로(anisotropically) 에칭된다. 실리콘 질화물 맨드렐을 에칭하기 위한 현재의 접근법들은, 산화물 스페이서를 손상시키지 않고 맨드렐을 에칭하기 위한 15를 초과하는[즉, 실리콘 질화물의 에칭 레이트(etch rate)가 실리콘 산화물의 에칭 레이트보다 15배 큼] 요구되는 선택비를 갖지 않는다.
본 발명은 산화물 스페이서에 대해 극히 높은 선택비(예를 들어, >15, 또는 >20, 또는 >30, 또는 >50, 또는 >80, 및 심지어 >100)로 실리콘 질화물 맨드렐을 에칭하여, 이에 의해 SAB 제조 흐름들을 가능하게 할 수 있는 이방성 프로세스의 개발에 관한 것이다.
몇몇 실시예들에 따라, 도 1 및 도 2는 박막을 에칭하는 방법을 예시한다. 흐름도(200)로서 도시된 방법은, 실리콘 질화물을 함유하는 제 1 재료(100) 및 제 1 재료(100)와는 상이한 제 2 재료(도시 생략)를 갖는 기판을 제공하는 단계, H 및 선택적으로 불활성 가스를 함유하는 제 1 프로세스 가스의 플라즈마 여기에 의해 제 1 화학 혼합물을 형성하는 단계[단계(210)], 및 기판 상의 제 1 재료를 제 1 화학 혼합물에 노출시키는 단계[단계(220)]를 포함하고, 이 조합은 도 1에 102로 도시된다. 그 후, 방법은, N, F, 및 O, 및 선택적으로 불활성 요소를 함유하는 제 2 프로세스 가스의 플라즈마 여기에 의해 제 2 화학 혼합물을 형성하는 단계[단계(230)], 및 제 2 재료에 대해 제 1 재료(100)를 선택적으로 에칭하기 위해 기판 상의 제 1 재료(100)를 플라즈마 여기된 제 2 프로세스 가스에 노출시키는 단계[단계(240)]를 포함하고, 이 조합은 도 1에 104로 도시된다. 대안적으로, 방법은, S 및 F, 및 선택적으로 불활성 요소를 함유하는 제 2 프로세스 가스의 플라즈마 여기에 의해 제 2 화학 혼합물을 형성하는 단계[단계(230)], 및 제 2 재료에 대해 제 1 재료(100)를 선택적으로 에칭하기 위해 기판 상의 제 1 재료(100)를 플라즈마 여기된 제 2 프로세스 가스에 노출시키는 단계[단계(240)]를 포함하고, 이 조합은 도 1에 104로 도시된다.
에칭될 제 1 재료(100)는 Si3N4, 더 포괄적으로 SixNy[여기서, x 및 y는 0보다 큰 실수(real number)]로 표현되는 실리콘 질화물을 함유하거나, 이 실리콘 질화물로 기본적으로 구성되거나, 이 실리콘 질화물로 구성된다. 제 2 재료(도시 생략)는 실리콘 산화물, 예를 들어 SiO2, 또는 다른 실리콘 함유 재료, 금속 또는 금속 함유 재료, 또는 유기 평탄화층(organic planarization layer; OPL)과 같은 유기 재료, 레지스트, 또는 반사방지 코팅(antireflective coating; ARC)을 포함할 수 있다.
위에서 제시된 바와 같이, 제 1 화학 혼합물은 제 1 프로세스 가스의 플라즈마 여기로부터 형성된다. 제 1 프로세스 가스는 수소(hydrogen; H)를 함유하고, 원자 수소(H), 분자 수소(H2), 준안정성 수소(metastable hydrogen), 수소 라디칼(hydrogen radical), 또는 수소 이온들, 또는 이들의 둘 이상의 임의의 조합을 포함할 수 있다. 일 실시예에서, 제 1 프로세스 가스는 H2, 또는 H2 및 Ar을 포함한다. 다른 실시예에서, 제 1 프로세스 가스는 H2로 기본적으로 구성되거나 H2로 구성된다. 또 다른 실시예에서, 제 1 프로세스 가스는 H2 및 Ar으로 기본적으로 구성되거나 H2 및 Ar으로 구성된다.
위에서도 제시된 바와 같이, 제 2 화학 혼합물은 제 2 프로세스 가스의 플라즈마 여기로부터 형성된다. 제 2 프로세스 가스는 높은 불소 함유 분자를 함유할 수 있고, 여기서 불소 대 다른 원자 요소들의 비율은 1을 초과한다. 제 2 프로세스 가스는 질소(nitrogen; N), 불소(fluorine; F), 및 산소(oxygen; O)를 함유할 수 있고, 선택적으로 Ar(argon, 아르곤)과 같은 불활성 요소를 포함할 수 있다. 일 실시예에서, 제 2 프로세스 가스는 NF3, O2, 및 Ar을 포함한다. 다른 실시예에서, 제 2 프로세스 가스는 NF3, O2, 및 Ar으로 기본적으로 구성되거나 NF3, O2, 및 Ar으로 구성된다. 대안적으로, 제 2 프로세스 가스는 유황(sulfur; S) 및 불소(F)를 함유할 수 있고, 선택적으로 Ar(아르곤)과 같은 불활성 요소를 포함할 수 있다. 일 실시예에서, 제 2 프로세스 가스는 SF6 및 Ar을 포함한다. 다른 실시예에서, 제 2 프로세스 가스는 SF6 및 Ar으로 기본적으로 구성되거나 SF6 및 Ar으로 구성된다.
제 1 프로세스 가스 및/또는 제 2 프로세스 가스의 플라즈마 여기는 인시츄(in-situ)로[즉, 제 1 화학 혼합물 및/또는 제 2 화학 혼합물이, 기판과 근접 접촉하는 기상(gas-phase), 진공 환경 내에서 형성됨], 또는 엑스시츄(ex-situ)로[즉, 제 1 화학 혼합물 및/또는 제 2 화학 혼합물이, 기판에 대해 원격으로(remotely) 위치되는 기상, 진공 환경 내에서 형성됨] 수행될 수 있다. 도 9a 내지 도 9d는 프로세스 가스의 플라즈마 여기를 용이하게 하기 위해 사용될 수 있는 몇몇 플라즈마 생성 시스템들을 제공한다. 도 9a는, 상단 플레이트 전극(upper plate electrode; UEL)과 하단 플레이트 전극(lower plate electrode; LEL) 사이의 기판 근방에 플라즈마가 형성되고, 하단 전극이 기판을 지지하고 유지하기 위한 정전 척(electrostatic chuck; ESC)으로서 또한 역할하는 용량성 결합 플라즈마(capacitively coupled plasma; CCP) 시스템을 예시한다. 무선 주파수(radio frequency; RF) 전력을 전극들 중 적어도 하나에 결합함으로써 플라즈마가 형성된다. 도 9a에 도시된 바와 같이, RF 전력은 상단 전극 및 하단 전극 둘 다에 결합되고, 전력 결합은 상이한 RF 주파수들을 포함할 수 있다. 대안적으로, 다중 RF 전력 소스들이 동일한 전극에 결합될 수 있다. 또한, 직류(direct current; DC) 전력이 상단 전극에 결합될 수 있다.
도 9b는, 유도성 요소(예를 들어, 평면형, 또는 솔레노이드형/헬리칼형 코일)와 하단 플레이트 전극(LEL) 사이의 기판 근방에 플라즈마가 형성되고, 하단 전극이 기판을 지지하고 유지하기 위한 정전 척(ESC)으로서 또한 역할하는 유도성 결합 플라즈마(inductively coupled plasma; ICP) 시스템을 예시한다. 무선 주파수(RF) 전력을 유도성 결합 요소에 결합함으로써 플라즈마가 형성된다. 도 9b에 도시된 바와 같이, RF 전력은 유도성 요소 및 하단 전극 둘 다에 결합되고, 전력 결합은 상이한 RF 주파수들을 포함할 수 있다.
도 9c는, 슬롯형 평면 안테나와 하단 플레이트 전극(LEL) 사이의 기판 근방에 플라즈마가 형성되고, 하단 전극이 기판을 지지하고 유지하기 위한 정전 척(ESC)으로서 또한 역할하는 표면파 플라즈마(surface wave plasma; SWP) 시스템을 예시한다. 마이크로파 주파수들의 무선 주파수(RF) 전력을 도파관 및 동축선을 통해 슬롯형 평면 안테나에 결합함으로써 플라즈마가 형성된다. 도 9c에 도시된 바와 같이, RF 전력은 슬롯형 평면 안테나 및 하단 전극 둘 다에 결합되고, 전력 결합은 상이한 RF 주파수들을 포함할 수 있다.
도 9d는 원격 플라즈마 소스로부터 기판 근방의 프로세싱 영역으로의 대전된 입자들의 전달을 방해하도록 배열된 필터에 의해 기판으로부터 분리되고 기판으로부터 원격에 있는 영역에 플라즈마가 형성되는 원격 플라즈마 시스템을 예시한다. 기판은, 기판을 유지하기 위한 정전 척(ESC)으로서 또한 역할하는 하단 플레이트 전극(LEL)에 의해 지지된다. 무선 주파수(RF) 전력을 원격으로 위치된 영역에 인접한 플라즈마 생성 디바이스에 결합함으로써 플라즈마가 형성된다. 도 9d에 도시된 바와 같이, RF 전력은 원격 영역에 인접한 플라즈마 생성 디바이스 및 하단 전극 둘 다에 결합되고, 전력 결합은 상이한 RF 주파수들을 포함할 수 있다.
도 9a 내지 도 9d의 플라즈마 프로세싱 시스템들은, 설명된 단계적 이온/라디칼 프로세스를 구현하기 위한 다양한 기술들의 예시이도록 의도된다. 설명된 시스템들의 조합들 및 변형들 둘 다를 포함하는 다른 실시예들이 고려된다.
H 및 선택적으로 불활성 가스를 함유하는 제 1 프로세스 가스의 플라즈마 여기에 의해 제 1 화학 혼합물을 형성하고, 기판 상의 제 1 재료를 제 1 화학 혼합물에 노출시킬 때, 노출을 위한 가스 압력은 100 mTorr 이하일 수 있다. 예를 들어, 가스 압력은 20 mTorr 내지 100 mTorr 범위일 수 있다. 추가적으로, 기판은 RF 전력을 하단 플레이트 전극(LEL)에 결합함으로써 전기적으로 바이어싱될 수 있다. RF 전력이 플라즈마 생성 디바이스에 인가될 수 있거나 인가되지 않을 수도 있다.
N, F, 및 O(또는 S 및 F), 및 선택적으로 불활성 가스를 함유하는 제 2 프로세스 가스의 플라즈마 여기에 의해 제 2 화학 혼합물을 형성하고, 기판 상의 제 2 재료를 제 2 화학 혼합물에 노출시킬 때, 노출을 위한 가스 압력은 100 mTorr 이상일 수 있다. 예를 들어, 가스 압력은 100 mTorr 내지 1000 mTorr의 범위일 수 있다. 추가적으로, 기판은 RF 전력을 하단 플레이트 전극(LEL)에 결합함으로써 전기적으로 바이어싱될 수 있다. RF 전력이 플라즈마 생성 디바이스에 인가될 수 있거나 인가되지 않을 수도 있다.
이제 도 3 및 표 1로 돌아가면, 화학적 기상 증착(chemical vapor deposition; CVD)(CVD Sin)에 의해 퇴적된 실리콘 질화물막이, 인접한 실리콘 산화물막과 함께 몇몇 에칭 프로세스들에 노출된다. 제 1 예시에서, 2개의 막들이 표 1에 제공된 조건들에 따라 수소(H2) 플라즈마에만 노출된다. 이 이온 추동(ion-driven) 수소 플라즈마에서, 2개의 막들은 에칭되지 않고 막들 간의 선택비가 관찰되지 않는다. 제 2 예시에서, 2개의 막들은 NF3, O2, 및 Ar으로 구성된 플라즈마에 노출된다. 이 라디칼 추동 플라즈마에서, 실리콘 질화물막으로부터 십일(11) 옹스트롬이 에칭되고 실리콘 산화물막으로부터 일(1) 옹스트롬만이 에칭되어, 따라서 11 대 1의 에칭 선택비를 초래한다. 제 3 예시에서, 2개의 막들은 수소(H2) 플라즈마에 순차적으로(sequentially) 노출되고, 이어서 NF3, O2, 및 Ar으로 구성된 플라즈마에 노출된다. 이 이온 및 라디칼 추동 순차적 플라즈마에서, 실리콘 질화물막으로부터 육십일(61) 옹스트롬이 에칭되고 실질적으로 실리콘 산화물막의 에칭이 관찰되지 않으며, 따라서 60 대 1을 초과하는 에칭 선택비를 초래한다.
Figure 112019095908746-pct00001
표 1
제 4 예시에서, 2개의 막들은 SF6 및 Ar으로 구성된 플라즈마에 노출된다. 이 라디칼 추동 플라즈마에서, 실리콘 질화물막으로부터 이십(20) 옹스트롬이 에칭된다. 제 5 예시에서, 2개의 막들은 수소(H2) 플라즈마에 순차적으로 노출되고, 이어서 SF6 및 Ar으로 구성된 플라즈마에 노출된다. 이 라디칼 및 이온 추동 순차적 플라즈마에서, 실리콘 질화물로부터 약 백삼십팔(138) 옹스트롬이 에칭된다.
발명자들은, 수소 플라즈마 단계 동안의 수소 이온들이 실리콘 질화물 및 실리콘 산화물의 표면 영역을 풍요롭게 하여(enrich), 상승된 표면 아래(sub-surface) 수소 농도들을 초래한다고 추정한다; 도 4 및 도 5를 보라. 도 5에 도시된 바와 같이, 수소 함량은 영역(1)[크게(heavily) 개질된 표면 아래 영역]에서 최대로 증가하고, 이어서 수소 함량이 영역(3)(초기 또는 본래 재료)에서 저레벨들로 쇠퇴할 때까지 영역(2)(중간 정도로 개질된 표면 아래 영역)에서 중간 농도 레벨들을 거쳐 쇠퇴한다. 이어서, NF3 및 O2 플라즈마, 또는 SF6 및 Ar 플라즈마가, 수소와 화합된(hydrogenated) 실리콘 질화물과 선택적으로 반응하고 제 2 재료, 예를 들어 실리콘 산화물 또는 유기 재료보다 큰 레이트로 휘발하는 라디칼들을 생성한다. 도 3은 각각의 예시적인 프로세스로 달성된 에칭량들을 예시한다. 또한, 도 4에 도시된 바와 같이, 상대적으로 높은 수소 농도로부터 상대적으로 낮은 수소 농도까지 표면 아래 영역들을 거쳐 에칭이 진행됨에 따라 NF3 및 O2, 또는 SF6 및 Ar 단계 동안 달성된 에칭량이 감소한다(또는 에칭 레이트가 쇠퇴함).
도 6a 내지 도 6d에서, 정밀 에칭 기술들을 요하는 반도체 제조에서의 제조 시퀀스들의 몇몇 예시들이 제공된다. 각각의 예시에서, 다른 재료들에 대해 높은 선택비로 실리콘 질화물을 제거하는 것이 필수적이며, 예시들은: (1) 2D(2차원) 및 3D(3차원) 디바이스 구조물들 둘 다에 대한 게이트 스페이서 에칭, (2) 다중 패터닝을 위한 측벽 이미지 전사(SIT)에 대한 스페이서 에칭, (3) 사후 스페이서 에칭 SIT 구조물로부터의 맨드렐 제거, 및 (4) 융기된 구조물로부터의 라이너 에칭을 포함한다. 도 6a는 게이트 구조물(610)의 캡 영역으로부터 실리콘 질화물(615)을 선택적으로 제거하는 것을 예시한다. 도 6b는 자가 정렬 다중 패터닝(SAMP) 스키마에서 이용되는 맨드렐(620)을 둘러싸는 캡 영역 및 푸터 영역(footer region)으로부터 실리콘 질화물(625)을 선택적으로 제거하는 것을 예시한다. 도 6c는 이중 패터닝된 스페이서 구조물들을 남기기 위해 사후 스페이서 에칭 구조물(630)로부터 실리콘 질화물 맨드렐(635)을 선택적으로 제거하는 것을 예시한다. 도 6d는 융기된 피처(640)를 남기기 위해 실리콘 질화물 라이너들(645)을 선택적으로 제거하는 것을 예시한다.
다른 예시로서, 자가 정렬 블록(SAB) 구조물들의 제조가 자가 정렬 이중 패터닝(SADP), 자가 정렬 사중 패터닝(SAQP), 및 자가 정렬 다중 패터닝(SAMP)의 다른 변형들에서의 중요한 단계가 되어가고 있다. SAB 흐름의 부분으로서, 실리콘 질화물 맨드렐이 산화물 스페이서에 대한 선택비로 이방성으로(anisotropically) 에칭된다. 실리콘 질화물 맨드렐을 에칭하기 위한 현재의 접근법들은, 산화물 스페이서를 손상시키지 않고 맨드렐을 에칭하기 위한 15를 초과하는[즉, 실리콘 질화물의 에칭 레이트가 실리콘 산화물의 에칭 레이트보다 15배 큼] 요구되는 선택비를 갖지 않는다.
도 7a에 도시된 바와 같이, 기판(700)은 에칭되거나 또는 패터닝될 하나 이상의 선택층들(712, 714, 716)을 포함하는 막 스택(film stack)(710) 위에 있는 패터닝된 층(720)을 포함할 수 있다. 패터닝된 층(720)은, 하나 이상의 추가 층 위에 있는 개구 피처 패턴을 규정할 수 있다. 기판(700)은 디바이스층들을 더 포함한다. 디바이스층들은, 패턴이 전사되거나 또는 타겟 재료가 제거될 워크피스 상의 임의의 박막 또는 구조물을 포함할 수 있다. 또한, 패터닝된 층(720)은 유지층(retention layer)(722), 및 제거될 타겟층(724)을 포함할 수 있다.
타겟층(724)은 실리콘 질화물로 구성될 수 있다. 도 7a에 도시된 바와 같이, 타겟층(724)은 유지층(722) 내의 트렌치 또는 비아(725)를 충전하고, 트렌치 또는 비아(725)는 깊이(D)(727), 폭(W)(726), 및 애스펙트비(aspect ratio)(D/W)를 갖는다. 애스팩트비는 3, 4, 또는 5보다 클 수 있다. 일부 구조물들에 대해, 애스팩트비는 10, 15, 또는 심지어 20보다 클 수 있다. 폭(W)(726)은 50 nm, 40 nm, 30 nm, 또는 20 nm보다 작을 수 있다. 일부 응용들에서, 폭(W)(726)은 10 nm보다 작다. 유지층(722)은 실리콘 산화물(SiOx), 실리콘 산화질화물(SiOxNy), 전이 금속 잔화물(transition metal oxide)[예를 들어, 티타늄 산화물(TiOx)], 전이 금속 질화물[예를 들어, 티타늄 산화물(TiNy)], 및 실리콘 함량이 중량으로 15% 내지 중량으로 50% 범위인 실리콘 함유 유기 재료로 구성된 그룹으로부터 선택되는 재료로 구성될 수 있다.
예시로서, 도 7a 내의 패터닝된 층(720)은 다중 패터닝 스키마들에서 사용되는 맨드렐층을 둘러싸는 스페이서층을 포함할 수 있다. 대안적으로, 예를 들어, 도 7a 내의 패터닝된 층(720)은, 금속 게이트 구조물과 같은 상급의(advanced) 게이트 구조물로 대체될 영역을 충전하는 더미 실리콘 질화물층을 포함할 수 있다.
기판(700)은 벌크 실리콘 기판, (도핑되거나 도핑되지 않은) 단결정 실리콘(single crystal silicon) 기판, 반도체 온 절연체(semiconductor-on-insulator; SOI) 기판, 또는 예를 들어 Si, SiC, SiGe, SiGeC, Ge, GaAs, InAs, InP를 함유하는 임의의 다른 반도체 기판뿐만 아니라 다른 III/V 또는 II/VI[그룹들 II, III, V, VI는 원소들의 주기율표 내의 고전 또는 오래된 IUPAC 표기를 지칭함; 개정되거나 새로운 IUPAC 표기에 따름; 이 그룹들은 각각 그룹들(2, 13, 15, 16)을 지칭할 수 있음] 화합물 반도체들, 또는 이들의 임의의 조합을 포함할 수 있다. 기판(700)은 임의의 사이즈를 가질 수 있는데, 예를 들어 200 mm(밀리미터) 기판, 300 mm 기판, 450 mm 기판, 또는 심지어 더 큰 기판일 수 있다. 디바이스층들은 패턴이 전사될 수 있는 임의의 막 또는 디바이스 구조물을 포함할 수 있다.
유기층(721)은 기판(700)의 다양한 영역들을 블랭킷하고(blanket), 고애스펙트비 피처들로부터 실리콘 질화물 맨드렐이 내부에서 제거될 블록 영역들을 노출시킨다. 도 7b에서, 실리콘 질화물 맨드렐(714)은 실리콘 산화물 스페이서들 및 유기 충전층(721)에 대한 영향을 최소화하면서 선택적으로 제거된다.
도 8은 다른 실시예에 따른 기판을 에칭하기 위한 흐름도(800)를 도시한다. 810에서, 자가 정렬 블록(SAB) 구조물이 준비된다. 그리고, 820에서, SAB 구조물의 노출된 영역으로부터 맨드렐이 제거된다. 도 2는 실리콘 산화물 스페이서들을 남기기 위해 고애스펙트비 피처로부터 실리콘 질화물 맨드렐을 선택적으로 에칭하는 방법을 도시한다. 애스펙트비는 십(10, 다른 재료들, 예를 들어 실리콘 산화물 및 유기 재료에 대해 실리콘 질화물 맨드렐을 제거하기 위한 에칭 선택비는 20 대 1, 또는 50 대 1, 또는 심지어 100 대 1을 초과할 수 있음)을 초과할 수 있다.
아래의 청구항들에서, 임의의 종속적 제한들은 임의의 독립 청구항들에 의존할 수 있다.
이전의 설명에서, 프로세싱 시스템의 특정 기하구조 및 그 내부에서 사용되는 다양한 컴포넌트들 및 프로세스들의 설명들과 같은 특정 상세사항들이 제시되었다. 그러나, 본원의 기술들이 이 특정 상세사항들로부터 벗어난 다른 실시예들에서 실시될 수 있고, 그러한 상세사항들이 설명의 목적을 위한 것이며 제한적이지 않다는 점이 이해되어야 한다. 본원에 개시된 실시예들은 첨부된 도면들을 참조하여 설명되었다. 유사하게, 설명의 목적을 위해, 특정 숫자들, 물질들, 및 구성들이 철저한 이해를 제공하도록 제시되었다. 그럼에도 불구하고, 실시예들은 그러한 특정 상세사항들 없이 실시될 수 있다. 실질적으로 동일한 기능적 구성들을 갖는 컴포넌트들은 동일한 참조 특성들에 의해 나타내어지고, 따라서 임의의 불필요한 설명들이 생략될 수 있다.
다양한 실시예들을 이해하는 것을 지원하도록 다양한 기술들이 다수의 개별적 동작들로 설명되었다. 설명의 순서는 이러한 동작들이 필수적인 종속적 순서임을 암시하는 것으로 해석되지 않아야 한다. 실제로, 이러한 동작들은 제시의 순서대로 수행될 필요가 없다. 설명되는 동작들은 설명되는 실시예와 상이한 순서로 수행될 수 있다. 다양한 추가적인 동작들이 수행될 수 있고/있거나 설명되는 동작들이 추가적인 실시예들에서 생략될 수 있다.
본원에서 사용되는 바와 같은 "기판" 또는 "타겟 기판"은 일반적으로 본 발명에 따라 처리되는 객체를 지칭한다. 기판은 디바이스, 특히 반도체 또는 다른 전자 디바이스의 임의의 물질 부분 또는 구조물을 포함할 수 있고, 예를 들어 반도체 웨이퍼, 레티클과 같은 기본 기판 구조물, 또는 박막과 같은, 기본 기판 구조물 상의 또는 기본 기판 구조물 위에 있는 층일 수 있다. 따라서, 기판은 임의의 특정한 기본 구조물, 아래에 있는 층 또는 위에 있는 층, 패터닝되거나 또는 패터닝되지 않은 것에 제한되지 않고, 이보다는, 임의의 그러한 층 또는 기본 구조물, 및 층들 및/또는 기본 구조물들의 임의의 조합을 포함하는 것으로 고려된다. 설명은 특정한 유형들의 기판들을 참조할 수 있지만, 이는 예시적인 목적만을 위한 것이다.
당업자는 또한 본 발명의 동일한 목표를 여전히 달성하면서, 위에서 설명된 기술들의 동작들에 대해 이루어지는 많은 변형예들이 있을 수 있다는 점을 이해할 것이다. 그러한 변형예들은 본 개시의 범위에 의해 커버되도록 의도된다. 그와 같은, 본 발명의 실시예들의 이전의 설명들은 제한적으로 의도되지 않는다. 이보다는, 본 발명의 실시예들의 임의의 제한들은 다음의 청구항들에 나타내어진다.

Claims (19)

  1. 자가 정렬 블록(self-aligned block; SAB) 구조물을 준비하는 방법에 있어서,
    융기된 피처(raised feature)들을 갖는 기판을 제공하는 단계로서, 상기 융기된 피처들은 실리콘 질화물을 함유하는 제 1 재료 및 상기 제 1 재료의 제 1 측벽 및 제 2 측벽 상에 형성된 실리콘 산화물을 함유하는 제 2 재료 - 상기 제 1 측벽 및 상기 제 2 측벽이 측방 방향(lateral direction)으로 서로 이격되어 상기 제 1 재료는 상기 제 1 측벽 상의 제 2 재료와 상기 제 2 측벽 상의 제 2 재료 사이에 있음 - , 및 제 3 재료 - 상기 제 3 재료는 상기 제 1 재료의 제 1 측벽 및 제 2 측벽으로부터 측방으로 이격되고 상기 제 3 재료에 형성된 블록 패턴에 따라 상기 융기된 피처들 중 일부를 커버하고 일부의 융기된 피처들을 노출시키는 유기 재료를 함유함 - 에 의해 규정되는 것인, 상기 기판을 제공하는 단계;
    H 및 선택적으로 불활성 가스를 함유하는 제 1 프로세스 가스의 플라즈마 여기에 의해 제 1 화학 혼합물을 형성하는 단계;
    상기 제 1 화학 혼합물에 상기 기판 상의 제 1 재료, 제 2 재료, 및 제 3 재료를 노출시켜 상기 제 1 화학 혼합물에 노출시킨 후 상기 제 1 재료 내의 일정 깊이가 수소화(hydrogenate)되는, 상기 제 1 화학 혼합물에 상기 기판 상의 제 1 재료, 제 2 재료, 및 제 3 재료를 노출시키는 단계;
    그 후, S, F, 및 선택적으로 불활성 요소(noble element)를 함유하는 제 2 프로세스 가스의 플라즈마 여기에 의해 제 2 화학 혼합물을 형성하는 단계; 및
    상기 플라즈마 여기된 제 2 프로세스 가스에 상기 기판 상의 제 1 재료, 제 2 재료, 및 제 3 재료를 노출시켜 상기 제 2 재료 및 상기 제 3 재료에 대해 상기 제 1 재료를 선택적으로 에칭하고 상기 플라즈마 여기된 제 2 프로세스 가스에 노출시킨 후 상기 제 2 재료 및 제 3 재료가 남아있는 동안 상기 제 1 재료를 제거하는, 상기 플라즈마 여기된 제 2 프로세스 가스에 상기 기판 상의 제 1 재료, 제 2 재료, 및 제 3 재료를 노출시키는 단계
    를 포함하는, 자가 정렬 블록(SAB) 구조물을 준비하는 방법.
  2. 제 1 항에 있어서, 상기 제 1 프로세스 가스는 H2를 함유하는 것인, 자가 정렬 블록(SAB) 구조물을 준비하는 방법.
  3. 제 1 항에 있어서, 상기 제 1 프로세스 가스는 H2로 구성되는 것인, 자가 정렬 블록(SAB) 구조물을 준비하는 방법.
  4. 제 1 항에 있어서, 상기 제 1 프로세스 가스는 H2 및 Ar으로 구성되는 것인, 자가 정렬 블록(SAB) 구조물을 준비하는 방법.
  5. 제 1 항에 있어서, 상기 제 2 프로세스 가스는 SF6 및 Ar을 함유하는 것인, 자가 정렬 블록(SAB) 구조물을 준비하는 방법.
  6. 제 1 항에 있어서, 상기 제 2 프로세스 가스는 SF6 및 Ar로 구성되는 것인, 자가 정렬 블록(SAB) 구조물을 준비하는 방법.
  7. 제 1 항에 있어서, 상기 제 1 화학 혼합물은 수소 이온들을 함유하는 것인, 자가 정렬 블록(SAB) 구조물을 준비하는 방법.
  8. 제 1 항에 있어서, 상기 제 2 프로세스 가스는 무극성 분자를 포함하는 것인, 자가 정렬 블록(SAB) 구조물을 준비하는 방법.
  9. 제 1 항에 있어서, 상기 기판을 제공하는 단계는 상기 제 1 측벽 및 상기 제 2 측벽의 수직 부분들 상의 측벽 스페이서들로서 상기 제 2 재료를 제공하는 단계를 포함하고, 상기 플라즈마 여기된 제 2 프로세스 가스에 노출시키는 단계는 상기 측벽 스페이서들을 제외한 상기 측벽 스페이서들 사이에 위치된 상기 제 1 재료를 제거하는 것인, 자가 정렬 블록(SAB) 구조물을 준비하는 방법.
  10. 제 1 항에 있어서, 상기 제 1 프로세스 가스 또는 상기 제 2 프로세스 가스의 플라즈마 여기는, 상단 플레이트 전극, 및 상기 기판을 지지하는 하단 플레이트 전극을 포함하는 용량성 결합 플라즈마 소스를 사용하여 플라즈마를 생성하는 것을 포함하는 것인, 자가 정렬 블록(SAB) 구조물을 준비하는 방법.
  11. 제 1 항에 있어서, 상기 제 1 프로세스 가스 또는 상기 제 2 프로세스 가스의 플라즈마 여기는, 유도성 요소(inductive element), 및 상기 기판을 지지하는 하단 플레이트 전극을 포함하는 유도성 결합 플라즈마 소스를 사용하여 플라즈마를 생성하는 것을 포함하는 것인, 자가 정렬 블록(SAB) 구조물을 준비하는 방법.
  12. 제 1 항에 있어서, 상기 제 2 프로세스 가스의 플라즈마 여기는, 라디칼 추동 플라즈마를 생성하는 원격 플라즈마 소스(remote plasma source)를 사용하여 플라즈마를 생성하는 것을 포함하는 것인, 자가 정렬 블록(SAB) 구조물을 준비하는 방법.
  13. 제 1 항에 있어서,
    상기 제 1 재료 아래에 위치된 층이 노출될 때까지 상기 제 1 재료의 추가 부분들을 제거하기 위해 상기 제 1 화학 혼합물을 형성하는 단계, 상기 제 1 화학 혼합물에 상기 제 1 재료를 노출시키는 단계, 상기 제 2 화학 혼합물을 형성하는 단계, 및 상기 플라즈마 여기된 제 2 프로세스 가스에 상기 제 1 재료를 노출시키는 단계를 반복하는 단계를 더 포함하는, 자가 정렬 블록(SAB) 구조물 준비 방법.
  14. 제 1 항에 있어서, 상기 제 1 재료는 상기 제 2 재료 및 상기 제 3 재료에 대해 100 대 1보다 큰 에칭 선택비(etch selectivity)로 제거되는 것인, 자가 정렬 블록(SAB) 구조물 준비 방법.
  15. 제 1 항에 있어서, 상기 융기된 피처는 자가 정렬 다중 패터닝 프로세스(self-aligned multi-patterning process)에서의 맨드렐(mandrel)인 것인, 자가 정렬 블록(SAB) 구조물 준비 방법.
  16. 제 15 항에 있어서, 상기 융기된 피처의 애스펙트비(aspect ratio)는 10을 초과하는 것인, 자가 정렬 블록(SAB) 구조물 준비 방법.
  17. 제 1 항에 있어서,
    상기 제 2 재료는 상기 제 1 재료에 인접한 측벽에 대향하는 제 3 측벽을 포함하고,
    상기 기판을 제공하는 단계는, 상기 제 1 재료가 상기 제 1 화학 혼합물에 노출시키기 전에 상기 제 1 측벽 상의 제 2 재료와 상기 제 2 측벽 상의 제 2 재료 사이의 영역을 충전하고, 상기 제 3 재료가 상기 제 1 화학 혼합물에 노출시키기 전에 상기 제 2 재료의 상기 제 3 측벽의 일부 상에 형성되어 있는 기판을 제공하는 단계를 포함하고;
    상기 제 1 화학 혼합물은 기본적으로(essentially) 수소 및 선택적으로 불활성 가스로 구성되며;
    상기 제 1 화학 혼합물에 상기 제 1 재료, 상기 제 2 재료, 및 상기 제 3 재료를 노출시키는 단계와 상기 플라즈마 여기된 제 2 프로세스 가스에 상기 제 1 재료, 상기 제 2 재료, 및 상기 제 3 재료를 노출시키는 단계는, 상기 제 1 재료 아래에 위치된 층이 노출될 때까지 상기 제 1 재료를 제거하기 위해 교대로 반복적으로 수행되고, 상기 제 1 재료 아래에 위치된 층이 노출된 후, 상기 제 2 재료 및 상기 제 3 재료는 상기 기판 상에 남아있는 것인, 자가 정렬 블록(SAB) 구조물 준비 방법.
  18. 자가 정렬 블록(SAB) 구조물을 준비하는 방법에 있어서,
    융기된 피처들을 갖는 기판을 제공하는 단계로서, 상기 융기된 피처들은 실리콘 질화물을 함유하는 제 1 재료 및 상기 제 1 재료의 제 1 측벽 및 제 2 측벽 상에 형성된 실리콘 산화물을 함유하는 제 2 재료 - 상기 제 1 측벽 및 상기 제 2 측벽이 측방 방향으로 서로 이격되어 상기 제 1 재료는 상기 제 1 측벽 상의 제 2 재료와 상기 제 2 측벽 상의 제 2 재료 사이에 있음 - , 및 제 3 재료 - 상기 제 3 재료는 상기 제 1 재료의 제 1 측벽 및 제 2 측벽으로부터 측방으로 이격되고 상기 제 3 재료에 형성된 블록 패턴에 따라 상기 융기된 피처들 중 일부를 커버하고 일부의 융기된 피처들을 노출시키는 유기 재료를 함유함 - 에 의해 규정되는 것인, 상기 기판을 제공하는 단계;
    H 및 선택적으로 불활성 가스를 함유하는 제 1 프로세스 가스의 플라즈마 여기에 의해 제 1 화학 혼합물을 형성하는 단계;
    상기 제 1 화학 혼합물에 상기 기판 상의 제 1 재료, 제 2 재료, 및 제 3 재료를 노출시켜 상기 제 1 화학 혼합물에 노출시킨 후 상기 제 1 재료 내의 일정 깊이가 수소화되는, 상기 제 1 화학 혼합물에 상기 기판 상의 제 1 재료, 제 2 재료, 및 제 3 재료를 노출시키는 단계;
    그 후, 높은 불소 함유 분자, 및 선택적으로 불활성 요소를 함유하는 제 2 프로세스 가스의 플라즈마 여기에 의해 제 2 화학 혼합물을 형성하는 단계 - 상기 높은 불소 함유 분자의 불소 대 다른 원자 요소들의 비율은 1(unity)을 초과함 - ; 및
    상기 플라즈마 여기된 제 2 프로세스 가스에 상기 기판 상의 제 1 재료, 제 2 재료, 및 제 3 재료를 노출시켜 상기 제 2 재료 및 상기 제 3 재료에 대해 상기 제 1 재료를 선택적으로 에칭하고 상기 플라즈마 여기된 제 2 프로세스 가스에 노출시킨 후 상기 제 2 재료 및 제 3 재료가 남아있는 동안 상기 제 1 재료를 제거하는, 상기 플라즈마 여기된 제 2 프로세스 가스에 상기 기판 상의 제 1 재료, 제 2 재료, 및 제 3 재료를 노출시키는 단계
    를 포함하는, 자가 정렬 블록(SAB) 구조물을 준비하는 방법.
  19. 제 18 항에 있어서,
    상기 제 2 재료는 상기 제 1 재료에 인접한 측벽에 대향하는 제 3 측벽을 포함하고,
    상기 기판을 제공하는 단계는, 상기 제 1 재료가 상기 제 1 화학 혼합물에 노출되기 전에 상기 제 1 측벽 상의 제 2 재료와 상기 제 2 측벽 상의 제 2 재료 사이의 영역을 충전하고, 상기 제 3 재료가 상기 제 1 화학 혼합물에 노출되기 전에 상기 제 2 재료의 상기 제 3 측벽의 일부 상에 형성되어 있는 기판을 제공하는 단계를 포함하고;
    상기 제 1 화학 혼합물은 기본적으로 수소 및 선택적으로 불활성 가스로 구성되며;
    상기 제 1 화학 혼합물에 상기 제 1 재료, 상기 제 2 재료, 및 상기 제 3 재료를 노출시키는 단계와 상기 플라즈마 여기된 제 2 프로세스 가스에 상기 제 1 재료, 상기 제 2 재료, 및 상기 제 3 재료를 노출시키는 단계는, 상기 제 1 재료 아래에 위치된 층이 노출될 때까지 상기 제 1 재료를 제거하기 위해 교대로 반복적으로 수행되고, 상기 제 1 재료 아래에 위치된 층이 노출된 후, 상기 제 2 재료 및 상기 제 3 재료는 상기 기판 상에 남아있는 것인, 자가 정렬 블록(SAB) 구조물 준비 방법.
KR1020197027459A 2017-02-23 2018-02-23 자가 정렬 블록 구조물들의 제조를 위한 실리콘 질화물 맨드렐의 이방성 추출 방법 KR102537742B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201762462770P 2017-02-23 2017-02-23
US62/462,770 2017-02-23
PCT/US2018/019564 WO2018156985A1 (en) 2017-02-23 2018-02-23 Method of anisotropic extraction of silicon nitride mandrel for fabrication of self-aligned block structures

Publications (2)

Publication Number Publication Date
KR20190112822A KR20190112822A (ko) 2019-10-07
KR102537742B1 true KR102537742B1 (ko) 2023-05-26

Family

ID=63253406

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020197027459A KR102537742B1 (ko) 2017-02-23 2018-02-23 자가 정렬 블록 구조물들의 제조를 위한 실리콘 질화물 맨드렐의 이방성 추출 방법

Country Status (4)

Country Link
US (1) US10446405B2 (ko)
KR (1) KR102537742B1 (ko)
TW (1) TWI761461B (ko)
WO (1) WO2018156985A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109216163A (zh) * 2017-06-29 2019-01-15 中芯国际集成电路制造(上海)有限公司 半导体器件的制造方法
US10658192B2 (en) * 2017-09-13 2020-05-19 Tokyo Electron Limited Selective oxide etching method for self-aligned multiple patterning
US10886367B2 (en) * 2019-01-17 2021-01-05 International Business Machines Corporation Forming FinFET with reduced variability

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130052827A1 (en) 2011-08-26 2013-02-28 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and oxygen
JP2016058643A (ja) 2014-09-11 2016-04-21 株式会社Ｓｃｒｅｅｎホールディングス プラズマエッチング方法

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3420347A1 (de) 1983-06-01 1984-12-06 Hitachi, Ltd., Tokio/Tokyo Gas und verfahren zum selektiven aetzen von siliciumnitrid
KR100267418B1 (ko) 1995-12-28 2000-10-16 엔도 마코토 플라스마처리방법및플라스마처리장치
US20020003126A1 (en) 1999-04-13 2002-01-10 Ajay Kumar Method of etching silicon nitride
US6756313B2 (en) * 2002-05-02 2004-06-29 Jinhan Choi Method of etching silicon nitride spacers with high selectivity relative to oxide in a high density plasma chamber
US20090047447A1 (en) 2005-08-02 2009-02-19 Sawin Herbert H Method for removing surface deposits and passivating interior surfaces of the interior of a chemical vapor deposition reactor
US7399646B2 (en) 2005-08-23 2008-07-15 International Business Machines Corporation Magnetic devices and techniques for formation thereof
KR100829606B1 (ko) 2006-09-07 2008-05-14 삼성전자주식회사 미세 패턴의 형성 방법
US7666578B2 (en) * 2006-09-14 2010-02-23 Micron Technology, Inc. Efficient pitch multiplication process
US7977249B1 (en) * 2007-03-07 2011-07-12 Novellus Systems, Inc. Methods for removing silicon nitride and other materials during fabrication of contacts
US8008095B2 (en) 2007-10-03 2011-08-30 International Business Machines Corporation Methods for fabricating contacts to pillar structures in integrated circuits
US7709396B2 (en) 2008-09-19 2010-05-04 Applied Materials, Inc. Integral patterning of large features along with array using spacer mask patterning process flow
EP2511948A4 (en) 2010-02-01 2014-07-02 Central Glass Co Ltd DRY ETCHING AGENT AND DRY ETCHING METHOD USING THE SAME
WO2011108663A1 (ja) 2010-03-04 2011-09-09 東京エレクトロン株式会社 プラズマエッチング方法、半導体デバイスの製造方法、及びプラズマエッチング装置
US8268184B2 (en) 2010-06-29 2012-09-18 Tokyo Electron Limited Etch process for reducing silicon recess
US8679983B2 (en) * 2011-09-01 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and nitrogen
US9039911B2 (en) 2012-08-27 2015-05-26 Lam Research Corporation Plasma-enhanced etching in an augmented plasma processing system
US8808563B2 (en) * 2011-10-07 2014-08-19 Applied Materials, Inc. Selective etch of silicon by way of metastable hydrogen termination
US8664125B2 (en) 2011-12-23 2014-03-04 Tokyo Electron Limited Highly selective spacer etch process with reduced sidewall spacer slimming
FR2993576B1 (fr) 2012-07-20 2018-05-18 Nanoplas Dispositif de traitement d'un objet par plasma
US8969212B2 (en) 2012-11-20 2015-03-03 Applied Materials, Inc. Dry-etch selectivity
FR3000601B1 (fr) 2012-12-28 2016-12-09 Commissariat Energie Atomique Procede de formation des espaceurs d'une grille d'un transistor
US9257293B2 (en) 2013-03-14 2016-02-09 Applied Materials, Inc. Methods of forming silicon nitride spacers
US8980758B1 (en) 2013-09-17 2015-03-17 Applied Materials, Inc. Methods for etching an etching stop layer utilizing a cyclical etching process
WO2015103003A1 (en) 2013-12-30 2015-07-09 E. I. Du Pont De Nemours And Company Chamber cleaning and semiconductor etching gases
US9318343B2 (en) * 2014-06-11 2016-04-19 Tokyo Electron Limited Method to improve etch selectivity during silicon nitride spacer etch
US9355922B2 (en) 2014-10-14 2016-05-31 Applied Materials, Inc. Systems and methods for internal surface conditioning in plasma processing equipment
US9443731B1 (en) * 2015-02-20 2016-09-13 Tokyo Electron Limited Material processing to achieve sub-10nm patterning
US9911620B2 (en) 2015-02-23 2018-03-06 Lam Research Corporation Method for achieving ultra-high selectivity while etching silicon nitride
US9881805B2 (en) * 2015-03-02 2018-01-30 Applied Materials, Inc. Silicon selective removal
FR3041471B1 (fr) 2015-09-18 2018-07-27 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de formation des espaceurs d'une grille d'un transistor
WO2017210140A1 (en) 2016-05-29 2017-12-07 Tokyo Electron Limited Method of selective silicon nitride etching
WO2017210141A1 (en) 2016-05-29 2017-12-07 Tokyo Electron Limited Method of sidewall image transfer
US20170345667A1 (en) 2016-05-29 2017-11-30 Tokyo Electron Limited Method of silicon extraction using a hydrogen plasma
FR3052911B1 (fr) 2016-06-20 2018-10-12 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de formation des espaceurs d'une grille d'un transistor
US10319613B2 (en) 2016-12-13 2019-06-11 Tokyo Electron Limited Method of selectively etching first region made of silicon nitride against second region made of silicon oxide

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130052827A1 (en) 2011-08-26 2013-02-28 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and oxygen
JP2016058643A (ja) 2014-09-11 2016-04-21 株式会社Ｓｃｒｅｅｎホールディングス プラズマエッチング方法

Also Published As

Publication number Publication date
US20180277386A1 (en) 2018-09-27
WO2018156985A1 (en) 2018-08-30
TW201903895A (zh) 2019-01-16
US10446405B2 (en) 2019-10-15
KR20190112822A (ko) 2019-10-07
TWI761461B (zh) 2022-04-21

Similar Documents

Publication Publication Date Title
US10515814B2 (en) Method of quasi-atomic layer etching of silicon nitride
US10192743B2 (en) Method of anisotropic extraction of silicon nitride mandrel for fabrication of self-aligned block structures
US10541146B2 (en) Method of cyclic plasma etching of organic film using sulfur-based chemistry
US20180315616A1 (en) Method of cyclic plasma etching of organic film using carbon-based chemistry
KR102537742B1 (ko) 자가 정렬 블록 구조물들의 제조를 위한 실리콘 질화물 맨드렐의 이방성 추출 방법
US10658192B2 (en) Selective oxide etching method for self-aligned multiple patterning
KR102594444B1 (ko) 황 기반 화학물을 이용한 실리콘 함유 유기 막의 플라즈마 에칭 방법
KR102537097B1 (ko) 실리콘 질화물의 유사 원자층 에칭 방법
KR102638422B1 (ko) 유황 및/또는 탄소계 화학물을 사용하는 유기막의 주기적 플라즈마 에칭 방법
KR102448699B1 (ko) 자기 정렬된 다중 패터닝을 위한 선택적 질화물 에칭 방법
WO2020051063A2 (en) Surface modification process

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant