CN105912059A - 集成电路的基准电压修调电路及系统 - Google Patents

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Abstract

本发明公开了一种集成电路的基准电压修调电路，该集成电路基准电压系统包括LDO模块、修调模块和修调控制模块；所述修调模块包括一级校准修调模块和二级校准修调模块。本发明通过修调控制模块连接片外的程序控制模块，根据程序控制模块提供的校准信号生成修调控制信号，一级校准修调模块根据修调控制信号对集成电路的基准电压进行一级校准，二级校准修调模块根据修调控制信号基于一级校准进行二级校准，将基准电压修调至预设的基准参考电压，从而，通过两级校准有效提高了基准电压修调的电压范围和精度。本发明还公开了一种集成电路的基准电压修调系统，该基准电压修调系统包括上述基准电压修调电路和片外的程序控制模块。

Description

集成电路的基准电压修调电路及系统
技术领域
本发明涉及集成电路测试技术领域，尤其涉及一种集成电路的基准电压修调电路及系统。
背景技术
在集成电路中，芯片内部都产生恒定的基准电压，为内部的数字电路、模拟电路提供精确稳定的参考电压值，即电压基准是模拟电路和数字电路中不可或缺的一部分。在生产过程中，通常由于基准电压的失调、温漂、工艺偏差等不确定性因素，芯片的基准电压的精度往往较预设值有偏差。基准电压的失调、温漂等因素往往会导致整体电路功能失败，基准电压的精度直接影响集成电路数据采集的准确性，影响LDO(low dropout regulator，低压差线性稳压器)、DC-DC(Direct Current-Direct Current，直流-直流)转换器的输出电压，对产品的良率、利润率也会造成影响，因此，为使芯片内部的基准电压精度足够，通常都需要通过电压修调电路对基准电压进行修调，电压修调技术是目前修调基准电压的普遍方案。
在集成电路中，现有的电压修调技术包括激光修复(即Laser Reair)、电流熔丝(即Current Fuse)、OTP(One Time Programmable，一次性可编程)修复以及NVM(non-volatile memory，非易失性存储器)修复。其中激光修复仅能在芯片封装前进行，应用范围受限，且制程的良率较差，现已逐渐淘汰；OTP修复和NVM修复两种多用于数字电路，且一般针对特定工艺，实用范围窄；电流熔丝是集成电路中采用较多的一种方案。目前电流熔丝方式的电压修调方案中主要存在的缺点是目前的电压修调方案通常只有一级电压校准，导致修调电压范围过大时调节精度不足，精度足够时修调范围又偏小。
发明内容
本发明的主要目的在于提供一种集成电路的基准电压修调电路，旨在提高集成电路基准电压修调精度。
为了达到上述目的，本发明提供的集成电路的基准电压修调电路包括LDO模块、修调模块和修调控制模块；所述修调模块包括一级校准修调模块和二级校准修调模块；
所述LDO模块的正相输入端接入外部的带隙基准电压，所述带隙基准电压通过所述修调模块后反馈至所述LDO模块的反相输入端，所述LDO模块的输出端输出基准电压；所述修调控制模块用于连接片外的程序控制模块，所述修调控制模块根据程序控制模块提供的校准信号生成n位修调控制信号，其中n≥1，n位修调控制信号组合构成2n组修调控制信号，并将所述修调控制信号输出至所述修调模块；所述修调模块中，所述一级校准修调模块根据所述修调控制信号进行一级校准，所述二级校准修调模块根据所述修调控制信号基于所述一级校准进行二级校准，将所述基准电压修调至预设的基准参考电压。
优选地，所述LDO模块包括运算放大器和第一稳压电阻和第二稳压电阻；所述运算放大器的正相输入端接入外部的带隙基准电压，所述运算放大器的输出端依次经由所述第一稳压电阻、修调模块、第二稳压电阻接地，所述第二稳压电阻与所述修调模块的公共节点连接至所述运算放大器的反相输入端。
优选地，所述一级校准修调模块包括m个一级校准电阻和(m+1)行n列的一级校准开关管阵列，其中m≥1；
m个所述一级校准电阻串联成一串联电阻串，所述串联电阻串的一端连接所述LDO模块的输出端，所述串联电阻串的另一端连接所述LDO模块的反相输入端；每一行一级校准开关管串联成一组串联开关，每一所述一级校准电阻的两端分别与一组串联开关连接，一级校准开关管阵列的控制端接入所述修调控制模块输出的修调控制信号，每组修调控制信号对应控制一组串联开关短路。
优选地，所述一级校准开关管为一级校准NMOS管；第一列一级校准NMOS管中，第m行一级校准NMOS管的源极和第(m+1)行一级校准NMOS管的源极分别连接第m个一级校准电阻的两端；每一行一级校准NMOS管中，第n列一级校准NMOS管的漏极与第(n+1)列一级校准NMOS管的源极连接；最后一列一级校准NMOS管中，各行一级校准NMOS管的漏极相互连接；所述一级校准NMOS管的栅极与所述修调控制模块连接，每一列所述一级校准NMOS管的栅极对应接入所述修调控制模块输出的一位修调控制信号，以控制所述一级校准NMOS管的通断，且各一级校准NMOS管在其栅极接入的修调控制信号为低电平信号时短路。
优选地，所述二级校准修调模块作为所述一级校准修调模块中与所述LDO模块的反相输入端连接的一级校准电阻；
所述二级校准修调模块包括n个二级校准开关管和n组并联电阻串，其中，n个二级校准开关管串联连接，第n组所述并联电阻串由2n-1个二级校准电阻并联构成；
第n个所述二级校准开关管与第n组所述并联电阻串并联连接，且各并联支路串联连接，各并联支路串联后的一端连接至所述LDO模块的反相输入端，另一端连接至相邻的一级校准电阻；所述二级校准开关管的控制端接入所述修调控制模块输出的修调控制信号，以控制所述二级校准开关管的通断。
优选地，所述二级校准开关管为二级校准NMOS管，前一个二级校准NMOS管的源极与后一个二级校准NMOS管的漏极连接，且第一个所述二级校准NMOS管的漏极与相邻的一级校准电阻连接，最后一个所述二级校准NMOS管的源极与所述LDO模块的反相输入端连接，所述二级校准NMOS管的栅极与所述修调控制模块连接，每个二级校准NMOS管的栅极对应接入所述修调控制模块输出的一位修调控制信号，以控制所述二级校准NMOS管的通断。
优选地，所述修调控制模块包括修调信号产生模块、烧写熔丝模块和数据锁存模块；所述修调信号产生模块用于连接片外的程序控制模块，将所述校准信号转化为n位修调控制信号；所述烧写熔丝模块通过控制所述修调控制信号的延时和时序对所述修调控制信号进行烧写，并输出经烧写后的修调控制信号；所述数据锁存模块对所述烧写熔丝模块输出的修调控制信号进行锁存，并将经锁存后的修调控制信号输出至所述修调模块。
优选地，所述修调信号产生模块包括第一反相器、与非门、第一或非门、(n+1)个修调触发器和(n+1)个修调寄存器；各修调触发器串联连接，各修调寄存器串联连接；
各修调触发器的时钟端接入时钟信号，第一个修调触发器的数据输入端与所述程序控制模块连接，以接入校准信号，其余的修调触发器中后一个修调触发器的数据输入端与前一个修调触发器的正相输出端连接，各修调触发器中一修调触发器的反相输出端与一修调寄存器的输入端对应连接；
所述第一反相器的输入端接入使能信号，所述第一反相器的输出端与所述与非门的第一输入端连接；所述第一或非门的第一输入端与所述程序控制模块连接，以接入校准信号，所述第一或非门的第二输入端与所述与非门的输出端连接，所述第一或非门的输出端分别与各修调寄存器的设置端连接；
各修调寄存器的使能端均与所述与非门的输出端连接，第一个修调寄存器的输出端与所述与非门的第二输入端连接，其余的修调触发器的输出端均与所述烧写熔丝模块连接，以输出修调控制信号至所述烧写熔丝模块。
优选地，所述烧写熔丝模块包括n路烧写单元，n路烧写单元分别对n位修调控制信号进行烧写；
所述烧写单元包括主通路单元、一级校准烧写通路单元、二级校准烧写通路单元和逻辑输出单元；所述一级校准烧写通路单元与所述主通路单元串联连接，所述二级校准烧写通路单元与所述主通路单元串联连接，所述二级校准烧写通路单元与所述一级校准烧写通路单元并联连接；所述主通路单元和所述二级校准烧写通路单元均匀所述修调信号产生模块连接，所述主通路单元接入一级校准修调控制信号，所述二级校准烧写通路单元接入二级校准修调控制信号，所述主通路单元和所述一级校准烧写通路单元工作时对一级校准修调控制信号进行烧写，所述主通路单元和所述二级校准烧写通路单元工作时对二级校准修调控制信号进行烧写；所述逻辑输出单元的输入端与所述主通路单元、一级校准烧写通路单元和二级校准烧写通路单元的公共连接节点连接，所述逻辑输出单元的输出端与所述数据锁存模块连接。
优选地，所述主通路单元包括第一烧写PMOS管、第二烧写PMOS管和第一烧写电阻；所述一级校准烧写通路单元包括第二反相器、第一烧写NMOS管、第二烧写电阻和一级校准熔丝；所述二级校准烧写通路单元包括第二烧写NMOS管、第三烧写电阻和二级校准熔丝；所述逻辑输出单元包括第三反相器和第二或非门；
所述第一烧写PMOS管的源极连接芯片内部电源，所述第一烧写PMOS管的栅极连接所述修调信号产生模块，以接入一级校准修调控制信号，所述第一烧写PMOS管的漏极与第二烧写PMOS管的源极连接，第二烧写PMOS管的栅极接入芯片内部偏置信号，第二烧写PMOS管的漏极经由所述第一烧写电阻与所述第一烧写NMOS管的漏极连接，且依次经由所述第一烧写电阻、第三烧写电阻与所述第二烧写NMOS管的漏极连接；
所述第二反相器的输入端接入复位信号，所述第二反相器的输出端与所述第一烧写NMOS管的栅极连接，所述第一烧写NMOS管的源极依次经由所述第二烧写电阻、一级校准熔丝接地；所述第二烧写NMOS管的栅极连接所述修调信号产生模块，以接入二级校准修调控制信号，所述第二烧写NMOS管的源极经由所述二级校准熔丝接地；
所述第三反相器的输入端与所述第一烧写NMOS管的漏极连接，且经由所述第三烧写电阻与所述第二烧写NMOS管的漏极连接，所述第三反相器的输出端与所述第二或非门的第一输入端连接；所述第二或非门的第二输入端接入使能信号，所述第二或非门的输出端与所述数据锁存模块连接。
优选地，所述数据锁存模块包括n个锁存触发器，各锁存触发器的时钟端接入时钟信号，各锁存触发器的数据输入端连接所述烧写熔丝模块，以输入一级校准修调控制信号或二级校准修调控制信号，各锁存触发器的正相输出端连接所述修调模块，以输出经锁存后的一级校准修调控制信号至所述一级校准修调模块或输出经锁存后的二级校准修调控制信号至所述二级校准修调模块。
本发明还提供一种集成电路的基准电压修调系统，该基准电压修调系统包括程序控制模块和集成电路的基准电压修调电路，所述基准电压修调电路设置于集成电路内部，所述程序控制模设置在集成电路外部；集成电路的基准电压修调电路包括LDO模块、修调模块和修调控制模块；所述修调模块包括一级校准修调模块和二级校准修调模块；
所述LDO模块的正相输入端接入外部的带隙基准电压，所述带隙基准电压通过所述修调模块后反馈至所述LDO模块的反相输入端，所述LDO模块的输出端输出基准电压；所述程序控制模块根据所述LDO模块输出的基准电压与预设的基准参考电压的差值确定修调模式并输出相应的校准信号；所述修调控制模块用于连接片外的程序控制模块，所述修调控制模块根据程序控制模块提供的校准信号生成n位修调控制信号，其中n≥1，n位修调控制信号组合构成2n组修调控制信号，并将所述修调控制信号输出至所述修调模块；所述修调模块中，所述一级校准修调模块根据所述修调控制信号进行一级校准，所述二级校准修调模块根据所述修调控制信号基于所述一级校准进行二级校准，将所述基准电压修调至预设的基准参考电压；
本发明技术方案设置一级校准修调模块和二级校准修调模块两级校准结构，通过修调控制模块连接片外的程序控制模块，根据程序控制模块提供的校准信号生成修调控制信号，一级校准修调模块根据修调控制信号对集成电路的基准电压进行一级校准，二级校准修调模块根据修调控制信号基于一级校准修调模块的一级校准进行二级校准，将基准电压修调至预设的基准参考电压，从而通过两级校准结构的两级校准，能够有效提高基准电压修调的电压范围和精度。
附图说明
图1为本发明集成电路的基准电压修调电路一实施例的原理结构示意图；
图2为图1中LDO模块一实施例的电路结构示意图；
图3为图1中一级校准修调模块一实施例的电路结构示意图；
图4为图1中二级校准修调模块一实施例的电路结构示意图；
图5为本发明集成电路的基准电压修调电路的两级校准示意图；
图6为本发明集成电路的基准电压修调电路另一实施例的原理结构示意图；
图7为图6中修调信号产生模块一实施例的电路结构示意图；
图8为图6中烧写熔丝模块一实施例的电路结构示意图；
图9为图6中数据锁存模块一实施例的电路结构示意图；
图10为本发明集成电路基准电压修调系统一实施例的原理结构示意图。
本发明的目的、功能特点及优点的实现，将结合实施例，并参照附图作进一步说明。
具体实施方式
应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
本发明提供一种集成电路的基准电压修调电路。
参照图1，图1为本发明集成电路的基准电压修调电路一实施例的原理结构示意图。
在本发明一实施例中，如图1所示，集成电路的基准电压修调电路包括LDO模块110、修调模块120和修调控制模块130；所述修调模块120包括一级校准修调模块121和二级校准修调模块122。
所述LDO模块110的正相输入端接入外部的带隙基准电压，所述带隙基准电压通过所述修调模块120后反馈至所述LDO模块110的反相输入端，所述LDO模块110的输出端输出基准电压Vout，该基准电压用于为集成电路，即芯片内部的数字电路和模拟电路提供稳定的电压参考值。集成电路预设一基准参考电压，在对集成电路进行测试时，集成电路的基准电压修调电路以该基准参考电压作为参考对LDO模块110输出的基准电压进行修调。
所述修调控制模块130用于连接片外的程序控制模块，所述修调控制模块130根据程序控制模块提供的校准信号生成n位修调控制信号，当程序控制模块提供的校准信号为一级校准信号时，修调控制模块130生成2n组修调控制信号一级修调控制信号，当程序控制模块提供的校准信号为二级校准信号时，修调控制模块130生成2n组修调控制信号二级修调控制信号，其中n≥1，n位修调控制信号组合构成2n组修调控制信号，并将生成的修调控制信号输出至所述修调模块120。
所述修调模块120中，所述一级校准修调模块121根据所述修调控制信号进行一级校准，所述二级校准修调模块122根据所述修调控制信号基于所述一级校准修调模块121的一级校准进行二级校准，将所述基准电压修调至所述基准参考电压。具体地，当修调模块120接收到一级修调控制信号时，修调模块120通过一级校准修调模块121对基准电压进行一级校准修调，即粗调，当修调模块120接收到二级修调控制信号时，在一级校准修调模块121对基准电压进行一级校准修调后，二级校准修调模块122基于一级校准修调模块121的一级校准再对基准电压进行二级校准修调，即细调，使得基准电压更接近于预设的基准参考电压。
相对于现有技术，本发明集成电路的基准电压修调电路设置一级校准修调模块121和二级校准修调模块122两级校准结构，通过修调控制模块130连接片外的程序控制模块，根据程序控制模块提供的校准信号生成修调控制信号，一级校准修调模块121根据修调控制信号对集成电路的基准电压进行一级校准，二级校准修调模块122根据修调控制信号基于一级校准修调模块121的一级校准进行二级校准，将基准电压修调至预设的基准参考电压，从而通过两级校准结构的两级校准，能够有效提高基准电压修调的电压范围和精度。
再参照图2，图2为图1中LDO模块110一实施例的电路结构示意图。
如图2所示，所述LDO模块110包括运算放大器OP1和第一稳压电阻R1和第二稳压电阻R2；所述运算放大器OP1的电源端连接芯片内部电源VCC，所述运算放大器OP1的正相输入端接入外部的带隙基准电压Vbandgap，所述运算放大器OP1的输出端依次经由所述第一稳压电阻R1、修调模块120、第二稳压电阻R2接地，所述第二稳压电阻R2与所述修调模块120的公共节点连接至所述运算放大器OP1的反相输入端。
再参照图3，图3为图1中一级校准修调模块121一实施例的电路结构示意图。
如图3所示，所述一级校准修调模块121包括m个一级校准电阻R1S～RmS和(m+1)行n列的一级校准开关管阵列，其中m≥1。
m个所述一级校准电阻串联成一串联电阻串，所述串联电阻串的一端连接所述LDO模块110的输出端，所述串联电阻串的另一端连接所述LDO模块110的反相输入端，即如图3中，一级校准电阻RmS连接所述LDO模块110的输出端，一级校准电阻RmS连接所述LDO模块110的一端的电压为VT，一级校准电阻R1S连接所述LDO模块110的反相输入端，以输出反馈电压VS至LDO模块110的反相输入端；每一行一级校准开关管串联成一组串联开关，即如图3中，(m+1)行一级校准开关管组成组串联开关Q1、Q2……Q(m+1)，每一所述一级校准电阻的两端分别与一组串联开关连接，即如图3中R1S的两端分别连接Q1和Q2，依此类推，RmS的两端分别连接Qm和Q(m+1)，一级校准开关管阵列的控制端接入所述修调控制模块130输出的修调控制信号T1S、T2S、TnS，每组修调控制信号对应控制一组串联开关短路。
具体地，所述一级校准开关管为一级校准NMOS管；第一列一级校准NMOS管中，第m行一级校准NMOS管的源极和第(m+1)行一级校准NMOS管的源极分别连接第m个一级校准电阻的两端，即如图3中，第一列一级校准NMOS管中的一级校准NMOS管NM11的源极和一级校准NMOS管NM21的源极分别连接一级校准电阻R1S的两端，依此类推，一级校准NMOS管中的一级校准NMOS管NMm1的源极和一级校准NMOS管NM(m+1)1的源极分别连接一级校准电阻RmS的两端；每一行一级校准NMOS管中，第n列一级校准NMOS管的漏极与第(n+1)列一级校准NMOS管的源极连接，即如图3中，一级校准NMOS管NM11的漏极与一级校准NMOS管NM12的源极连接，一级校准NMOS管NM21的漏极与一级校准NMOS管NM22的源极连接，依此类推，同一行的其它相邻一级校准NMOS管的连接关系类似；最后一列一级校准NMOS管中，各行一级校准NMOS管的漏极相互连接，即如图3中，一级校准NMOS管NM1n的漏极、一级校准NMOS管NM2n的漏极……一级校准NMOS管NM(m+1)n的漏极相互连接；所述一级校准NMOS管的栅极与所述修调控制模块130连接，每一列所述一级校准NMOS管的栅极对应接入所述修调控制模块130输出的一位修调控制信号，以控制所述一级校准NMOS管的通断，且各一级校准NMOS管在其栅极接入的修调控制信号为低电平信号时短路，即如图3中，一级校准NMOS管NM11的栅极、一级校准NMOS管NM21的栅极……一级校准NMOS管NM(m+1)1栅极均接入修调控制信号T1s，一级校准NMOS管NM12的栅极、一级校准NMOS管NM22的栅极……一级校准NMOS管NM(m+1)2栅极均接入修调控制信号T2s，依此类推，一级校准NMOS管NM1n的栅极、一级校准NMOS管NM2n的栅极……一级校准NMOS管NM(m+1)n栅极均接入修调控制信号Tns。
再参照图4，图4为图1中二级校准修调模块122一实施例的电路结构示意图。
本实施例中，所述二级校准修调模块122作为所述一级校准修调模块121中与所述LDO模块110的反相输入端连接的一级校准电阻R1S。即与所述LDO模块110的反相输入端连接的一级校准电阻R1S可代表二级校准修调模块122，若集成电路需要二级校准，则将一级校准电阻R1S设计为二级校准修调模块122的结构；若集成电路不需要二级校准，则将一级校准电阻R1S的阻值等同于其它一级校准电阻R2S、……RmS的阻值即可。
如图4所示，所述二级校准修调模块122包括n个二级校准开关管NM1～NMn和n组并联电阻串，其中，n个二级校准开关管串联连接，第n组所述并联电阻串由2n-1个二级校准电阻并联构成，即如图4中，第1组并联电阻串由1个二级校准电阻R11构成，第2组并联电阻串由2个二级校准电阻R21和R22构成，第3组并联电阻串由4个二级校准电阻R31、R32、R33和R34构成，第3组并联电阻串由8个二级校准电阻R41、R42、R43、R44、R45、R46、R47和R48构成，依此类推，第n组并联电阻串由2n-1个二级校准电阻Rn1、Rn2、Rn3……Rnn并联构成。
第n个所述二级校准开关管与第n组所述并联电阻串并联连接，且各并联支路串联连接，各并联支路串联后的一端连接至所述LDO模块110的反相输入端，另一端连接至相邻的一级校准电阻，各并联支路串联后两端的电压分别为VH和VS，其中VS反馈至LDO模块110的反相输入端，即VS反馈至图2中运算放大器OP1的反相输入端；所述二级校准开关管的控制端接入所述修调控制模块130输出的修调控制信号，以控制所述二级校准开关管的通断。
具体地，所述二级校准开关管为二级校准NMOS管，前一个二级校准NMOS管的源极与后一个二级校准NMOS管的漏极连接，且第一个所述二级校准NMOS管的漏极与相邻的一级校准电阻连接，最后一个所述二级校准NMOS管的源极与所述LDO模块110的反相输入端连接，即如图4中，二级校准NMOS管NM1的漏极与图3中的一级校准电阻R2S连接，二级校准NMOS管NM1的源极与二级校准NMOS管NM2的漏极连接，二级校准NMOS管NM2的源极与二级校准NMOS管NM3的漏极连接，依此类推，二级校准NMOS管NM(n-1)(图4未示出)的源极与二级校准NMOS管NMn的漏极连接，二级校准NMOS管NMn的漏极与LDO模块110的反相输入端连接，即二级校准NMOS管NMn的漏极与图2中运算放大器OP1的反相输入端连接；所述二级校准NMOS管的栅极与所述修调控制模块130连接，每个二级校准NMOS管的栅极对应接入所述修调控制模块130输出的一位修调控制信号，以控制所述二级校准NMOS管的通断，即如图4中，二级校准NMOS管NM1的栅极输入修调控制模块130输出的修调控制信号C1，以控制二级校准NMOS管NM1的通断，即控制第1组并联电阻串两端的通断，二级校准NMOS管NM2的栅极输入修调控制模块130输出的修调控制信号C2s，以控制二级校准NMOS管NM2的通断，即控制第2组并联电阻串两端的通断，依此类推，二级校准NMOS管NMn的栅极输入修调控制模块130输出的修调控制信号C2n，以控制二级校准NMOS管NMn的通断，即控制第n组并联电阻串两端的通断。
再参照图6，图6为本发明集成电路的基准电压修调电路另一实施例的原理结构示意图。
基于图1所示的集成电路的基准电压修调电路，本发明另一实施例中，如图6所示，所述修调控制模块130包括修调信号产生模块131、烧写熔丝模块132和数据锁存模块133；所述修调信号产生模块131用于连接片外的程序控制模块，将程序控制模块提供的校准信号转化为n位修调控制信号；所述烧写熔丝模块132通过控制所述修调控制信号的延时和时序对所述修调控制信号进行烧写，并输出经烧写后的修调控制信号；所述数据锁存模块133对所述烧写熔丝模块132输出的修调控制信号进行锁存，并将经锁存后的修调控制信号输出至所述修调模块120。
本发明通过烧写熔丝模块132控制修调控制信号的延时和时序对修调控制信号进行烧写，实现电流烧写熔丝的方式，节省了片内PAD数量，从而减小芯片面积，节省芯片成本；通过数据锁存模块133对修调控制信号进行锁存，使得输出至修调模块120的修调控制信号不随输入信号的变化而变化。
再参照图7，图7为图6中修调信号产生模块131一实施例的电路结构示意图。
如图7所示，所述修调信号产生模块131包括第一反相器INV1、与非门U1、第一或非门U2、(n+1)个修调触发器DIFF0、DIFF1、DIFF2……DIFFn和(n+1)个修调寄存器MEM0、MEM1、MEM2……MEMn；各修调触发器串联连接，各修调寄存器串联连接。
各修调触发器的时钟端接入时钟信号CLK，第一个修调触发器DIFF0的数据输入端D与所述程序控制模块连接，以接入校准信号DATA1/DATA2(DATA1为程序控制模块输出的一级校准信号，DATA2为程序控制模块输出的二级校准信号)，其余的修调触发器中后一个修调触发器的数据输入端与前一个修调触发器的正相输出端连接，各修调触发器中一修调触发器的反相输出端与一修调寄存器的输入端对应连接，即如图7中，修调触发器DIFF1的数据输入端D与修调触发器DIFF0的正相输出端Q连接，修调触发器DIFF2的数据输入端D与修调触发器DIFF1的正相输出端Q连接，依此类推，修调触发器DIFFn的数据输入端D与修调触发器DIFF(n-1)(图7未示出)的正相输出端连接。
所述第一反相器INV1的输入端接入使能信号ENA，所述第一反相器INV1的输出端与所述与非门U1的第一输入端连接；所述第一或非门U2的第一输入端与所述程序控制模块连接，以接入校准信号DATA1/DATA2，所述第一或非门U2的第二输入端与所述与非门U1的输出端连接，所述第一或非门U2的输出端分别与各修调寄存器的设置端连接，即如图7中，第一或非门U2的输出端分别与修调寄存器MEM0的设置端SET、修调寄存器MEM1的设置端SET……修调寄存器MEMn的设置端SET连接。
各修调寄存器的使能端均与所述与非门U1的输出端连接，第一个修调寄存器的输出端与所述与非门U1的第二输入端连接，其余的修调触发器的输出端均与所述烧写熔丝模块132连接，以输出修调控制信号至所述烧写熔丝模块132，即如图7中，与非门U1的输出端分别输出F_EN信号到修调寄存器MEM0的使能端EN、修调寄存器MEM1的使能端EN……修调寄存器MEMn的使能端EN，即修调寄存器MEM0的使能端EN、修调寄存器MEM1的使能端EN……修调寄存器MEMn的使能端EN和与非门U1的输出端连接；修调寄存器MEM0的输出端OUT和与非门U1的第二输入端连接，修调寄存器MEM1的输出端OUT输出D11/D21到烧写熔丝模块132，修调寄存器MEM2的输出端OUT输出D12/D22到烧写熔丝模块132，依此类推，修调寄存器MEMn的输出端OUT输出D1n/D2n到烧写熔丝模块132，即修调寄存器MEM1至修调寄存器MEMn的输出端OUT与烧写熔丝模块132连接。
再参照图8，图8为图6中烧写熔丝模块132一实施例的电路结构示意图。
如图8所示，所述烧写熔丝模块132包括n路烧写单元，n路烧写单元分别对n位修调控制信号进行烧写。
应当说明的是，图8仅仅以一路烧写单元的结构为例进行说明，所述烧写单元包括主通路单元141、一级校准烧写通路单元142、二级校准烧写通路单元143和逻辑输出单元144；所述一级校准烧写通路单元142与所述主通路单元141串联连接，所述二级校准烧写通路单元143与所述主通路单元141串联连接，所述二级校准烧写通路单元143与所述一级校准烧写通路单元142并联连接；所述主通路单元141和所述二级校准烧写通路单元143均与所述修调信号产生模块131连接，所述主通路单元141接入一级校准修调控制信号，所述二级校准烧写通路单元143接入二级校准修调控制信号，所述主通路单元141和所述一级校准烧写通路单元142工作时对一级校准修调控制信号进行烧写，所述主通路单元141和所述二级校准烧写通路单元143工作时对二级校准修调控制信号进行烧写；所述逻辑输出单元144的输入端与所述主通路单元141、一级校准烧写通路单元142和二级校准烧写通路单元143的公共连接节点连接，所述逻辑输出单元144的输出端与所述数据锁存模块133连接。
具体地，如图8所示，所述主通路单元141包括第一烧写PMOS管PM11、第二烧写PMOS管PM12和第一烧写电阻；所述一级校准烧写通路单元142包括第二反相器INV11、第一烧写NMOS管M11、第二烧写电阻和一级校准熔丝F1；所述二级校准烧写通路单元143包括第二烧写NMOS管M21、第三烧写电阻和二级校准熔丝F2；所述逻辑输出单元144包括第三反相器INV12和第二或非门U3。
所述第一烧写PMOS管PM11的源极连接芯片内部电源VCC，所述第一烧写PMOS管PM11的栅极连接所述修调信号产生模块131，以接入一级校准修调控制信号D11，所述第一烧写PMOS管PM11的漏极与第二烧写PMOS管PM12的源极连接，第二烧写PMOS管PM12的栅极接入芯片内部偏置信号Bias，第二烧写PMOS管PM12的漏极经由所述第一烧写电阻与所述第一烧写NMOS管M11的漏极连接，且依次经由所述第一烧写电阻、第三烧写电阻与所述第二烧写NMOS管M21的漏极连接。
所述第二反相器INV11的输入端接入复位信号Reset，所述第二反相器INV11的输出端与所述第一烧写NMOS管M11的栅极连接，所述第一烧写NMOS管M11的源极依次经由所述第二烧写电阻、一级校准熔丝F1接地；所述第二烧写NMOS管M21的栅极连接所述修调信号产生模块131，以接入二级校准修调控制信号D21，所述第二烧写NMOS管M21的源极经由所述二级校准熔丝F2接地。
所述第三反相器INV12的输入端与所述第一烧写NMOS管M11的漏极连接，且经由所述第三烧写电阻与所述第二烧写NMOS管M21的漏极连接，所述第三反相器INV12的输出端与所述第二或非门U3的第一输入端连接；所述第二或非门U3的第二输入端接入使能信号ENA，所述第二或非门U3的输出端与所述数据锁存模块133连接。
再参照图9，图9为图6中数据锁存模块133一实施例的电路结构示意图。
如图9所示，所述数据锁存模块133包括n个锁存触发器DIFF21、DIFF22……DIFF2n，各锁存触发器的时钟端接入时钟信号，各锁存触发器的数据输入端连接所述烧写熔丝模块132，以输入一级校准修调控制信号或二级校准修调控制信号，各锁存触发器的正相输出端连接所述修调模块120，以输出经锁存后的一级校准修调控制信号至所述一级校准修调模块121或输出经锁存后的二级校准修调控制信号至所述二级校准修调模块122，即如图9中，锁存触发器DIFF21的时钟端锁存触发器DIFF22的时钟端……锁存触发器DIFF2n的时钟端均接入时钟信号CLK，锁存触发器DIFF21至锁存触发器DIFF2n均连接至烧写熔丝模块132，锁存触发器DIFF21的数据输入端Q接入一级校准修调控制信号T1或二级校准修调控制信号C1，锁存触发器DIFF22的数据输入端Q接入一级校准修调控制信号T2或二级校准修调控制信号C2，依此类推，锁存触发器DIFF2n的数据输入端Q接入一级校准修调控制信号Tn或二级校准修调控制信号Cn。
如图1至图9所示，本发明集成电路的基准电压修调电路的工作原理具体描述如下：
如图2所示，运算放大器OP1的正相输入端接入外部带隙基准电压Vbandgap，运算放大器OP1的输出端输出基准电压Vout，在正常工作时，反馈电压VS高度跟随带隙基准电压Vbandgap，第二稳压电阻R2的主要作用是确定修调模块120的电流IS，即IS＝VS/R2＝Vbandgap/R2，由于Vbandgap为固定电压，因此的电流IS可通过第二稳压电阻R2设置，可以有效控制电路的功耗。
运算放大器OP1的输出端输出的基准电压Vout作为整个芯片的参考电压，为芯片内部的振荡器、保护电路、数字电路及其他电路提供参考电压，故要求稳定和精确。将修调模块120等效表示为电阻RTrimming，由图2所示的LDO模块110的结构可知，Vout＝IS*(R1+R2+RTrimming)，通常情况下RTrimming<<R1+R2，由于在芯片制造过程中，第一稳压电阻R1、第二稳压电阻R2等在工艺上存在一定程度的偏差，故运算放大器OP1输出的基准电压Vout与理想设计值，即基准参考电压存在不同程度的偏差。由于第一稳压电阻R1、第二稳压电阻R2的阻值不可改变，因此可通过改变修调模块120的等效电阻RTrimming来实现对Vout的修调。
如图7所示，修调信号产生模块131的数据输入端接入一级校准信号DATA1或二级校准信号DATA2，一级校准信号DATA1或二级校准信号DATA2由程序控制模块提供。修调信号产生模块131的使能输入端为输入使能信号ENA，使能信号ENA用于控制系统开关，当使能信号ENA为低电平时，该低电平的使能信号ENA经过第一反相器INV1反相，再经过与非门U1逻辑运算后，与非门U1的输出端输出高电平，即F_EN为高电平信号，该高电平信号分别输入到各寄存器的使能端EN，使得系统正常工作；当使能信号ENA为高电平时，该高电平的使能信号ENA经过第一反相器INV1反相，再经过与非门U1逻辑运算后，与非门U1的输出端输出低电平，即F_EN为低电平信号，该低电平信号分别输入到各寄存器的使能端EN，控制系统关闭。修调信号产生模块131的时钟输入端输入时钟信号CLK，时钟信号CLK用于为各触发器及各寄存器提供时钟信号。时钟信号CLK分别输入到各触发器DIFF0、DIFF1、DIFF2……DIFFn的时钟端，各触发器的反相输出端产生分频信号，分频信号分别输入到各寄存器MEM0、MEM1、MEM2……MEMn的输入端IN，为不同位寄存器提供不同的延时信号，一级校准信号DATA1和二级校准信号DATA2为具有时序性的控制信号，一级校准信号DATA1或二级校准信号DATA2经过第一或非门U2的逻辑运算后分别输入到各寄存器的设置端SET，当各寄存器检测一级校准信号DATA1或二级校准信号DATA2为高电平时相应输出一级校准修调信号D11、D12……D1n或二级校准修调信号D21、D22……D2n。
如图8所示，D11/D21、D12/D22......D1n/D2n是由修调信号产生模块131提供的n位修调控制信号，其中D11～D1n为n位一级修调控制信号，D21～D2n为n位二级修调控制信号，该n位修调控制信号D11/D21、D12/D22......D1n/D2n通过烧写熔丝后产生对应的信号，即经烧写熔丝后的修调控制信号T1/C1、T2/C2……Tn/Cn，其中T1～Tn为n位经烧写熔丝后的一级修调控制信号，C1～Cn为n位经烧写熔丝后的二级修调控制信号，下面以一路烧写单元为例进行说明：
当主通路单元141导通时，有偏置电流If流经第一烧写电阻流入一级校准烧写通路单元142和二级校准烧写通路单元143。
当一级校准修调模块121工作时，程序控制模块输出的复位信号Reset为低电平，经第二反相器INV11反相后转变为高电平，从而使得第一烧写NMOS管M11导通，当一级校准修调信号D11为高电平时，第一烧写PMOS管PM11关闭，使得主通路单元141关闭，此时一级校准熔丝F1保持不变；当一级校准修调信号D11为低电平时，第一烧写PMOS管PM11导通，使得主通路单元141导通，此时一级校准熔丝F1处于烧写模式，通过一级校准修调信号D11的延时导通达到熔断一级校准熔丝F1的目的，即通过一级修调控制信号D11的延时及时序控制来一级校准熔丝F1烧写，一级校准熔丝F1熔断同时引起一级修调控制信号T1的变化。
当二级校准修调模块122工作时，程序控制模块输出的复位信号Reset置为高电平，经第二反相器INV11反相后转变为低电平，从而使得第一烧写NMOS管M11关闭，此时一级校准烧写通路单元142，同时一级校准修调信号D11置为低电平，第一烧写PMOS管PM11导通，使得主通路单元141导通。此时，当二级修调控制信号D21为低电平时，第二烧写NMOS管M21关闭，使得二级校准烧写通路单元143关闭，二级校准熔丝F2保持不变；当二级修调控制信号D21为高电平时，第二烧写NMOS管M21导通，使得二级校准烧写通路单元143导通，此时二级校准熔丝F2处于烧写模式，通过二级修调控制信号D21的延时导通达到熔断二级校准熔丝F2的目的，即通过二级修调控制信号D21的延时及时序控制来二级校准熔丝F2烧写，二级校准熔丝F2熔断同时引起二级修调控制信号C1的变化。
以上描述了其中一路烧写单元的工作原理，其余烧写单元的工作原理一致，此处不再赘述。
如图9所示，数据锁存模块133用于将烧写熔丝模块132产生的修调控制信号T1/C1、T2/C2……Tn/Cn进行锁存，使其不再随输入端变化而变化，避免抖动或其他因素引起的误烧写操作，而且当需要进行二级校准时，需将一级校准产生的一级修调控制信号T1、T2……Tn锁定，避免一级修调控制信号T1、T2……Tn和二级修调控制信号C1、C2……Cn互相产生干扰，达到精确校准的目的。该数据锁存模块133采用D触发器分位锁存结构，每一位均独立锁存，以修调控制信号T1/C1为例：触发器DIFF21的时钟端接入时钟信号CLK，DIFF21的数据输入端D接入T1/C1信号，DIFF21的输出端OUT输出的信号为经过锁存的修调控制信号T1s/C1s，经锁存后，T1s/C1s信号不随T1/C1信号的变化而变化，其余T2s/C2s......Tns/Cns信号产生的工作原理与T1s/C1s信号产生的工作原理一致，此处不再赘述。如图3所示，经锁存后的一级修调控制信号T1s、T2s……Tns输出至一级校准修调模块121，如图4所示，经锁存后的二级修调控制信号C1s、C2s……Cns输出至二级校准修调模块122。
如图3所示，一级校准修调模块121中一级校准电阻R1S、R2S……RmS代表m个阻值相等的等效电阻，串联电阻串的有效电阻RTrimming＝(R1S+R2S+......+RmS)。数据锁存模块133输出的一级修调控制信号T1s、T2s至Tns分别控制(m+1)行一级校准NMOS管中的对应第1列、第2列至第n列一级校准NMOS管的工作状态，即T1s同时控制NM11、NM21至NM(m+1)1的通断状态。若一级校准结构设计为n bit控制，则可产生2n组修调控制信号，即一级修调控制信号T1s～Tns可产生2n种不同的组合，从而可推导出n和m的关系如下：2n＝m+1，即m＝2n-1。
由图2工作原理所知，电流IS流过串联电阻串且IS＝Vbandgap/R2，故R1S上的电压为Vstep1＝IS*R1S＝(Vbandgap*R1S)/R2，由于串联电阻串为等比例构成，因此该网络中每个电阻的分压均为Vstep1，即一级校准修调模块121修调的步进电压为Vstep1。由于每个一级校准电阻的两端分别接两行一级校准NMOS管，当一级校准电阻下端连接的一级校准NMOS管整行全部导通时，则对应的一级校准电阻及以上所有一级校准电阻都被短路。以R1S为例，R1S下端连接Q1行，当Q1行一级校准NMOS管全部导通时，则R1S及R1S以上的所有电阻一级校准，即R1S至RnS都被短路。步进电压Vstep1决定了修调精度，同时也确定了可修调的最大值Vtrim_max＝m*Vstep1＝(2n-1)*Vstep1，修调中心电压值表示为Vtrim_mid＝1/2*Vtrim_max＝(2n-1-2-1)*Vstep1，故当修调步进电压为Vstep1时，修调电压范围为(2n-1)*Vstep，用中间值的方式表达为±|(2n-1-2-1)*Vstep1|。从而，修调精度可通过设置Vstep1表达式Vstep1＝IS*R1S＝(Vbandgap*R1S)/R2中的R1S、R2两个参数实现，修调电压范围可根据通过设置表达式±|(2n-1-2-1)*Vstep1|中的n、Vstep1两个参数实现。下面仅以n＝3为例，从直观的角度说明调节的精度及范围，为便于表示，假设R1S＝R2S＝……＝RmS＝Rx，则Vstep1＝IS*Rx，列出下面表格：
从表中可知，假设T1s/T2s/T3s输入为100的情况为中间电压值，此时基准电压未经修调，随着T1s/T2s/T3s每一位控制信号的改变，调节的等效电压可以以步进电压Vstep1上下调节，调节范围最高至+4Vstep1。最低至-3Vstep1；同理，如果假设T1s/T2s/T3s输入为011的情况为中间电压值，则调节范围最高至+3Vstep1，最低至-4Vstep1。
本发明中一级校准修调模块121设计的(m+1)行n列的一级校准NMOS管阵列结构，由于MOS管导通时间短，因此对修调控制信号响应速度较快，基本无延迟时间，从而在芯片产品量产中可节约测试时间，有效降低测试成本。
如图4所示，二级校准电阻R11、R31～R34、R41～R48、Rn1～Rnn的阻值大小相等，假设每个二级校准电阻的阻值均为R，二级校准NMOS管NM1～NMn根据二级修调控制信号C1s、C2s、C3s、C4s……Cns分别对应控制一并联电阻串两端的通断，即NM1控制的并联电阻串的阻值为R，NM2控制的并联电阻串的阻值为R/2，NM3控制的并联电阻串的阻值为R/4，NM4控制的并联电阻串的阻值为R/8，依此类推，NMn控制的并联电阻串的阻值为R/2n。因此，若采用n bit控制，则通过NMOS管的开启和闭合状态，二级修调控制信号C1s～Cns可产生2n种不同的组合。
由于二级校准修调模块122的结构基于一级校准修调模块121的结构，因此二级校准修调模块122的整体分压VH-VS＝Vstep1，通过2n种不同的组合，可得出二级校准修调模块122的步进电压Vstep2＝Vstep1/2n-1。下面仅以n＝3为例，为便于表示，假设Ry＝R/4，则Vstep2＝Vstep1/7，列出下面表格：
C1s/C2s/C3s 并联电阻串等效阻值 等效电压
000 7Ry＝4Ry+2Ry+Ry 7Vstep2＝Vstep1
001 6Rx＝4Ry+2Ry+0 6Vstep2＝6/7Vstep1
010 5Ry＝4Ry+0+Ry 5Vstep2＝5/7Vstep1
011 4Ry＝4Ry+0+0 4Vstep2＝4/7Vstep1
100 3Ry＝0+2Ry+Ry 3Vstep2＝3/7Vstep1
101 2Ry＝0+2Ry+0 2Vstep2＝2/7Vstep1
110 1Ry＝0+0+Ry 1Vstep2＝1/7Vstep1
111 0 0
图5所示为本发明通过一级校准修调模块121和二级校准修调模块122两级校准的结构示意图，二级校准修调模块122的二级校准基于一级校准修调模块121的一级校准，即本发明通过一级校准修调模块121和二级校准修调模块122进行逐级校准，如图5所示，一级校准熔丝F1控制控制第一级校准，其步进电压为Vstep1，二级校准熔丝F2控制控制第二级校准，其步进电压为Vstep2，另外对于第二级校准的调节范围完全覆盖了第一级校准的最小位精度范围的情况，为保证调节过程无缝隙，校准可以收敛。
本发明通过一级校准修调模块121和二级校准修调模块122进行两级校准，从而实现了在一级校准的“粗调”的基础上，实现了二级校准的细化“细调”功能。
本发明还提供了一种集成电路的基准电压修调系统。
参照图10，图10为本发明集成电路基准电压修调系统一实施例的原理结构示意图。
如图10所示，本发明集成电路的基准电压修调系统包括程序控制模块200和上述实施例中的集成电路的基准电压修调电路100；所述基准电压修调电路100设置于集成电路内部，所述程序控制模200设置在集成电路外部，所述程序控制模块200根据所述LDO模块110输出的基准电压与预设的基准参考电压的差值确定修调模式，并输出相应的校准信号至所述修调控制模块120。具体地，程序控制模块200将LDO模块110输出的基准电压与预设的基准参考电压进行比较，根据基准电压与基准参考电压的差值的绝对值，确定基准电压偏差等级，从而确定需要进行一级校准修调还是二级校准修调，在确定需要进行一级校准修调时输出一级校准信号，此时基准电压修调电路100只需对基准电压进行一级校准修调，即粗调；在确定需要进行二级校准修调时输出二级校准信号，此时基准电压修调电路100需要先对基准电压进行一级校准修调，基于一级校准修调再进行二级校准修调，即细调。
本发明对集成电路的基准电压的修调通过片外的程序控制模块200进行控制，从而对基准电压修调时调节的精度可根据实际情况进行设定，应用范围广。
应当说明的是，本发明的各个实施例的技术方案可以相互结合，但是必须是以本领域的技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (12)

1.一种集成电路的基准电压修调电路，其特征在于，包括LDO模块、修调模块和修调控制模块；所述修调模块包括一级校准修调模块和二级校准修调模块；
所述LDO模块的正相输入端接入外部的带隙基准电压，所述带隙基准电压通过所述修调模块后反馈至所述LDO模块的反相输入端，所述LDO模块的输出端输出基准电压；
所述修调控制模块用于连接片外的程序控制模块，所述修调控制模块根据程序控制模块提供的校准信号生成n位修调控制信号，其中n≥1，n位修调控制信号组合构成2n组修调控制信号，并将所述修调控制信号输出至所述修调模块；所述修调模块中，所述一级校准修调模块根据所述修调控制信号进行一级校准，所述二级校准修调模块根据所述修调控制信号基于所述一级校准进行二级校准，将所述基准电压修调至预设的基准参考电压。
2.如权利要求1所述的集成电路的基准电压修调电路，其特征在于，所述LDO模块包括运算放大器和第一稳压电阻和第二稳压电阻；所述运算放大器的正相输入端接入外部的带隙基准电压，所述运算放大器的输出端依次经由所述第一稳压电阻、修调模块、第二稳压电阻接地，所述第二稳压电阻与所述修调模块的公共节点连接至所述运算放大器的反相输入端。
3.如权利要求1或2所述的集成电路的基准电压修调电路，其特征在于，所述一级校准修调模块包括m个一级校准电阻和(m+1)行n列的一级校准开关管阵列，其中m≥1；
m个所述一级校准电阻串联成一串联电阻串，所述串联电阻串的一端连接所述LDO模块的输出端，所述串联电阻串的另一端连接所述LDO模块的反相输入端；每一行一级校准开关管串联成一组串联开关，每一所述一级校准电阻的两端分别与一组串联开关连接，一级校准开关管阵列的控制端接入所述修调控制模块输出的修调控制信号，每组修调控制信号对应控制一组串联开关短路。
4.如权利要求3所述的集成电路的基准电压修调电路，其特征在于，所述一级校准开关管为一级校准NMOS管；第一列一级校准NMOS管中，第m行一级校准NMOS管的源极和第(m+1)行一级校准NMOS管的源极分别连接第m个一级校准电阻的两端；每一行一级校准NMOS管中，第n列一级校准NMOS管的漏极与第(n+1)列一级校准NMOS管的源极连接；最后一列一级校准NMOS管中，各行一级校准NMOS管的漏极相互连接；所述一级校准NMOS管的栅极与所述修调控制模块连接，每一列所述一级校准NMOS管的栅极对应接入所述修调控制模块输出的一位修调控制信号，以控制所述一级校准NMOS管的通断，且各一级校准NMOS管在其栅极接入的修调控制信号为低电平信号时短路。
5.如权利要求3所述的集成电路的基准电压修调电路，其特征在于，所述二级校准修调模块作为所述一级校准修调模块中与所述LDO模块的反相输入端连接的一级校准电阻；
所述二级校准修调模块包括n个二级校准开关管和n组并联电阻串，其中，n个二级校准开关管串联连接，第n组所述并联电阻串由2n-1个二级校准电阻并联构成；
第n个所述二级校准开关管与第n组所述并联电阻串并联连接，且各并联支路串联连接，各并联支路串联后的一端连接至所述LDO模块的反相输入端，另一端连接至相邻的一级校准电阻；所述二级校准开关管的控制端接入所述修调控制模块输出的修调控制信号，以控制所述二级校准开关管的通断。
6.如权利要求5所述的集成电路的基准电压修调电路，其特征在于，所述二级校准开关管为二级校准NMOS管，前一个二级校准NMOS管的源极与后一个二级校准NMOS管的漏极连接，且第一个所述二级校准NMOS管的漏极与相邻的一级校准电阻连接，最后一个所述二级校准NMOS管的源极与所述LDO模块的反相输入端连接，所述二级校准NMOS管的栅极与所述修调控制模块连接，每个二级校准NMOS管的栅极对应接入所述修调控制模块输出的一位修调控制信号，以控制所述二级校准NMOS管的通断。
7.如权利要求1所述的集成电路的基准电压修调电路，其特征在于，所述修调控制模块包括修调信号产生模块、烧写熔丝模块和数据锁存模块；所述修调信号产生模块用于连接片外的程序控制模块，将所述校准信号转化为n位修调控制信号；所述烧写熔丝模块通过控制所述修调控制信号的延时和时序对所述修调控制信号进行烧写，并输出经烧写后的修调控制信号；所述数据锁存模块对所述烧写熔丝模块输出的修调控制信号进行锁存，并将经锁存后的修调控制信号输出至所述修调模块。
8.如权利要求7所述的集成电路的基准电压修调电路，其特征在于，所述修调信号产生模块包括第一反相器、与非门、第一或非门、(n+1)个修调触发器和(n+1)个修调寄存器；各修调触发器串联连接，各修调寄存器串联连接；
各修调触发器的时钟端接入时钟信号，第一个修调触发器的数据输入端与所述程序控制模块连接，以接入校准信号，其余的修调触发器中后一个修调触发器的数据输入端与前一个修调触发器的正相输出端连接，各修调触发器中一修调触发器的反相输出端与一修调寄存器的输入端对应连接；
所述第一反相器的输入端接入使能信号，所述第一反相器的输出端与所述与非门的第一输入端连接；所述第一或非门的第一输入端与所述程序控制模块连接，以接入校准信号，所述第一或非门的第二输入端与所述与非门的输出端连接，所述第一或非门的输出端分别与各修调寄存器的设置端连接；
各修调寄存器的使能端均与所述与非门的输出端连接，第一个修调寄存器的输出端与所述与非门的第二输入端连接，其余的修调触发器的输出端均与所述烧写熔丝模块连接，以输出修调控制信号至所述烧写熔丝模块。
9.如权利要求7或8所述的集成电路的基准电压修调电路，其特征在于，所述烧写熔丝模块包括n路烧写单元，n路烧写单元分别对n位修调控制信号进行烧写；
所述烧写单元包括主通路单元、一级校准烧写通路单元、二级校准烧写通路单元和逻辑输出单元；所述一级校准烧写通路单元与所述主通路单元串联连接，所述二级校准烧写通路单元与所述主通路单元串联连接，所述二级校准烧写通路单元与所述一级校准烧写通路单元并联连接；所述主通路单元和所述二级校准烧写通路单元均匀所述修调信号产生模块连接，所述主通路单元接入一级校准修调控制信号，所述二级校准烧写通路单元接入二级校准修调控制信号，所述主通路单元和所述一级校准烧写通路单元工作时对一级校准修调控制信号进行烧写，所述主通路单元和所述二级校准烧写通路单元工作时对二级校准修调控制信号进行烧写；所述逻辑输出单元的输入端与所述主通路单元、一级校准烧写通路单元和二级校准烧写通路单元的公共连接节点连接，所述逻辑输出单元的输出端与所述数据锁存模块连接。
10.如权利要求9所述的集成电路的基准电压修调电路，其特征在于，所述主通路单元包括第一烧写PMOS管、第二烧写PMOS管和第一烧写电阻；所述一级校准烧写通路单元包括第二反相器、第一烧写NMOS管、第二烧写电阻和一级校准熔丝；所述二级校准烧写通路单元包括第二烧写NMOS管、第三烧写电阻和二级校准熔丝；所述逻辑输出单元包括第三反相器和第二或非门；
所述第一烧写PMOS管的源极连接芯片内部电源，所述第一烧写PMOS管的栅极连接所述修调信号产生模块，以接入一级校准修调控制信号，所述第一烧写PMOS管的漏极与第二烧写PMOS管的源极连接，第二烧写PMOS管的栅极接入芯片内部偏置信号，第二烧写PMOS管的漏极经由所述第一烧写电阻与所述第一烧写NMOS管的漏极连接，且依次经由所述第一烧写电阻、第三烧写电阻与所述第二烧写NMOS管的漏极连接；
所述第二反相器的输入端接入复位信号，所述第二反相器的输出端与所述第一烧写NMOS管的栅极连接，所述第一烧写NMOS管的源极依次经由所述第二烧写电阻、一级校准熔丝接地；所述第二烧写NMOS管的栅极连接所述修调信号产生模块，以接入二级校准修调控制信号，所述第二烧写NMOS管的源极经由所述二级校准熔丝接地；
所述第三反相器的输入端与所述第一烧写NMOS管的漏极连接，且经由所述第三烧写电阻与所述第二烧写NMOS管的漏极连接，所述第三反相器的输出端与所述第二或非门的第一输入端连接；所述第二或非门的第二输入端接入使能信号，所述第二或非门的输出端与所述数据锁存模块连接。
11.如权利要求7或8所述的集成电路的基准电压修调电路，其特征在于，所述数据锁存模块包括n个锁存触发器，各锁存触发器的时钟端接入时钟信号，各锁存触发器的数据输入端连接所述烧写熔丝模块，以输入一级校准修调控制信号或二级校准修调控制信号，各锁存触发器的正相输出端连接所述修调模块，以输出经锁存后的一级校准修调控制信号至所述一级校准修调模块或输出经锁存后的二级校准修调控制信号至所述二级校准修调模块。
12.一种集成电路的基准电压修调系统，其特征在于，包括程序控制模块和权利要求1-11中任意一项所述的集成电路的基准电压修调电路；所述基准电压修调电路设置于集成电路内部，所述程序控制模设置在集成电路外部，所述程序控制模块根据所述LDO模块输出的基准电压与预设的基准参考电压的差值确定修调模式，并输出相应的校准信号至所述修调控制模块。
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