CN105720011A - 用于防止存储器件的氧化物损害和残留物污染的方法 - Google Patents

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Abstract

本发明涉及一种形成集成电路的方法。在一些实施例中，通过下列步骤来执行该方法：在衬底上方图案化第一掩蔽层，以在存储器单元区域处具有多个第一开口，并且在边界区域处具有多个第二开口。在多个第一开口内形成多个第一介电体，并且在多个第二开口内形成多个第二介电体。在第一掩蔽层以及多个第一介电体和多个第二介电体上方形成第二掩蔽层。去除位于存储器单元区域处的第一和第二掩蔽层，并且形成第一导电层，以填充多个第一介电体之间的凹槽。平坦化工艺降低了第一导电层的高度，并且去除了边界区域上方的第一导电层。本发明涉及用于防止存储器件的氧化物损害和残留物污染的方法。

Description

用于防止存储器件的氧化物损害和残留物污染的方法
技术领域
本发明涉及用于防止存储器件的氧化物损害和残留物污染的方法。
背景技术
闪速存储器是可以对其进行电擦除和重编程的电子非易失性计算机存储介质。为了存储信息，闪速存储器包括可寻址的存储器单元的阵列，每个存储器单元都包括具有设置在衬底上方的浮置栅极的晶体管，该衬底与浮置栅极由绝缘介电层分离。由于芯片组件上的尺寸的按比例缩小(即，减小)，所以器件“缩小”允许工程师将更多的组件和更多对应的功能集成在更新一代的IC上。在最近的技术节点中，也允许闪速存储器嵌在具有逻辑器件的集成芯片上。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种形成集成电路(IC)的方法，所述方法包括：在半导体衬底上方图案化第一掩蔽层，所述第一掩蔽层包括位于存储器单元区域处的多个第一开口和位于边界区域处的多个第二开口；在所述多个第一开口内形成多个第一介电体，并且在所述多个第二开口内形成多个第二介电体，其中，所述多个第一介电体和所述多个第二介电体延伸至所述半导体衬底内；在所述第一掩蔽层以及所述多个第一介电体和所述多个第二介电体上方形成第二掩蔽层；去除位于所述存储器单元区域处的所述第一掩蔽层和所述第二掩蔽层；形成第一导电层，所述第一导电层具有所述存储器单元区域处的第一部分和位于所述存储器单元区域外部的第二部分，所述第一部分填充所述多个第一介电体之间的凹槽，并且所述第二部分在所述第二掩蔽层上方延伸；以及实施平坦化，以降低所述第一部分的高度并且去除所述第一导电层的所述第二部分。
在上述方法中，还包括：形成控制栅极和浮置栅极，形成所述控制栅极和所述浮置栅极包括：在所述第一导电层和所述第二掩蔽层上方形成电荷捕获层和第二导电层；以及图案化所述第二导电层、所述电荷捕获层以及所述第一掩蔽层和所述第二掩蔽层，以形成所述控制栅极和所述浮置栅极。
在上述方法中，还包括：将所述多个第二介电体的高度降低至与所述半导体衬底的上表面基本共面的位置处。
在上述方法中，还包括：在所述存储器单元区域处形成的多个闪速存储器单元和通过所述边界区域与所述存储器单元区域间隔开的逻辑电路，其中，在逻辑电路中形成多个第三介电体，所述逻辑电路的上表面与所述多个第二介电体和所述半导体衬底的上表面基本共面。
在上述方法中，还包括：在所述多个第二介电体和所述多个第三介电体的外围形成凹槽环，其中，所述凹槽环导致所述多个第二介电体和所述多个第三介电体的外围被凹进为低于所述多个第二介电体和所述多个第三介电体的中心。
在上述方法中，所述多个第一介电体延伸至所述半导体衬底内的第一深度，并且所述多个第二介电体延伸至所述半导体衬底内的第二深度，其中，所述第二深度大于所述第一深度。
在上述方法中，所述多个第二开口的宽度大于所述多个第一开口的宽度。
在上述方法中，通过化学机械抛光(CMP)工艺来平坦化所述第一导电层；以及其中，所述平坦化导致所述第一导电层的高度从所述存储器单元区域的中心至边界增加。
在上述方法中，所述多个第一介电体从所述衬底延伸出至上表面，所述上表面高于所述多个第二介电体的上表面。
根据本发明的另一方面，还提供了一种形成用于嵌入式闪速存储器件的集成电路(IC)的方法，包括：提供具有设置在存储器单元区域处的多个第一介电体和设置在所述存储器单元区域周围的边界区域处的多个第二介电体的半导体衬底，其中，第一掩蔽层设置在相邻的多个第一介电体和多个第二介电体之间的凹槽内的所述半导体衬底上方，其中，所述第一掩蔽层的上表面与所述介电体的上表面基本共面；在所述第一掩蔽层和所述介电体上方形成第二掩蔽层；图案化所述第一掩蔽层和所述第二掩蔽层，以从所述存储器单元区域中去除所述第一掩蔽层和所述第二掩蔽层，并且保持所述边界区域中的所述第一掩蔽层和所述第二掩蔽层；形成第一导电层，所述第一导电层具有第一部分和第二部分，所述第一部分填充所述多个第一介电体之间的暴露的凹槽，并且所述第二部分在所述第一掩蔽层和所述第二掩蔽层上方延伸；实施平坦化，以降低所述第一部分的高度并且去除所述第一导电层的所述第二部分；在所述第一导电层以及所述第一掩蔽层和所述第二掩蔽层上方形成第二介电层和第二导电层；以及实施蚀刻以去除位于所述存储器单元区域外部的所述第二导电层、所述第二介电层以及所述第一掩蔽层和所述第二掩蔽层的部分，并且将所述多个第二介电体的高度降低至所述半导体衬底的上表面。
在上述方法中，在所述平坦化之后，所述第一导电层的第一部分的高度从所述存储器单元区域的外围至中心逐渐减小。
在上述方法中，还包括：在所述存储器单元区域处形成多个闪速存储器单元，其中，所述第一导电层用作浮置栅极前体，并且所述第二导电层用作控制栅极前体。
在上述方法中，所述提供具有设置在存储器单元区域处的多个第一介电体和设置在所述存储器单元区域周围的边界区域处的多个第二介电体的半导体衬底的步骤包括：在所述半导体衬底上方图案化所述第一掩蔽层，其中，在所述存储器单元区域上方形成多个第一开口，并且在所述存储器单元区域周围的边界区域上方形成多个第二开口；在所述半导体衬底内实施各向异性蚀刻，以在所述多个第一开口下方形成多个第一沟槽和在所述多个第二开口下方形成多个第二沟槽；将介电材料填充至所述多个第一沟槽和所述多个第二沟槽内，所述介电材料延伸在所述第一掩蔽层上方；以及实施平坦化，以将所述介电材料的高度降低至所述第一掩蔽层的上表面。
在上述方法中，图案化所述第一掩蔽层和所述第二掩蔽层，以去除位于所述存储器单元区域处的所述第一掩蔽层和所述第二掩蔽层的第一部分，并且保持包括位于所述边界区域处的第二部分的所述第一掩蔽层和所述第二掩蔽层的剩余部分，包括：形成光刻胶层，以覆盖所述第二掩蔽层的位于所述存储器单元区域外部的部分；实施湿蚀刻，以去除所述第一掩蔽层和所述第二掩蔽层的未被覆盖的第一部分；以及去除所述光刻胶层。
在上述方法中，所述实施蚀刻以去除位于所述存储器单元区域外部的所述第二导电层、所述第二介电层以及第一掩蔽层和所述第二掩蔽层的部分，并且将所述多个第二介电体的高度降低至所述半导体衬底的上表面的步骤，包括：实施干蚀刻，以去除所述位于所述存储器单元区域外部的所述第二导电层、所述第二介电层和所述第二掩蔽层的部分；以及实施湿蚀刻，以去除所述第一掩蔽层和未被覆盖的栅极氧化物层，并且将所述多个第二介电体的高度降低至所述半导体衬底的上表面。
根据本发明的又一方面，还提供了一种集成电路(IC)，包括：存储器单元区域，设置在半导体衬底上方，并且所述存储器单元区域包括通过多个浅沟槽隔离(STI)区域分离的多个闪速存储器单元，所述STI区域的上表面高于所述半导体衬底的上表面；以及边界区域，位于所述存储器单元区域周围，所述边界区域包括设置在所述半导体衬底内的多个介电体，其中，所述多个介电体的上表面与所述半导体衬底的平坦的上表面共面。
在上述IC中，所述多个闪速存储器单元分别包括：浮置栅极，设置在相邻的所述STI区域之间；以及控制栅极，通过电荷捕获电介质与所述浮置栅极分隔开。
在上述IC中，更靠近所述存储器单元区域的边界的第一闪速存储器单元的第一浮置栅极的第一高度大于更靠近所述存储器单元区域的中心的第二闪速存储器单元的第二浮置栅极的第二高度。
在上述IC中，所述第一高度与所述第二高度之间的差值在从约至约的范围内。
在上述IC中，还包括：逻辑区域，通过所述边界区域与所述存储器单元区域间隔开，其中，所述半导体衬底的平坦的上表面与设置在所述逻辑区域内的浅沟槽隔离区域的上表面共面。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方面。应该强调的是，根据工业中的标准实践，没有按比例绘制各种部件。实际上，为了清楚的讨论，可以任意地增加或减小各种部件的尺寸。
图1示出了具有设置在边界区域处的多个介电体的集成电路(IC)的一些实施例的结构图。
图2示出了具有设置在边界区域处的多个介电体的集成电路(IC)的一些实施例的截面图。
图3示出了集成电路(IC)的存储器单元区域的一些实施例的截面图。
图4示出了集成电路(IC)的存储器单元区域的一些实施例的顶视图。
图5示出了沿着线B-B’截取的集成电路(IC)的存储器单元区域的一些其他实施例的截面图。
图6示出了形成具有设置在边界区域处的多个介电体的集成电路(IC)的方法的一些实施例的流程图。
图7至图17B示出了一些实施例的截面图，一些实施例的截面图示出了形成具有设置在边界区域处的多个介电体的集成电路(IC)的方法。
具体实施方式
以下公开内容提供了多种不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括附加部件形成在第一部件和第二部件之间，使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的多个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语以描述如图中所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语旨在包括使用或操作过程中的器件的不同的方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
半导体制造的趋势在于，将诸如存储器单元阵列和逻辑电路的不同器件集成在相同的衬底上。这些嵌入式集成电路(IC)的制造工艺可以包括一系列平坦化工艺。例如，可以通过下列步骤来形成嵌入式闪速存储器IC的存储器栅极结构：沉积自对准导电层；然后通过平坦化导电层的顶面的化学机械抛光(CMP)工艺来形成该存储器栅极结构。在这种制造工艺中，CMP工艺可能不可以导致如所期望的平坦的表面。这是因为CMP工艺以不同的速率去除不同的材料，从而导致表面不规则。例如，嵌入式闪速存储器IC的具有“支撑件”的区域(诸如具有从衬底延伸出的浅沟槽隔离(STI)区域的存储器单元或逻辑区域)将具有比没有足够的“支撑件”的区域(诸如介于存储器单元区域和逻辑区域之间的边界区域)更厚的导电层。
导电层的不均匀性(即，相对于其他区域，边界区域处的导电层具有减小的厚度)在后续工艺期间导致对边界区域处的衬底的表面损坏。边界区域处的不需要的凹槽还可以引入危害IC的性能的污染物。此外，在目前的制造工艺中，当形成存储器单元区域的存储器栅极时，可以在逻辑区域或其他电路区域中的STI区域的角落中留下残留物，这可以导致短路问题、性能降低、甚至是器件失效。
因此，本发明涉及一种防止边界区域处的残留物污染和损害的新型集成电路(IC)结构及相关的处理方法。在一些实施例中，IC结构是包括存储器单元区域和周围的边界区域的存储器件。存储器单元区域包括设置在半导体衬底上方的多个闪速存储器单元，该多个闪速存储器单元被多个浅沟槽隔离(STI)区域分离。边界区域包括设置在半导体衬底内的多个介电体。在一些实施例中，STI区域具有比半导体衬底的上表面高的上表面，同时边界区域处的介电体具有与半导体衬底的上表面基本共面的上表面。当平坦化导电层以形成存储器件的存储器栅极时，设置在边界区域处的多个介电体提供足够的支撑，并且还防止了对于边界区域处的半导体衬底的损害。
图1示出了根据一些实施例的具有设置在边界区域108处的多个介电体206的集成电路(IC)100的顶视图。边界区域108围绕存储器单元区域102。在一些实施例中，IC100还可以包括逻辑区域104和/或其他的IC电路106(诸如微控制器、专用集成电路、传感器、微机电系统或可应用于集成的其他组件)。
图2示出了沿着截面线200截取的图1的集成电路(IC)100的截面图的一些实施例。
如图所示，存储器单元区域102包括设置在半导体衬底202上方的多个闪速存储器单元201，该多个闪速存储器单元201被多个第一浅沟槽隔离(STI)区域204(诸如204a、204b、204c…)横向分离。多个第一STI区域204具有比半导体衬底202的平坦的上表面222s高的上表面224s。在一些实施例中，多个浮置栅极212分别设置在相邻的STI区域204之间(例如，浮置栅极212b设置在第一STI区域204a与第二STI区域204b之间)。通过电荷捕获电介质214将控制栅极216与浮置栅极212分离。栅极电介质210设置在浮置栅极212与半导体衬底202之间。
边界区域108包括设置在半导体衬底202内的多个介电体206(诸如206a、206b、206c…)。多个介电体206具有与半导体衬底202的平坦的上表面222s基本共面的上表面226s。在一些实施例中，凹槽环236分别设置在多个介电体206的外围。凹槽环236导致多个介电体206的外围被凹进为低于多个介电体206的中心。在一些实施例中，多个介电体206分别具有在从约200nm至约600nm的范围内的宽度w和在从约250nm至约350nm的范围内的深度d。这些尺寸可以大于存储器单元区域102处的STI区域204的尺寸。例如，对于相同的芯片，STI区域204可以分别具有约70nm的宽度和约320nm的深度。
在一些实施例中，IC100还包括逻辑区域104。通过边界区域108将逻辑区域104与存储器单元区域102间隔开。逻辑区域104包括设置在半导体衬底202内的多个第二STI区域208(诸如208a、208b、208c…)。半导体衬底202的平坦的上表面222s与多个第二STI区域208的上表面208s基本共面。在一些实施例中，第二凹槽环238分别设置在多个第二STI区域208的外围，导致多个第二STI区域208的外围被凹进为低于多个第二STI区域208的中心。第二凹槽环238的存在有助于提高饱和电流性能。多个第二STI区域208具有的宽度和深度可以分别小于存储器单元区域102处的多个STI区域204和边界区域108处的多个介电体206的宽度和深度。例如，对于以上给出的相同的实例芯片，多个第二STI区域208可以分别具有约40nm的宽度和约300nm的深度。
尽管图2的STI区域被描述为具有上述的宽度和深度，但是，应该意识到，这种宽度和深度值并非限制性实例。例如，随着集成芯片的尺寸按比例缩小，所述的宽度和深度值也可以相应地按比例缩小(即，关于2描述的赋予STI区域的深度和宽度用于40nm工艺节点，但是可以按比例缩小这些深度和宽度以用于不同的工艺节点，诸如28nm、22nm、14nm、10nm等)。
图3示出了集成电路(IC)的存储器单元区域102的顶视图300的一些实施例。如顶视图300所示，第一控制栅极216a可以在多个第一浮置栅极212上方延伸，该多个第一浮置栅极212在第一方向(y方向)上对准，并且可以通过多个STI区域204将该多个第一浮置栅极212分离。第二控制栅极216b可以在多个第二浮置栅极212上方延伸，该多个第二浮置栅极212在第一方向(y方向)上对准，并且可以通过多个STI区域204将该多个第二浮置栅极212分离。设置在边界区域108处的介电体206a可以包括分散的部分或沿着STI区域204和它们之间的间隔在垂直于第一方向(y方向)的第二方向(x方向)上连续地延续。
图4示出了沿着图3的垂直线B-B’截取的存储器单元(如，图3的存储器单元201a)的截面图400的一些实施例。如截面图400所示，存储器单元201a包括漏极区域404和源极区域406，在x方向上通过沟道区域402将漏极区域404与源极区域406间隔开。控制栅极216电容耦合至浮置栅极212a，通过电荷捕获电介质214将控制栅极216与浮置栅极212a分离。栅极电介质210设置在浮置栅极212a与沟道区域402之间。在一些实施例中，硬掩模层408可以设置在控制栅极216上方。可以沿着第一控制栅极216的侧壁设置间隔件410。
图5示出了沿着图3的线A-A截取的集成电路(IC)的存储器单元区域102的截面图500的一些实施例。多个浮置栅极212(例如，212a、212b、212c、212m…)分别设置在相邻的STI区域204之间，并且多个浮置栅极212具有多种高度502(例如，502a、502b、502c、502m…)。高度502从存储器单元区域102的边界至中心递减。例如，将具有第一浮置栅极212c的第一闪速存储器单元设置为比具有第二浮置栅极212m的第二闪速存储器单元更靠近存储器单元区域102的边界。第一浮置栅极212c具有的第一高度502c大于第二浮置栅极212m的第二高度502m。
图6示出了根据一些实施例的形成嵌入式闪速存储器件的方法600的流程图。尽管本文将所公开的方法600示出和描述为一系列的操作或事件，但是应该意识到，所示出的这种操作或事件的顺序不应该被解释为限制意义。例如，一些操作可以以不同的顺序进行和/或与除了本文所示和/或所述的操作或事件之外的其他的操作或事件同时进行。另外，并不需要所有示出的操作都用于实施本文所述的一个或多个方面或实施例。此外，可以在一个或多个单独的操作和/或阶段中进行本文所述的一个或多个操作。
在操作602中，在半导体衬底上方图案化第一掩蔽层。第一掩蔽层包括存储器单元区域处的多个第一开口和边界区域处的多个第二开口。
在操作604中，在多个第一开口内形成多个第一介电体，并且在多个第二开口内形成多个第二介电体。
在操作606中，在第一掩蔽层上方图案化第二掩蔽层，并且暴露多个第一介电体和多个第二介电体以及存储器单元区域。
在操作608中，去除存储器单元区域处的第一和第二掩蔽层。
在操作610中，形成具有位于存储器单元区域处的第一部分和位于边界区域处的第二部分的第一导电层，第一部分填充多个第一介电体之间的凹槽的和第二部分在第二掩蔽层上方延伸。
在操作612中，执行平坦化以减小第一部分的高度并且去除第一导电层的第二部分。
在操作614中，形成控制栅极和浮置栅极。
在操作616中，将多个第二介电体的高度减小至与半导体衬底的上表面基本共平面的位置处。
在操作618中，在一些实施例中，可以在逻辑区域中形成一个或多个逻辑晶体管器件，并且可以在衬底上方形成后段制程金属化堆叠件。
图7至图17B示出了截面图的一些实施例，截面图的一些实施例示出了形成具有设置在边界区域处的多个介电体的集成电路(IC)的方法。尽管结合方法600描述了图7至图17B，但是应该意识到，图7至图17B所公开的结构不限于这种方法，相反，图7至图17B所公开的结构可以作为独立于该方法的结构而单独存在。
图7示出了对应于操作602的截面图700的一些实施例。如截面图700所示，在半导体衬底202上方形成并且图案化第一介电层210和第一掩蔽层702，从而在存储器单元区域102处留下多个第一开口714，并且在边界区域108处留下多个第二开口716。在一些实施例中，可以形成第一掩蔽层702和第一介电层210，以附加地暴露半导体衬底202的将被用作隔离区域的其他区域。例如，第一介电层210和第一掩蔽层702可以形成为具有对应于逻辑区域104的多个第三开口718。
半导体衬底202通常是平坦的并且具有均匀的厚度。此外，例如，半导体衬底202可以是n型或p型，并且半导体衬底202可以是处理晶圆，诸如Si晶圆或绝缘体上硅(SOI)衬底。如果存在SOI衬底，则SOI衬底通常由高质量硅的有源层构成，该SOI衬底布置在处理晶圆上方，并且通过掩埋氧化物层将该SOI衬底与处理晶圆分离。在一些其他的实施例中，半导体衬底还可以是蓝宝石衬底、二元化合物衬底(例如，III-V族衬底)或其他更高阶化合物衬底(例如，AlGaAs)，其中，在上述衬底上方形成或未形成附加的绝缘层或导电层。第一介电层210可以用作栅极电介质，并且第一介电层210可以是诸如二氧化硅的氧化物。第一掩蔽层702可以是形成在第一介电层210上的氮化物(诸如氮化硅)，但是其他的材料是可接受的。
图8和图9示出了对应于操作604的截面图800和900的一些实施例。如截面图800中所示，将未被第一掩蔽层702覆盖的区域中的半导体衬底202选择性地暴露于蚀刻剂802。蚀刻剂802在存储器单元区域102处形成多个第一沟槽804(诸如804a、804b、804c…)并且在边界区域108处形成部分延伸进半导体衬底内的多个第二沟槽806(诸如806a、806b、806c…)。在一些实施例中，还在逻辑区域104处形成多个第三沟槽808。在一些实施例中，多个第二沟槽806具有的深度或宽度大于多个第一沟槽804或多个第三沟槽808的深度或宽度。通过这种方式，在边界区域处的随后形成的介电体可以为随后的工艺提供足够的支撑。
在一些实施例中，蚀刻剂802可以包括干蚀刻剂。在一些实施例中，干蚀刻剂可以具有包括氟组分的蚀刻化学物质(如，CF4、CHF3、C4F8等)。在一些实施例中，例如，蚀刻化学物质还可以包括氧或氢。在其他的实施例中，蚀刻剂802可以包括湿蚀刻剂，该湿蚀刻剂包括氢氟酸(HF)。在一些实施例中，通过在半导体衬底202内各向异性地蚀刻，蚀刻剂802可以形成多个沟槽804、806和808。
如截面图900中所示，形成绝缘材料以填充沟槽，从而在存储器单元区域处形成多个第一介电体204，以作为STI区域，并且在边界区域处形成多个第二介电体206’(例如，206’a、206’b、206’c…)，以作为支撑件。可以通过下列步骤来形成绝缘材料：首先使用沉积技术(例如，CVD、PECVD、PVD等)来填充多个沟槽804、806、808并且覆盖第一掩蔽层702；和然后通过平坦化衬底来暴露第一掩蔽层702。在一些实施例中，绝缘材料可以是诸如二氧化硅的氧化物。
图10示出了对应于操作606的截面图1000的一些实施例。如截面图1000中所示，在第一掩蔽层702以及多个第一介电体204和多个第二介电体206’上方形成第二掩蔽层1002。在一些实施例中，第二掩蔽层1002可以是诸如二氧化硅的氧化物。
图11示出了对应于操作608的截面图1100的一些实施例。如截面图1100中所示，将未被掩蔽层1102(例如，光刻胶层)覆盖的区域中的第一和第二掩蔽层702和1002选择性地暴露于蚀刻剂1104。在多个实施例中，蚀刻剂1104可以包括湿蚀刻剂(例如，氢氟酸、磷酸等)或干蚀刻剂。将蚀刻剂1104配置为去除存储器单元区域102处的第一和第二掩蔽层702和1002。然后，去除掩蔽层1102。
图12示出了对应于操作610的截面图1200的一些实施例。如截面图1200所示，形成导电层1202，导电层1202具有位于存储器单元区域102处的第一部分1202a和位于存储器单元区域102外部的第二部分1202b。导电层1202的第一部分1202a填充多个第一介电体204之间的凹槽并且覆盖多个第一介电体204。导电层1202的第二部分1202b在第二掩蔽层1002上方延伸。第一导电层1202可以由多晶硅或金属形成，并且第一导电层1202可以具有从约至约的最大厚度。
图13示出了对应于操作612的截面图1300的一些实施例。如截面图1300中所示，执行平坦化，以降低第一导电层1202的第一部分1202a的高度并且去除第一导电层1202的第二部分1202b。第一导电层的剩余部分包括布置在多个第一介电体204(例如，204a、204b、204c…)之间的多个浮置栅极前体(例如，212’a、212’b、212’c…)。因为第二掩蔽层1002高于多个第一介电体204的上表面1302s和其他的因素，所以浮置栅极前体的高度从存储器单元区域102的边界至中心递减。例如，位于比第二浮置栅极前体212’a更靠近边界区域108的位置处的第一浮置栅极前体212’c具有的高度高于第二浮置栅极前体212’a的高度。作为实例，浮置栅极前体212’从存储器单元区域102的边界至其中心的高度差可以在从约至约的范围内。在一些实施例中，平坦化工艺可以包括化学机械抛光(CMP)工艺。在CMP工艺期间，第二介电体206’支撑边界区域108，并且第二掩蔽层1002保护边界区域108。因此，保护半导体衬底202的上表面1322s不受损害。
图14和图15示出了对应于操作614的截面图1400和1500的一些实施例。如截面图1400中所示，第二介电层214’和第二导电层216’形成在浮置栅极前体212’和第二掩蔽层1002上方。第二介电层214’通常为ONO电介质，并且第二介电层214’与浮置栅极前体212’和第二掩蔽层1002共形。第二导电层216’通常为多晶硅。
如截面图1500中所示，图案化第二导电层216’、第二介电层214’和第二掩蔽层1002，并且从存储器单元区域102外部去除(诸如从边界区域108和逻辑区域104去除)第二导电层216’、第二介电层214’和第二掩蔽层1002。还图案化形成在存储器单元区域102中的第二导电层216’、第二介电层214’和浮置栅极前体212’，以分别形成存储器单元的控制栅极216、电荷捕获层214和浮置栅极212。在多个实施例中，可以使用诸如干蚀刻剂(例如，RIE蚀刻、等离子体蚀刻等)或湿蚀刻剂(例如，氢氟酸、磷酸等)的一种或多种蚀刻剂1502来执行图案化。
图16示出了对应于操作616的截面图1600的一些实施例。如截面图1600中所示，将多个第二介电体206的高度降低至与半导体衬底202的上表面222s基本共面的位置226s处。在一些实施例中，湿蚀刻剂用于去除额外的部分。在一些实施例中，凹槽环236、238分别形成在多个介电体206、208的外围。凹槽环236、238导致多个介电体206、208的外围被凹进为低于多个介电体206、208的中心。
图17A至图17B示出了对应于操作618的截面图1700和1704的一些实施例。
如截面图1700中所示，金属间介电(IMD)层1702设置在衬底202上方。例如，可以通过汽相沉积工艺的方法来沉积IMD层1702，并且IMD层1702可以包括低k介电层或超低k(ULK)介电层。在区域1704中，如图17B所示，逻辑晶体管器件1706形成在相邻的STI区域208a与208b之间的逻辑区域104中。在一些实施例中，逻辑晶体管器件1706可以包括设置在衬底202内的源极区域1708和漏极区域1710。包括栅极介电层1712和上面的栅电极1714的栅极区域以横向地位于源极区域1708与漏极区域1710之间位置横向设置在衬底202上。在一些实施例中，一个或多个侧壁间隔件1716可以形成在栅极介电层1712和栅电极1714的相对两侧上。一个或多个金属接触件1718可以设置在IMD层1702内，以将逻辑晶体管器件1706电连接至BEOL金属化堆叠件内的金属互连层。
尽管针对1T浮置栅极闪速存储器单元示出了多个实施例，但是应该意识到，本发明还可应用于各种类型的非易失性存储(NVM)器件。例如，闪速存储器单元器件包括硅-氧化物-氮化物-氧化物-硅(SONOS)分裂栅极闪速存储器单元器件、金属-氧化物-氮化物-氧化物-硅(MONOS)分裂栅极闪速存储器单元器件和第三代SUPERFLASH(ESF3)存储器单元器件。被认为落入本发明的范围内的另一种类型的闪速存储器是堆叠式栅极闪速存储器单元。本发明的构思可应用于广泛的闪速存储器且不限于给出的实例。
尽管将逻辑晶体管器件1706示出为在存储器单元区域102中的器件形成之后形成该逻辑晶体管器件1706，但是应该意识到，可以在形成存储器单元区域102内的器件的同时形成逻辑晶体管器件1706的一层或多层。此外，逻辑晶体管器件1706的类型、尺寸、形状和/或定位可以与图17所示的类型、尺寸、形状和/或定位不同。例如，将逻辑晶体管器件1706示出为具有垂直于存储器单元区域102中的器件的沟道定位的沟道区域(在源极区域1708和漏极区域1710之间延伸)，然而，应该意识到，可以平行于存储器单元区域102中的器件的沟道区域定位逻辑晶体管器件1706的沟道区域。
应该意识到，虽然在整篇文档参考示例性结构以讨论本文中描述的方法的各方面，但是，这些方法并不受所呈现的对应结构的限制。而且，认为这些方法(和结构)是相互独立的，并且不管附图所述的任意具体的方面如何，这些方法(和结构)能够单独存在并且可以被实践。附加地，可以以任意合适的方式(诸如，使用旋涂、溅射、生长和/或沉积技术等)来形成本文所述的层。
并且，基于阅读和/或理解说明书和附图，本领域的技术人员来可以想到等效的变化和/或修改。本发明包括这种修改和变化并且通常不旨在以此来对本发明进行限制。例如，尽管本文提供的附图被示出和描述为具有特定的掺杂类型，但是应该意识到，本领域的普通技术人员可以意识到可以使用可选的掺杂类型。
因此，本发明涉及一种结构和一种用于形成集成电路的方法，该集成电路具有设置在存储器单元区域的边界区域处的多个介电体。在平坦化导电层以形成存储器件的存储栅极时，边界区域处形成的多个介电体提供了足够的支撑，并且还防止了对边界区域处的半导体衬底的损害。
在一些实施例中，本发明涉及一种形成集成电路(IC)的方法。该方法包括：在半导体衬底上方图案化第一掩蔽层，第一掩蔽层包括位于存储器单元区域处的多个第一开口和位于边界区域处的多个第二开口。该方法还包括在多个第一开口内形成多个第一介电体；和在多个第二开口内形成多个第二介电体，其中，多个第一介电体和多个第二介电体延伸至半导体衬底内。该方法还包括：在第一掩蔽层以及多个第一介电体和多个第二介电体上方形成第二掩蔽层。该方法还包括去除位于存储器单元区域中的第一和第二掩蔽层。该方法还包括去除存储器单元区域中的第一和第二掩蔽层。该方法还包括形成第一导电层，该第一导电层具有位于存储器单元区域处的第一部分和位于存储器单元区域外部的第二部分，第一部分填充多个第一介电体之间的凹槽；第二部分在第二掩蔽层上方延伸。该方法还包括执行平坦化，以降低第一部分的高度并且去除第一导电层的第二部分。
在另一个实施例中，本发明涉及一种形成嵌入式闪速存储器件的集成电路(IC)的方法。该方法包括：提供半导体衬底，该半导体衬底具有设置在存储器单元区域中的多个第一介电体；和设置在围绕存储器单元区域的边界区域处的多个第二介电体，其中，第一掩蔽层设置在相邻的多个第一介电体和多个第二介电体之间的凹槽内的半导体衬底上方。第一掩蔽层具有与介电体的上表面基本共面的上表面。该方法还包括在第一掩蔽层和介电体上方形成第二掩蔽层；图案化第一和第二掩蔽层，以从存储器单元区域中去除第一和第二掩蔽层，并且保持边界区域中的第一和第二掩蔽层；形成具有第一部分和第二部分的第一导电层，该第一部分填充多个第一介电体之间的暴露的凹槽，并且该第二部分在第一和第二掩蔽层上方延伸；执行平坦化，以降低第一部分的高度以及去除第一导电层的第二部分；在第一导电层以及第一和第二掩蔽层上方形成第二介电层和第二导电层；以及执行蚀刻，以去除存储器单元区域外部的第二导电层、电荷捕获层以及第一和第二掩蔽层的部分，并且将多个第二介电体的高度降低至半导体衬底的上表面。
在又一个实施例中，本发明涉及一种用于嵌入式闪速存储器件的集成电路(IC)，该IC包括存储器单元区域和边界区域。存储器单元区域设置在半导体衬底上方，并且该存储器单元区域包括被多个浅沟槽隔离(STI)区域分离的多个闪速存储器单元，多个STI区域的上表面高于半导体衬底的上表面。边界区域围绕存储器单元区域，并且该边界区域包括设置在半导体衬底内的多个介电体。多个介电体具有与半导体衬底的平坦的上表面共面的上表面。
上面论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域的技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域的技术人员也应该意识到，这种等效造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、更换以及改变。

Claims (10)

1.一种形成集成电路(IC)的方法，所述方法包括：
在半导体衬底上方图案化第一掩蔽层，所述第一掩蔽层包括位于存储器单元区域处的多个第一开口和位于边界区域处的多个第二开口；
在所述多个第一开口内形成多个第一介电体，并且在所述多个第二开口内形成多个第二介电体，其中，所述多个第一介电体和所述多个第二介电体延伸至所述半导体衬底内；
在所述第一掩蔽层以及所述多个第一介电体和所述多个第二介电体上方形成第二掩蔽层；
去除位于所述存储器单元区域处的所述第一掩蔽层和所述第二掩蔽层；
形成第一导电层，所述第一导电层具有所述存储器单元区域处的第一部分和位于所述存储器单元区域外部的第二部分，所述第一部分填充所述多个第一介电体之间的凹槽，并且所述第二部分在所述第二掩蔽层上方延伸；以及
实施平坦化，以降低所述第一部分的高度并且去除所述第一导电层的所述第二部分。
2.根据权利要求1所述的方法，还包括：形成控制栅极和浮置栅极，形成所述控制栅极和所述浮置栅极包括：
在所述第一导电层和所述第二掩蔽层上方形成电荷捕获层和第二导电层；以及
图案化所述第二导电层、所述电荷捕获层以及所述第一掩蔽层和所述第二掩蔽层，以形成所述控制栅极和所述浮置栅极。
3.根据权利要求1所述的方法，还包括：
将所述多个第二介电体的高度降低至与所述半导体衬底的上表面基本共面的位置处。
4.根据权利要求1所述的方法，还包括：
在所述存储器单元区域处形成的多个闪速存储器单元和通过所述边界区域与所述存储器单元区域间隔开的逻辑电路，其中，在逻辑电路中形成多个第三介电体，所述逻辑电路的上表面与所述多个第二介电体和所述半导体衬底的上表面基本共面。
5.根据权利要求4所述的方法，还包括：
在所述多个第二介电体和所述多个第三介电体的外围形成凹槽环，其中，所述凹槽环导致所述多个第二介电体和所述多个第三介电体的外围被凹进为低于所述多个第二介电体和所述多个第三介电体的中心。
6.根据权利要求1所述的方法，
其中，所述多个第一介电体延伸至所述半导体衬底内的第一深度，并且所述多个第二介电体延伸至所述半导体衬底内的第二深度，
其中，所述第二深度大于所述第一深度。
7.根据权利要求1所述的方法，其中，所述多个第二开口的宽度大于所述多个第一开口的宽度。
8.根据权利要求1所述的方法，
其中，通过化学机械抛光(CMP)工艺来平坦化所述第一导电层；以及
其中，所述平坦化导致所述第一导电层的高度从所述存储器单元区域的中心至边界增加。
9.一种形成用于嵌入式闪速存储器件的集成电路(IC)的方法，包括：
提供具有设置在存储器单元区域处的多个第一介电体和设置在所述存储器单元区域周围的边界区域处的多个第二介电体的半导体衬底，其中，第一掩蔽层设置在相邻的多个第一介电体和多个第二介电体之间的凹槽内的所述半导体衬底上方，其中，所述第一掩蔽层的上表面与所述介电体的上表面基本共面；
在所述第一掩蔽层和所述介电体上方形成第二掩蔽层；
图案化所述第一掩蔽层和所述第二掩蔽层，以从所述存储器单元区域中去除所述第一掩蔽层和所述第二掩蔽层，并且保持所述边界区域中的所述第一掩蔽层和所述第二掩蔽层；
形成第一导电层，所述第一导电层具有第一部分和第二部分，所述第一部分填充所述多个第一介电体之间的暴露的凹槽，并且所述第二部分在所述第一掩蔽层和所述第二掩蔽层上方延伸；
实施平坦化，以降低所述第一部分的高度并且去除所述第一导电层的所述第二部分；
在所述第一导电层以及所述第一掩蔽层和所述第二掩蔽层上方形成第二介电层和第二导电层；以及
实施蚀刻以去除位于所述存储器单元区域外部的所述第二导电层、所述第二介电层以及所述第一掩蔽层和所述第二掩蔽层的部分，并且将所述多个第二介电体的高度降低至所述半导体衬底的上表面。
10.一种集成电路(IC)，包括：
存储器单元区域，设置在半导体衬底上方，并且所述存储器单元区域包括通过多个浅沟槽隔离(STI)区域分离的多个闪速存储器单元，所述STI区域的上表面高于所述半导体衬底的上表面；以及
边界区域，位于所述存储器单元区域周围，所述边界区域包括设置在所述半导体衬底内的多个介电体，其中，所述多个介电体的上表面与所述半导体衬底的平坦的上表面共面。
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