CN108063141A - 半导体结构的制备方法及半导体结构 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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Abstract
本发明提供一种半导体结构的制备方法及半导体结构。半导体结构的制备方法包括步骤：1）提供一半导体衬底，半导体衬底包括器件单元区域和位于器件单元区域外围的外围单元区域；2）于器件单元区域的上表面形成阻挡层；3）在阻挡层的保护作用下将步骤2）得到的结构进行半导体氧化处理，以于外围单元区域的上表面形成栅氧化层。本发明在对外围单元区域的上表面进行栅极氧化前，通过先在器件单元区域的上表面形成阻挡层而避免器件单元区域的有源区在栅极氧化过程中被氧化而保证器件单元区域的有源区面积不会减小从而为后续的工艺生产提供更大的工艺容限空间，并能极大减少器件断路等不良，从而提升器件性能，最终帮助提高生产良率，降低生产成本。
Description
技术领域
本发明涉及半导体制造领域，特别是涉及一种半导体结构的制备方法及半导体结构。
背景技术
随着电子技术的飞速发展，半导体集成度越来越高，半导体器件单元区域内集成的功能 模块越来越多，一些辅助的功能模块则被设置到外围单元区域。比如，在DRAM存储器件 中，器件单元区域内通常包括矩阵型的多个存储单元，而外围单元区域则包括操作存储单元 的电路；在其他一些器件结构中，为了保证器件单元区域能实现高击穿电压和稳定性，则通 过外围区的电路实现对器件单元区域的过渡和保护作用。当然，外围单元区域也可能同时包 含这两类功能结构。在半导体产品集成度增加的同时产品尺寸却越来越小，这使得器件的有 源区减小并导致工艺容限(误差容忍度)减小，对产品性能和收率的影响也逐渐增加。
通常来说，半导体器件单元区域内的电路分布比外围单元区域内的电路分布密集得 多，相应地，器件单元区域内的设计尺寸也比外围单元区域的设计尺寸更小。传统的半导体 工艺中在进行晶体管栅极氧化工艺时不区分器件单元区域和外围单元区域而在整个器件表面 同时进行，使得器件的有源区，尤其是器件单元区域内的有源区被氧化使得实际的有源区出 现如图1中所示的现象，即器件单元区域11’内的有源区10’的两侧出现氧化区域24’使得 有源区10’上表面的横向尺寸d1减小，并产生斜坡现象使得器件单元区域的工艺容限减小， 在半导体集成度不高的情况下，这种减小对后续工艺的影响及对器件性能的影响尚在可承受 范围之内，但在半导体集成度不断增加的情况下，器件单元区域的有源区减小使得晶体管的 电流量难以控制，影响产品可靠性，而在DRAM产品制造中，器件单元区域的有源区减小会导 致存储器件的动态/静态刷新不良导致存储器产品的最大不良，且器件单元区域有源区的减小 导致后续的工艺难度增加，并极易引发断路等问题而使得器件性能急剧下降、生产良率下降 以及生产成本增加等问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构的制备方法及半 导体结构，用于解决现有技术中在进行栅极热氧化工艺时因器件单元区域的有源区被氧化使 得器件单元区域实际的有源区面积减小导致器件性能下降、生产良率下降及后续工艺难度增 加等问题。
具体的，本发明的半导体结构的制备方法包括步骤：1)提供一半导体衬底，所述半导体 衬底包括器件单元区域和位于所述器件单元区域外围的外围单元区域；2)于所述器件单元区 域的上表面形成阻挡层；3)在所述阻挡层的保护作用下将步骤2)得到的结构进行半导体氧 化处理，以于所述外围单元区域的上表面形成栅氧化层。
优选地，步骤1)中，所述器件单元区域内形成有第一浅沟槽隔离结构，以在所述器件 单元区域内隔离出若干个第一有源区；所述外围单元区域内形成有第二浅沟槽隔离结构，以 在所述外围单元区域内隔离出若干个第二有源区。
更优选地，位于所述外围单元区域内的所述第二浅沟槽隔离结构的横向尺寸大于位于所 述器件单元区域内的所述第一浅沟槽隔离结构的横向尺寸。
优选地，所述器件单元区域的工艺容限小于所述外围单元区域的工艺容限。
优选地，步骤1)中，所述半导体衬底内还形成有过渡结构，所述过渡结构位于所述器 件单元区域与所述外围单元区域之间。
优选地，步骤2)中形成的所述阻挡层包括氮化硅层。
在另一优选方案中，步骤2)中形成的所述阻挡层包括氧化层及氮化硅层，其中，所述 氧化层位于所述器件单元区域的上表面，所述氮化硅层位于所述氧化层的上表面。
优选地，步骤3)中，形成所述栅氧化层的方法包括热氧化法。
优选地，步骤3)之后，还包括去除所述阻挡层的步骤。
优选地，所述步骤2)中，于所述器件单元区域的上表面形成所述阻挡层的步骤包括：
2-1)于所述器件单元区域和所述外围单元区域的上表面形成所述阻挡层；
2-2)于所述阻挡层上涂布抗蚀剂；
2-3)去除在所述外围单元区域上表面的所述抗蚀剂和所述阻挡层。
本发明还提供一种半导体结构，所述半导体结构包括：半导体衬底、第一浅沟槽隔离结 构、第二浅沟槽隔离结构及栅氧化层；所述半导体衬底包括器件单元区域和位于所述器件单 元区域外围的外围单元区域；所述第一浅沟槽隔离结构位于所述器件单元区域内，并在所述 器件单元区域内隔离出若干个第一有源区；其中，所述第一有源区与所述第一浅沟槽隔离结 构完全相邻接；所述第二浅沟槽隔离结构位于所述外围单元区域，并在所述外围单元区域内 隔离出若干个第二有源区；其中，所述第二有源区与所述第二浅沟槽隔离结构完全相邻接； 所述栅氧化层位于所述外围单元区域的上表面，且所述栅氧化层由所述半导体衬底的半导体 材质氧化形成。
优选地，所述第一浅沟槽隔离结构截面的形状包括倒梯形，所述第一有源区截面的形状 包括梯形。
优选地，位于所述外围单元区域内的所述第二浅沟槽隔离结构的横向尺寸大于位于所述 器件单元区域内的所述第一浅沟槽隔离结构的横向尺寸。
优选地，所述半导体衬底内还包括过渡结构，所述过渡结构位于所述器件单元区域与所 述外围单元区域之间。
优选地，所述半导体结构还包括氧化区域，所述氧化区域位于所述外围单元区域内，且 位于所述第二浅沟槽隔离结构上部外围。
如上所述，本发明的半导体结构的制备方法及半导体结构，具有以下有益效果：本发明 的半导体结构的制备方法，在对外围单元区域的上表面进行栅极热氧化前，通过先在器件单 元区域的上表面形成阻挡层而避免器件单元区域的有源区在外围单元区域的栅极热氧化过程 中被氧化而保证器件单元区域的有源区面积不会减小，从而为后续的工艺生产提供更大的工 艺容限空间，并能极大减少器件断路等不良现象，从而提升器件性能，最终帮助提高生产良 率，降低生产成本。本发明的半导体结构，其器件单元区域上表面的有源区表面的横向尺寸 比较大，能为后续工艺生产提供更大的工艺容限空间并能避免断路等不良的发生。
附图说明
图1显示为本发明现有技术中制备的半导体结构的截面示意图。
图2显示为本发明实施例一的半导体结构的制备方法的流程图。
图3至图8显示为本发明实施例一的半导体结构的制备方法中各步骤所呈现出的半导体 结构的局部截面结构示意图，其中，图8同时显示为本发明实施例二的半导体结构的局部截 面结构示意图。
组件标号说明
1 半导体衬底
10’ 有源区
10a 第一有源区
10b 第二有源区
11’，11 器件单元区域
12 外围单元区域
13a 第一浅沟槽隔离结构
13b 第二浅沟槽隔离结构
14 过渡结构
21，21a 阻挡层
211，211a 氮化硅层
212，212a 氧化层
22 栅氧化层
23 抗蚀剂
24’，24 氧化区域
d1 有源区上表面的横向尺寸
d2 第一有源区上表面的横向尺寸
h1 第一浅沟槽隔离结构的横向尺寸
h2 第二浅沟槽隔离结构的横向尺寸
S1～S3 步骤
具体实施方式
以下由特定的具体实施例说明本发明的实施方式，熟悉此技术的人士可由本说明书所揭 露的内容轻易地了解本发明的其他优点及功效。
请参阅图2至图8。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施 的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整， 在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容 所能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一” 等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变 或调整，在无实质技术内容的变更下，当亦视为本发明可实施的范畴。
实施例一
请参阅图2，本发明提供一种半导体结构的制备方法，所述半导体结构的制备方法至少 包含如下步骤：
1)提供一半导体衬底，所述半导体衬底包括器件单元区域和位于所述器件单元区域外围的外围单元区域；
2)于所述器件单元区域的上表面形成阻挡层；
3)在所述阻挡层的保护作用下将步骤2)得到的结构进行半导体氧化处理，以于所述外围单元区域的上表面形成栅氧化层。
请参照图2中的步骤S1及图3，首先进行步骤1)，提供一半导体衬底1，所述半导体衬底1包括器件单元区域11和位于所述器件单元区域11外围的外围单元区域12。
作为示例，所述器件单元区域11内形成有第一浅沟槽隔离结构13a，以在所述器件单元 区域11内隔离出若干个第一有源区10a；所述外围单元区域12内形成有第二浅沟槽隔离结 构13b，以在所述外围单元区域12内隔离出若干个第二有源区10b。作为示例，所述器件单 元区域11内通常用于形成主器件结构，比如存储单元，而所述外围单元区域12内通常形成 辅助器件结构，比如操作存储单元的电路，且一般地，所述器件单元区域11内的结构分布 比所述外围单元区域12内的结构分布要密集地多，相应地，位于所述器件单元区域11内的 所述第一有源区10a的数量也比位于所述外围单元区域12内的所述第二有源区10b的数量 多，自然，位于所述器件单元区域11内的用于隔离所述第一有源区10a的所述第一浅沟槽隔 离结构13a的数量也比位于所述外围单元区域12内的用于隔离所述第二有源区13b的所述第 二浅沟槽隔离结构13b的数量多。当然，所述器件单元区域11的工艺容限也小于所述外围单 元区域12的工艺容限，故对所述器件单元区域11的工艺制作更加严格，因为其中任何一个 结构的尺寸发生变化都可能对后续的工艺制作造成不便。且需要说明的是，所述外围单元区 域12一般是围绕着所述器件单元区域11分布的，本申请的结构示意图均仅是局部截面结构 示意图而非代表其实际结构。
一般地，位于所述外围单元区域12内的所述第二浅沟槽隔离结构13b的横向尺寸h2大 于位于所述器件单元区域11内的所述第一浅沟槽隔离结构13a的横向尺寸h1。这主要是因 为所述外围单元区域12内常形成有保护所述器件单元区域11的电路，以将所述器件单元区 域11内的高电场逐渐变化到所述外围单元区域12的较低电势，因而位于所述外围单元区域 12内的所述第二浅沟槽隔离结构13b较大的话能使整个器件的击穿电压增加，提升器件的整 体性能。当然，所述第二浅沟槽隔离结构13b的横向尺寸h2也不是无限制地大，一般不超过 所述第一浅沟槽隔离结构13a的横向尺寸h1的2倍。当然，在其他示例中，也可以将所述第 二浅沟槽隔离结构13b的纵向尺寸做大以增大器件的击穿电压，尤其是向后所述外围单元区 域12内的结构分布也增加的话，通过纵向扩展可有效减小器件尺寸。而且需要说明的是， 为便于描述和测量，本申请中的所述第一浅沟槽隔离结构13a的横向尺寸h1和所述第二浅沟 槽隔离结构13b的横向尺寸h2均是指靠近所述半导体衬底1底部的一端的尺寸，因为这个尺 寸更接近设计尺寸。
作为示例，所述半导体衬底1内通常还形成有过渡结构14，所述过渡结构14位于所述 器件单元区域11与所述外围单元区域12之间。所述过渡结构14可以是一具有一定掺杂浓度 的掺杂结构以将所述器件单元区域11的高电场转移到所述外围单元区域12中。所述过渡结 构14也可以是含有金属层的结构，以使所述器件单元区域11和所述外围单元区域12之间能 够实现导通。
请参照图2中的步骤S2及图4a至图6b，接着进行步骤2)，于所述器件单元区域11的上表面形成阻挡层21a。
作为示例，步骤2)中形成的所述阻挡层21a可以是单一的膜层结构，比如如图6a中所 示的只包括氮化硅层211a的结构；也可以是复合的膜层结构，比如如图6b中所示的包括氧 化层212a及氮化硅层211a，其中，所述氧化层212a位于所述器件单元区域11的上表面，所 述氮化硅层211a位于所述氧化层212a的上表面。
具体地，所述步骤2)中于所述器件单元区域11的上表面形成阻挡层21a的步骤包括：
2-1)于所述器件单元区域11和所述外围单元区域12的上表面形成所述阻挡层21，如图 4a及图4b所示；
2-2)于所述阻挡层21上涂布抗蚀剂23，如图5a及图5b所示；
2-3)去除在所述外围单元区域12上表面的所述抗蚀剂23和所述阻挡层21，如图6a及 图6b所示。
作为示例，在步骤2-1)中，如前所述，所述阻挡层21可以是单一的膜层结构，比如如 图4a所示，单一膜层结构中优选氮化硅膜层，因为氮化硅薄膜的物理、化学性能都十分优 良，具有较高的致密性、高的介电常数、良好的绝缘性能和优异的抗Na+能力等，而且形成 氮化硅薄膜的工艺也非常成熟，制造成本也相对较低。具体地，形成所述氮化硅层211的方 法优选化学气相沉积方法，因为化学气相沉积方法形成的氮化硅膜结构致密，抗腐蚀效果 好。形成的所述氮化硅层211的厚度可以根据需要设定，比如设定为1000埃。需要说明的是，单一膜层结构下，所述氮化硅层211就等于所述阻挡层21，向后图示亦如此，故向后不再单独说明。
所述阻挡层21也可以是复合的膜层结构，比如如图4b所示的包含氮化硅层211及氧化 层212的复合膜层结构，且在这种复合膜层结构中，虽然所述氧化层212和所述氮化硅层211 的上下位置并没有非常严格的限定，但优选的结构是氧化层212位于所述器件单元区域11的 和所述外围区域单元12的上表面，所述氮化硅层211位于所述氧化层212的上表面。所述氧 化层212位于所述器件单元区域11的和所述外围区域单元12的上表面可以起到缓解不同膜 层材料之间的晶格失配和热失配，保护器件原有结构的作用。具体的，所述氧化层212可以 是氧化硅层，所述氧化层的厚度也可以根据需要设定，比如设定为600埃，在这种复合膜层 结构下，所述氮化硅层211的厚度可以比单一膜层结构中的厚度略小。且此步骤中形成所述 氧化层212的方法优选气相沉积方法而非热氧化法，以防止热氧化过程中对器件上原有结构 造成损伤。
当然，在其他实施例中，所述阻挡层21也可以是包含其他膜层的结构，比如ONO膜层 结构，TiN层等，但从工艺和成本的角度考虑，优选氮化硅薄膜或由氧化膜和氮化硅膜组成 的膜层结构。
作为示例，在步骤2-2)中，所述抗蚀剂23可以是光阻，更具体的，从工艺和成本的角 度考虑，优选负性光阻，所述抗蚀剂23的涂布厚度也可按需要设定，比如设定为3000埃。
作为示例，步骤2-3)中，通常通过光刻工艺及刻蚀工艺去除所述外围单元区域12上表 面的所述抗蚀剂23和所述阻挡层21，且一般地，所述过渡区域14上的抗蚀剂23和阻挡层 21也一并被去除，最终仅在所述器件单元区域11的上表面形成阻挡层21a，比如如图6a及 6b所示。具体地，光刻工艺完成后去除所述阻挡层21的刻蚀工艺方法需根据所述阻挡层21 的具体结构不同而进行选择，比如，若所述阻挡层21为如图6a所示的单一氮化硅膜层，则 优选湿刻方法，比如选用热磷酸，而且因为气相沉积方法形成的氮化硅膜层相较于炉管工艺 形成的氮化硅膜层更致密，磷酸溶液的温度也应稍微设置地高一些，比如介于180℃～200℃ 之间。当所述阻挡层21的结构为如图6b所示的复合膜层结构时，比如为氮化硅膜和氧化膜 的复合结构时，则应考虑刻蚀剂对不同膜层的刻蚀率，可能需分两次刻蚀步骤进行。由于去 除氮化膜和氧化膜的工艺都相当成熟，故此处不详细展开。
请参照图2中的步骤S3及图7a至图7b，接着进行步骤3)，在所述阻挡层21a的保护作用下将所述步骤S2得到的结构进行半导体氧化处理，以于所述外围单元区域12的上表面形成栅氧化层22。
作为示例，形成所述栅氧化层22的方法包括气相沉积法和热氧化法等，但本申请的半 导体结构的制备方法中尤其适用的是热氧化法。因为热氧化法相较于其他如化学气相沉积 法，工艺更简单，生长速率快且成本低，而且热氧化法制备的氧化膜具有结构致密、均匀性 好、电特性最佳及与其他膜层之间的粘附性好等优点，更适宜作为栅氧化层。具体地，热氧 化的过程为，将氧化气体源从反应腔室的一端通入反应腔室内，在900-1200℃的高温下，氧 化剂分子向所述半导体衬底1内扩散并与所述半导体衬底1表面发生化学反应，生成SiO2薄 膜。氧化气体源可以为O2(干氧氧化)或H2O(湿氧氧化)或者两者的混合，优选O2，因为 干氧氧化形成的氧化膜质量更好，杂质更少，更容易形成更薄的所述栅氧化层22。因为所述 栅氧化层22的厚度太大的话会导致阈值电压增加从而降低栅的驱动能力，且所述栅氧化层 22的厚度也会影响栅电容，对器件的频率特性产生影响。一般地，所述栅氧化层22的厚度 不超过500埃。本申请中因为在所述器件单元区域11的上表面形成阻挡层21a而不用担心热 氧化过程中对所述器件单元区域11的上表面造成氧化导致所述器件单元区域11的所述第一 有源区10a上表面的横向尺寸d2的减小，从而为后续的工艺生产提供更大的工艺容限空间， 并能极大减少器件断路等不良现象，从而提升器件性能，最终帮助提高生产良率，降低生产 成本。虽然热氧化的过程中不可避免地会使所述外围单元区域12的上表面造成部分氧化， 比如在所述第二浅沟槽隔离结构13b的两侧形成氧化区域24使得所述第二有源区10b的表面 积减小，但这种减小对整个器件性能的影响几乎可以忽略。
需要说明的是，在所述器件单元区域11和所述外围单元区域12之间具有过渡结构14的 情况下，依产品的需要所述过渡结构14的上表面上也可以形成栅氧化层22。
作为示例，在所述步骤3)之后，还包括去除在所述器件单元区域11的上表面的阻挡层 21a的步骤，具体的去除方法如前所述，此处不再累述。但需要注意的是，去除所述阻挡层 21a的过程中需避免对形成的所述栅氧化层22的损伤，在必要的情况下也可先于所述栅氧化 层22上形成保护层后再去除所述器件单元区域11的上表面的阻挡层21a最后再去除保护 层。去除所述器件单元区域11的上表面的阻挡层21a后，得到如图8所示的结构。此结构 中，虽然所述外围单元区域12的第二有源区10b的表面有部分区域不可避免地被氧化而形成 了氧化区域24并且所述氧化区域24与所述第二浅沟槽隔离结构13b相连接使得第二有源区 10b的表面积减小，但因为所述外围单元区域12的工艺容限比较大，这种改变对器件整体性 能的影响可以忽略。而最重要的在于，通过本实施例的半导体结构的制备方法得到的器件结 构中，所述器件单元区域11的所述第一有源区10表面没有被氧化，因而所述第一有源区10a 的横向尺寸d2仍能够维持在相对较大的尺寸，从而能为后续的工艺生产提供更大的工艺容 限空间，并能极大减少器件断路等不良现象，从而提升器件性能，最终帮助提高生产良率， 降低生产成本。
实施例二
如图8所示，本发明还提供一种半导体结构，本实施例的半导体结构是依据实施例一的 半导体结构的制备方法而制得的。具体的，所述半导体结构包括：半导体衬底1、第一浅沟 槽隔离结构13a、第二浅沟槽隔离结构13b及栅氧化层22；所述半导体衬底1包括器件单元 区域11和位于所述器件单元区域11外围的外围单元区域12；所述第一浅沟槽隔离结构13a 位于所述器件单元区域11内，并在所述器件单元区域11内隔离出若干个第一有源区10a； 其中，所述第一有源区10a与所述第一浅沟槽隔离结构13a完全相邻接；所述第二浅沟槽隔 离结构13b位于所述外围单元区域12，并在所述外围单元区域12内隔离出若干个第二有源 区13b；其中，所述第二有源区10b与所述第二浅沟槽隔离结构13b完全相邻接；所述栅氧 化层22位于所述外围单元区域12的表面，所述栅氧化层22由所述半导体衬底1的半导体材 质氧化形成。
作为示例，所述外围单元区域12通常围绕在所述器件单元区域11的四周。所述器件单 元区域11内通常形成主器件结构，比如存储单元，而所述外围单元区域12内通常形成辅助 器件结构，比如操作存储单元的电路，且一般地，所述器件单元区域11内的结构分布比所 述外围单元区域12内的结构分布要密集地多，相应地，位于所述器件单元区域11内的所述 第一有源区10a的数量也比位于所述外围单元区域12内的所述第二有源区10b的数量多，自 然，位于所述器件单元区域11内的用于隔离所述第一有源区10a的所述第一浅沟槽隔离结构 13a的数量也比位于所述外围单元区域12内的用于隔离所述第二有源区13b的所述第二浅沟 槽隔离结构13b的数量多。当然，所述器件单元区域11的工艺容限也小于所述外围单元区域 12的工艺容限，故对所述器件单元区域11的工艺制作更加严格，因为其中任何一个结构的 尺寸发生变化都可能给后续的工艺制作造成不便。
作为示例，所述第一浅沟槽隔离结构13a截面的形状为倒梯形，所述第一有源区10a截 面的形状为梯形。所述第一有源区10a上表面的横向尺寸d2相较于传统方法形成的器件的尺 寸更大，故能为后续的工艺生产留下更多的工艺容限空间，并能极大减少器件断路等不良现 象，从而提升器件性能，最终帮助提高生产良率，降低生产成本。需要说明的是，虽然理论 上器件设计之初所述第一浅沟槽隔离结构13a的截面形状可能是矩形，但是在实际工艺中结 构的上下部分很难形成完全一样，比如像形成所述第一浅沟槽隔离结构13a的刻蚀过程中， 因为难以将上下部分的刻蚀速率控制到完全一致，所以一般在制备过程中为尽量保持下部尺 寸符合设计尺寸而将靠近开口区部分的上部开口区域刻蚀地较大一些，故所述第一浅沟槽隔 离结构13a最终形成倒梯形。虽然可能占用相邻结构的一些空间，但这种倒梯形的结构也有 优势，比如如果后续要进行填充或者掺杂的话会比较方便。
作为示例，位于所述外围单元区域12内的所述第二浅沟槽隔离结构13b的横向尺寸h2 大于位于所述器件单元区域11内的所述第一浅沟槽隔离结构13a的横向尺寸h1。这主要是 因为所述外围单元区域12内常制备有保护所述器件单元区域11的电路，以将所述器件单元 区域11内的高电场逐渐变化到所述外围单元区域12的较低电势，因而位于所述外围单元区 域12内的所述第二浅沟槽隔离结构13b较大的话能使整个器件的击穿电压增加，提升器件的 整体性能。当然，所述第二浅沟槽隔离结构13b的横向尺寸h2也不是无限制地大，一般不超 过所述第一浅沟槽隔离结构13a的横向尺寸h1的2倍。当然，在其他示例中，也可以将所述 第二浅沟槽隔离结构13b纵向尺寸做大以增大器件的击穿电压，尤其是向后所述外围单元区 域12的结构分布也增加的话，通过纵向扩展可有效减小器件尺寸。而且需要说明的是，为 便于描述，本申请中的所述第一浅沟槽隔离结构13a的横向尺寸h1和所述第二浅沟槽隔离结 构13b的横向尺寸h2均是指靠近所述半导体衬底1底部的一端的尺寸，因为这个尺寸更接近 设计尺寸。
作为示例，所述半导体衬底1内还包括过渡结构14，所述过渡结构14位于所述器件单 元区域11与所述外围单元区域12之间，且所述栅氧化层22亦可位于所述过渡结构14的上 表面。所述过渡结构14可以是一具有一定掺杂浓度的掺杂结构以将所述器件单元区域11的 高电场转移到所述外围单元区域12中。在其他示例中，所述过渡结构14也可能是内含金属 层的结构，以使所述器件单元区域11和所述外围单元区域12之间能够实现导通。本申请的 半导体结构可以用于形成存储器结构，其中的器件单元区域11可以作为存储单元，而所述 外围单元区域12则可作为存储单元的控制单元。本实施例的半导体结构由于位于所述器件单 元区域11的所述第一有源区10a上表面的横向尺寸d2相对比较大，故用来形成存储器件的 话能保证形成的存储器具有良好的动态/静态刷新而使得存储器件的性能得到极大改善。
作为示例，所述半导体结构还包括氧化区域24，所述氧化区域24位于所述外围单元区 域12内，且位于所述第二浅沟槽隔离结构13b上部外围。所述氧化区域24是在用热氧化法 在所述外围单元区域12的上表面形成所述栅氧化层22的过程中形成的，虽然因为用热氧化 法不可避免地形成了所述氧化区域24使所述第二有源区13b的表面积减小，但因为所述外围 单元区域12的器件分布比较少，工艺容限比较大，所以对整个器件的性能影响不大。更重 要的是热氧化法相较于其他如化学气相沉积法，工艺更简单，生长速率快且成本低，且热氧 化法制备的氧化膜具有结构致密、均匀性好、电特性最佳及与其他膜层之间的粘附性好等优 点，更适合作为栅氧化层。
综上所述，本发明的半导体结构的制备方法，包括步骤：1)提供一半导体衬底，所述半 导体衬底包括器件单元区域和位于所述器件单元区域外围的外围单元区域；2)于所述器件单 元区域的上表面形成阻挡层；3)在所述阻挡层的保护作用下将步骤2)得到的结构进行半导 体氧化处理，以于所述外围单元区域的上表面形成栅氧化层。本发明的半导体结构的制备方 法，在对外围单元区域的上表面进行栅极氧化前，通过先在器件单元区域的上表面形成阻挡 层而避免器件单元区域的有源区在栅极氧化过程中被氧化而保证器件单元区域的有源区面积 不会减小从而为后续的工艺生产提供更大的工艺容限空间，并能极大减少器件断路等不良现 象，从而提升器件性能，最终帮助提高生产良率，降低生产成本。本发明的半导体结构，其 器件单元区域上表面的有源区表面的横向尺寸较比较大，能为后续工艺生产提供更大的工艺 容限空间并能避免断路等不良的发生。所以，本发明有效克服了现有技术中的种种缺点而具 高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技 术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡 所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等 效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (15)
1.一种半导体结构的制备方法，其特征在于，包括如下步骤：
1)提供一半导体衬底，所述半导体衬底包括器件单元区域和位于所述器件单元区域外围的外围单元区域；
2)于所述器件单元区域的上表面形成阻挡层；
3)在所述阻挡层的保护作用下将步骤2)得到的结构进行半导体氧化处理，以于所述外围单元区域的上表面形成栅氧化层。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于：步骤1)中，所述器件单元区域内形成有第一浅沟槽隔离结构，以在所述器件单元区域内隔离出若干个第一有源区；所述外围单元区域内形成有第二浅沟槽隔离结构，以在所述外围单元区域内隔离出若干个第二有源区。
3.根据权利要求2所述的半导体结构的制备方法，其特征在于：位于所述外围单元区域内的所述第二浅沟槽隔离结构的横向尺寸大于位于所述器件单元区域内的所述第一浅沟槽隔离结构的横向尺寸。
4.根据权利要求1所述的半导体结构的制备方法，其特征在于：所述器件单元区域的工艺容限小于所述外围单元区域的工艺容限。
5.根据权利要求1所述的半导体结构的制备方法，其特征在于：步骤1)中，所述半导体衬底内还形成有过渡结构，所述过渡结构位于所述器件单元区域与所述外围单元区域之间。
6.根据权利要求1所述的半导体结构的制备方法，其特征在于：步骤2)中形成的所述阻挡层包括氮化硅层。
7.根据权利要求1所述的半导体结构的制备方法，其特征在于：步骤2)中形成的所述阻挡层包括氧化层及氮化硅层，其中，所述氧化层位于所述器件单元区域的上表面，所述氮化硅层位于所述氧化层的上表面。
8.根据权利要求1所述的半导体结构的制备方法，其特征在于：步骤3)中，形成所述栅氧化层的方法包括热氧化法。
9.根据权利要求1所述的半导体结构的制备方法，其特征在于：步骤3)之后，还包括去除所述阻挡层的步骤。
10.根据权利要求1至9中任一项所述的半导体结构的制备方法，其特征在于：所述步骤2)中，于所述器件单元区域的上表面形成所述阻挡层的步骤包括：
2-1)于所述器件单元区域和所述外围单元区域的上表面形成所述阻挡层；
2-2)于所述阻挡层上涂布抗蚀剂；
2-3)去除在所述外围单元区域上表面的所述抗蚀剂和所述阻挡层。
11.一种半导体结构，其特征在于，所述半导体结构包括：
半导体衬底，所述半导体衬底包括器件单元区域和位于所述器件单元区域外围的外围单元区域；
第一浅沟槽隔离结构，位于所述器件单元区域内，并在所述器件单元区域内隔离出若干个第一有源区；其中，所述第一有源区与所述第一浅沟槽隔离结构完全相邻接；
第二浅沟槽隔离结构，位于所述外围单元区域，并在所述外围单元区域内隔离出若干个第二有源区；其中，所述第二有源区与所述第二浅沟槽隔离结构完全相邻接；及，
栅氧化层，位于所述外围单元区域的上表面，所述栅氧化层由所述半导体衬底的半导体材质氧化形成。
12.根据权利要求11所述的半导体结构，其特征在于：所述第一有源区截面的形状包括梯形。
13.根据权利要求11所述的半导体结构，其特征在于：位于所述外围单元区域内的所述第二浅沟槽隔离结构的横向尺寸大于位于所述器件单元区域内的所述第一浅沟槽隔离结构的横向尺寸。
14.根据权利要求11所述的半导体结构，其特征在于：所述半导体衬底内还包括过渡结构，所述过渡结构位于所述器件单元区域与所述外围单元区域之间。
15.根据权利要求11至14中任一项所述的半导体结构，其特征在于：所述半导体结构还包括氧化区域，所述氧化区域位于所述外围单元区域内，且位于所述第二浅沟槽隔离结构上部外围。
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