CN105702677B - 用于高浪涌和低电容的tvs结构 - Google Patents

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Abstract

本发明涉及一种用于高浪涌和低电容的TVS结构。一种瞬态电压抑制（TVS）器件形成在第一导电类型的外延层中，外延层位于半导体衬底上方。TVS器件还包含多个打开的接触沟槽，延伸到第二导电类型的掺杂多晶硅层填充的外延层底部，其中沟槽还被第二导电类型的重掺杂区包围。TVS器件还包含一个金属接触层，沉积在外延层的顶面上，外延层电连接到Vcc电极，其中金属接触层还直接接触掺杂多晶硅层以及第二导电类型的重掺杂区。

Description

用于高浪涌和低电容的TVS结构
技术领域
本发明主要关于瞬态电压抑制器(TVS)的器件结构及制备方法。更确切地说，本发明是关于TVS的一种改良器件结构及制备方法，以便在高瞬态浪涌时处理大量能量的耗散，同时保持瞬态电压抑制器(TVS)的低电容。
背景技术
瞬态电压抑制(TVS)器件的器件结构及制备方法，由于在抑制瞬态电压过程中处理大量能量耗散时过热，仍然受到TVS器件故障等技术挑战。确切地说，瞬态电压抑制器(TVS)常用于在集成电路上意外发生过电压时，保护集成电路。所设计的集成电路在电压正常范围内工作。然而，发生静电放电(ESD)、快速瞬变和闪电时，意想不到的不可控的过电压会对电路造成意外损坏。TVS器件必须具备保护功能，以便在发生这种过电压状况时，规避可能会对集成电路造成的损坏。随着集成电路中配置的易受过电压损坏的器件数量不断增多，对TVS保护造成的损坏也不断增多。TVS典型应用于USB电源和数据线保护、数字视频接口、高速以太网、笔记本电脑、显示器和平板显示器。
由于TVS性能要求具备常见的8×20μ秒的IEC 61000标准、10×1000μ秒的脉冲浪涌电流，因此TVS短时间内吸收大量能量的挑战与日俱增。随着大量能量耗散，当金属过热融化时，经常发生最常见的TVS故障。众所周知，硅作为TVS器件的一部分，可以比金属承受更大的功率耗散。虽然形成在TVS结构顶面附近的金属层通常配置成电极或电接头，但是金属层会因过热而融化。因此，TVS器件的过电压保护功能会因这些融化故障而大打折扣。
图1是传统TVS器件的剖面图。该器件结构具有一个内在的限制，因顶部N扩散制备工艺造成的浅阻挡结引起。因此，电压闭锁区更靠近金属层附近的表面，金属层通常形成在上表面，作为电接头。当半导体器件经理高瞬态电压浪涌时，阻挡结吸收大量能量，导致温度迅速升高。金属附近的局部高温可能导致过热，然后使沉积在阻挡结区域附近的金属融化，致使TVS故障。
因此，有必要提出制备TVS新型器件结构的新工艺的新制备方法，从而解决上述困难和局限。
发明内容
本发明提出了用新改良工艺制备的改良TVS结构配置，以提供更好的浪涌性能，而不会影响TVS器件的电压钳位性能。
在本发明中，转向二极管与主齐纳二极管集成，其中高端二极管、低端二极管和主齐纳二极管都在具有简化层结构的半导体衬底中作为垂直二极管。高端二极管与主齐纳二极管重叠，使TVS器件占据相对较小的区域。同时，通过制备带有水平延伸N-掩埋层的多个PN结，在N-顶部掺杂层和P+接触区下方的P外延层中，改善器件结构，以形成底部齐纳二极管，同时作为可控硅整流器(SCR)用作高端转向二极管。由于SCR的PN产生等效电容的串联，器件的电容得以大幅降低。在一个较佳实施例中，N-顶部掺杂层具有低掺杂浓度，使电容进一步降低。更好的是，SCR的N-顶部掺杂层部分是浮动的，在零偏压下完全耗尽，使SCR就像是一个低电容的常用二极管一样，从而解决了上述技术难题与挑战。
本发明的较佳实施例主要提出了一种沉积在第一导电类型的半导体衬底上的瞬态电压抑制器(TVS)。TVS器件包含多个接触沟槽，打开并延伸到外延层底部，外延层底部用第二导电类型的掺杂多晶硅层填充，其中沟槽还被一个第二导电类型的重掺杂区包围；以及一个沉积在外延层顶面上的金属接触层，电连接到Vcc电极，其中金属接触层还直接连接掺杂多晶硅层和第二导电类型的重掺杂区。
在另一个较佳实施例中，外延层为P-型外延层，接触沟槽用N-掺杂多晶硅层填充，N-型重掺杂区包围N-掺杂多晶硅层。在另一个较佳实施例中，外延层为N-型外延层，接触沟槽用P-掺杂多晶硅层填充，P-型重掺杂区包围P-掺杂多晶硅层。在另一个较佳实施例中，接触沟槽用N-掺杂多晶硅层填充，N-型重掺杂区包围N-掺杂多晶硅层；接触金属层电连接到阴极电极。在另一个较佳实施例中，TVS器件还包含一个第二导电类型的顶部掺杂层，沉积在所述的外延层上方附近。TVS器件还包含一个第二导电类型的掩埋掺杂区，沉积并包围在外延层中，掩埋掺杂区与所述的外延层的底部相交接，从而为所述的TVS器件构成一个齐纳二极管；以及一个第一导电类型的第一接触区，沉积在掩埋掺杂区上方的顶部掺杂层上方，以构成一个半导体可控整流器(SCR)作为第一转向二极管，SCR在垂直方向上包含第一接触区、顶部掺杂层、外延层和掩埋掺杂区，其中第一接触区沉积在远离接触沟槽处，并与接触沟槽绝缘，第二导电类型的掩埋掺杂区还水平延伸，并与接触沟槽下方的第二导电类型的重掺杂区合并。
在另一个较佳实施例中，TVS器件还包含多个绝缘沟槽，隔离一部分外延层和顶部掺杂层，使SCR与接触沟槽绝缘。在另一个较佳实施例中，TVS器件还包含一个第二导电类型的第二接触区，沉积在顶部掺杂层上方，从SCR和第一转向二极管开始在接触沟槽的对边水平延伸，其中第二接触区与顶部掺杂层相交接，作为一个第二转向二极管，并且与第一转向二极管一起构成TVS器件的一对转向二极管。在另一个较佳实施例中，第一和第二转向二极管构成一对转向二极管，包含一个高端转向二极管和一个低端转向二极管，在接触沟槽的两个对边上，被第二导电类型的掺杂区包围。在另一个较佳实施例中，第二转向二极管还包含一部分顶部掺杂层，用于降低第二转向二极管的电容。在另一个较佳实施例中，第一和第二转向二极管通过第一和第二接触区，分别连接到输入/输出(I/O)垫。
在另一个较佳实施例中，TVS器件还包含绝缘沟槽，包围着第一和第二转向二极管，用于使第一和第二转向二极管与接触沟槽绝缘。在另一个较佳实施例中，第一转向二极管、第二转向二极管和接触沟槽被至少一个绝缘沟槽隔开。在另一个较佳实施例中，TVS器件还包含一个电压击穿(VBD)触发区，在齐纳二极管中带有第一导电类型的高掺杂浓度，重叠沉积在掩埋掺杂区下方的外延层中的区域，以控制电压击穿。
在另一个较佳实施例中，TVS器件还包含一个绝缘层，覆盖着具有开口的半导体衬底的顶面，用于构成一个金属接触层，与沉积在接触沟槽中的掺杂导电层接触。在另一个较佳实施例中，第一导电类型为P-型，半导体衬底作为接地电压(GND)端。
本发明还提出了一种瞬态电压抑制器(TVS)的制备方法。该方法包含：a)在第一导电类型的半导体衬底上，生长一个具有第一导电类型的外延层，在外延层中打开多个接触沟槽，然后在外延层中的沟槽下方，注入一个第二导电类型的掺杂区；以及b)用第二导电类型的掺杂导电层填充接触沟槽，然后利用掩埋在外延层顶面附近制备第二导电类型的掺杂区，通过升高温度使每个接触沟槽下方的掺杂区扩散，以便扩散并包围外延层中的接触沟槽。在另一个较佳实施例中，该方法还包含：c)在外延层上方制备一个顶部绝缘层，在顶部绝缘层中打开多个接触开口，然后制备一个接触金属层，以便与掺杂导电层相接触，掺杂导电层填充在接触沟槽和包围着接触沟槽的第二导电类型的掺杂区中。
阅读以下详细说明并参照附图之后，本发明的这些和其他的特点和优势，对于本领域的技术人员而言，无疑将显而易见。
附图说明
图1是一种传统的带有阻挡结的TVS器件，由顶部N扩散形成，沉积在传统的TVS电路的表面附近，配有常用于静电放电(ESD)保护的二极管阵列。
图2是本发明的实施例中一种改良TVS器件结构的剖面图。
图3A-3F是用于制备本发明所述的TVS器件的制备工艺的一系列剖面图。
图4A是本发明所述的改良TVS器件的剖面图，包含将齐纳二极管与带有耗尽SCR高端结构和低端转向二极管集成。
图4A-1是该器件结构的等效电路。
图4B是从图4A顶部所取的特写视图，用于表示电路的等效电容。图4C是与图4A-1相同的剖面图，但与图4A-1的导电类型相反。
图5A-5K是制备图4A所示TVS器件的剖面图。
具体实施方式
图2表示依据本发明的一个实施例，TVS结构100的剖面图，位于半导体衬底(图中没有表示出)上的P-型外延层105上。TVS结构包含多个用N+多晶硅层120填充的沟槽，沟槽都被N+掺杂区110包围。最好的情况是，沟槽从外延层105的顶面开始打开，并且延伸到外延层105的底部。金属接触层150与N+多晶硅层120和N+掺杂区110相接触。金属接触层150还通过一个夹层电介质(ILD)层140，例如BPSG层，与TVS器件的I/O垫(图中没有表示出)绝缘。在一个较佳实施例中，N+多晶硅层120在外延层的顶面上方延伸，使在外延层顶面上方延伸的N+多晶硅层120，接触其整个表面上的金属接触层150。N+掺杂区110在邻近沟槽之间的整个外延层上方延伸。N+掺杂区110还包含一个外延层顶面附近的表面部分130，水平延伸的宽度大于剩余的N+掺杂区110的宽度，剩余的N+掺杂区110包围着表面部分以下的沟槽侧壁。
在本发明所述的TVS结构中，峰值电场和电压闭锁区向下移动到半导体衬底中外延层105的块体区域中。利用深沟槽，无需使用极端热循环，就能形成深结型区。沟槽用N+掺杂多晶硅层120填充，允许良好的电流传导。由于TVS结构顶部良好的导电性，在器件顶部没有电场；因此，多晶硅区为无场区。高浪涌时，主要的功率耗散发生在结区域，被向下推入硅中，远离金属。因此，这种结构解决了传统TVS结构，在高电压浪涌下发生大量能量耗散时，金属过热和器件故障等问题。
图3A-3F表示依据本发明的一个实施例，图2所示的TVS结构100的制备工艺的一系列剖面图。在图3A中，氧化层109形成在硅外延层105上方，作为后续沟槽刻蚀工艺的一个硬掩膜。多个沟槽170由外延层105的顶面构成，最好是延伸到外延层105的底部。在图3B中，形成一个牺牲氧化层(图中没有表示出)，然后穿过沟槽107进行磷掺杂注入，在沟槽107的底面下方形成掺杂区110。在一个典型工艺中，进行磷注入的掺杂浓度为5e14，注入能量为200KeV。在图3C中，除去牺牲氧化层(图中没有表示出)，然后通过原位多晶硅沉积，形成多晶硅层120，填充在沟槽中，覆盖在氧化层109的顶面上方。在图3D中，进行回刻工艺，将多晶硅层120回刻至氧化层109的顶面，通过氧化物刻蚀，剥去外延层105顶面的氧化层109。在一个典型工艺中，用CMP的干刻蚀，刻蚀多晶硅，通过干或湿刻蚀，刻蚀氧化物，最好是选择湿刻蚀工艺。在图3E中，利用掩膜(图中没有表示出)注入掺杂离子，例如磷或砷，在外延层105的顶面附近形成区域130，然后除去掩膜(图中没有表示出)。在图3F中，在1150℃下进行30分钟的扩散工艺，使掺杂区110和区域130扩散，并在多晶硅层120填充的沟槽附近合并在一起。由绝缘材料构成的夹层电介质(ILD)层140，形成在顶面上，然后利用接触掩膜(图中没有表示出)，刻蚀并打开ILD层140中的接触开口。沉积金属层150，作为到区域130和多晶硅层120的金属接头，多晶硅层120填充在沟槽中，随后利用金属掩膜(图中没有表示出)刻蚀金属接触层150并形成图案。然后，除去金属掩膜(图中没有表示出)。
图4A表示依据本发明的一个实施例，图2所示含有瞬态电压抑制器(TVS)结构的TVS器件200的剖面图。利用在P型外延区中的掩埋N+层220，如图所示的TVS器件200具有一个耗尽SCR高端结构，也就是说P-外延层210-1和210-2，增加了P和N型区域(例如从顶面注入的区域240和250)。高端二极管由P+/N-/P-/N+(或N+/N-/P-/P+)掺杂结构形成，也就是说，在区域250/215/210-2/220之间形成结，以获得较低的结电容。确切地说，TVS器件200形成在重掺杂P+半导体衬底205上，半导体衬底205承载轻掺杂P-外延层210-1和210-2。N-补偿掺杂层215位于P-外延层210-2顶部附近。TVS器件200包含一个P+接触区250，形成在P-外延层210-2的顶面附近，在N-掩埋区220上方，以增强与I/O垫270之间的电接触。如上所述，TVS器件200包含一个形成在P-外延层210-1和210-2中的N+掩埋区220。半导体可控硅整流器(SCR)230-1形成在P+接触区250和N+掩埋层220之间，作为第一转向二极管，在这种情况下，第一转向二极管为高端转向二极管。SCR230-1垂直形成，从P+接触区250开始，穿过N-补偿掺杂层215和P-外延区210-2，到达N+掩埋层220。所形成的N+掩埋区220在绝缘沟槽239上方具有延伸长度，与它下面的P-外延层210-1共同作为TVS器件200的主齐纳二极管230-2。深绝缘沟槽239用于限定高端二极管的边界。由于没有绝缘沟槽239的话，N+沉降片110可以用在二极管区域周围，作为绝缘物，形成结电容，因此绝缘沟槽239降低了因使用N+沉降片110引起的侧壁P-N结电容。用氧化物等电介质填充绝缘沟槽，这些电介质的介电常数低于硅，从而进一步降低任意侧壁耦合电容。氧化物填充沟槽239的存在，对于将I/O垫降至衬底接地电容起到了重要的作用。利用该器件结构中的多个绝缘沟槽，可以进一步降低输入/输出(I/O)垫电容。在一个可选实施例中，绝缘沟槽239包含一个被氧化物封闭的多晶硅中心。氧化物填充沟槽239位于第一转向二极管230-1周围，在I/O垫270所在的区域中，有助于将I/O垫降至衬底接地电容。在重叠区中的齐纳二极管230-3可以选择带有深击穿电压(VBD)触发注入层221，用沉积在外延层210-1和N+掩埋层220之间的P+掺杂离子注入，N+掩埋层220沉积在顶部N补偿层215下方，用于控制击穿电压。
N+掺杂接触区240形成在第二转向二极管230-2上方(在该结构中，第二转向二极管为低端转向二极管)，第二转向二极管230-2形成在P-外延层210-2和顶部N-补偿掺杂层215之间。制备N+接触区240，以改善电接头，电接头在第三维度上连接到I/O垫(图中没有表示出)。第二转向二极管230-2提高重掺杂半导体衬底205，连接到齐纳二极管。低端转向二极管230-2通过一段水平距离和绝缘沟槽239，与半导体区域中的高端转向二极管230-1绝缘，防止在半导体区域中闭锁……覆盖着P-外延层210-2顶面的氧化物绝缘层245具有开口，允许I/O垫270分别接触到接触区250和240。
如图2所示的新型TVS结构，也可以在TVS器件200中配置。在带有高端和低端转向二极管的绝缘沟槽239之间，其中高端和低端转向二极管在P-外延层210-2的两个对边上隔开，TVS结构与图2所示的结构100相同，多个沟槽用N+掺杂区110包围的N+掺杂多晶硅层120填充，这些沟槽将N+掩埋层220连接到Vcc垫150。
图4A-1表示图4A所示的TVS器件200的等效电路。对于外部器件来说，TVS器件200的功能与具有低电容的独立齐纳二极管230-4相似，但是对内部来说，TVS器件包含一个主齐纳二极管230-3，与高端转向二极管230-1和低端转向二极管230-2一起工作。
图4B为从图4A顶部所取的特写视图，用于表示电路的等效电容，其中配置SCR使SCR的P-外延层210-2也耗尽。如图所示的TVS器件因其在这些PN界面层之间形成的额外结，具有显著降低电容的益处。在原有技术中，高端二极管只包含一个单独的PN结。该单独PN结的电容会很高，有处理变化的风险。在本发明中，SCR 230-1具有三个PN结，三个相应的电容135-1、135-2和135-3串联，产生很低的等效电容。本发明所述的TVS器件需要比两个串联转向二极管更小的面积。本发明所述的TVS器件具有一个额外的益处，就是降低第二(低端)转向二极管230-2的电容。无需N-顶部掺杂层215，低端转向二极管230-2的PN结可以在N+接触区240和P-外延210-2之间，产生相对很高的电容。在本发明中，PN结移至N-顶部掺杂层215和P-外延210-2之间，因N-顶部掺杂层215较低的掺杂浓度，导致电容较低。利用标准制备工艺，还可以方便地集成和制备如图所示的TVS器件。与传统的TVS器件相比，如图所示的以下制备工艺，无需额外的掩膜。
本发明所述的TVS器件还可利用与图4A所示相反的导电类型制备。在图4C中，表示出了TVS器件200’，其中每个区域的导电类型相反。例如，衬底205’现为N+，而不是P+，掩埋层220’现为P+，而不是N+。转向二极管230-1’和230-2’以及齐纳二极管230-3’的极性也相反。第一转向二极管230-1’仍然是一个耗尽的SCR，作为高端转向二极管，从P+掩埋层220’开始，垂直向上形成到N-外延210-2’，到P-顶部掺杂层215’到N+接触区250’。第二转向二极管230-2’作为低端二极管。主齐纳二极管230-3’处于相同的相对位置，但极性相反，从P+掩埋层220’开始形成到下面的N-外延层210-1’。而且，底部电极272现在作为Vcc端，而顶部电极(图中没有特别表示出)电连接到P+掩埋层220’，作为接地端。
图5A-5K表示制备带有本发明所述如图4所示的耗尽SCR的低电容TVS器件处理步骤的一系列剖面图。图5A表示一个重掺杂P+衬底205，一个轻掺杂底部P-外延层210-1生长在上面。在图5B中，进行带掩膜的注入(掩膜没有表示出)，制备N+注入掩埋层220和P+触发注入221。在图C中，顶部P-外延层210-2生长在底部P-外延层2210-1上方，然后扩散N+注入掩埋区220。在图5D中，利用全面注入，在顶部P-外延层210-2顶部制备N-补偿层215。
图5E-5H表示图2所示TVS结构的制备工艺，与图3A-3E所示工艺类似。在图5E中，在P-外延层210-2上方制备一个硬掩膜(图中没有表示出)，用作进行沟槽刻蚀工艺的硬掩膜。在图5F中，制备一个牺牲氧化层(图中没有表示出)，然后通过沟槽107的磷掺杂注入，在沟槽107的底面下方制备掺杂区110。在图5G中，除去牺牲氧化层(图中没有表示出)，然后进行原位多晶硅沉积，以形成多晶硅层120，填充在沟槽中，随后将多晶硅层120回刻至N-补偿层215的顶面。然后，利用掩膜(图中没有表示出)注入掺杂离子，例如磷或砷，以便在N-补偿层215的顶面附近形成区域130，随后除去掩膜(图中没有表示出)。在图5H中，在1150℃的温度下对掺杂区110和区域130进行30分钟的扩散过程，使多晶硅层120填充的沟槽周围扩散、合并在一起，然后与N+掩埋层220合并。
在图5I中，利用沟槽掩膜(图中没有表示出)，打开绝缘沟槽239，然后用绝缘材料(可能包含一个多晶硅中心)填充沟槽。在图5J中，利用注入掩膜(图中没有表示出)，在N-补偿掺杂层215的顶面附近，制备N+接触区240和P+接触区250，作为低端和高端二极管。N-掺杂层215可以通过注入或外延生长制备。如果通过全面注入或外延生长，制备顶部掺杂层215，该TVS器件与未配置耗尽SCR的类似TVS器件相比，无需额外的掩膜。可以选择SCR的结构(例如掺杂结构、区域宽度)，使SCR在零偏压下耗尽。制备工艺继续制备顶部绝缘层245、金属接触层150以及输入/输出垫270。在图5K中，底部电极可以形成在P+衬底205下方，作为GND垫，完成TVS器件的制备工艺。
依据上述说明，本发明提出了一种瞬态电压抑制(TVS)器件的制备方法。该方法包含：a)在第一导电类型的半导体衬底上，生长具有第一导电类型的底部外延层，利用一个注入掩膜，注入第一导电类型的掩埋掺杂层，然后在底部外延层上方生长一个第一导电类型的顶部外延层，随后在顶部外延层的顶面附近全面注入一个第二导电类型的顶部补偿层，并在顶部外延层中打开多个接触沟槽，在顶部外延层中每个接触沟槽下方，注入一个第二导电类型的沟槽底部掺杂区；b)进行沉积工艺，制备一个导电沟槽填充层，填充在接触沟槽中，然后将导电沟槽填充层回刻至顶部补偿层，利用掩膜，在顶部补偿层的顶面附近注入掺杂区，随后通过扩散工艺，扩散沟槽底部掺杂区，以包围接触沟槽，并且与掩埋掺杂层合并；以及c)利用一个沟槽掩膜，打开多个绝缘沟槽，并用一个绝缘材料填充绝缘沟槽。在一个较佳实施例中，该方法还包含：d)利用一个接触区，在顶部补偿层的顶面附近注入接触掺杂区，用作高端二极管和低端二极管。在另一个较佳实施例中，该方法还包含：e)制备一个顶部绝缘层，并利用掩膜，通过顶部绝缘层，打开接触开口，随后制备一个顶部金属接触层并形成图案，用作输入/输出垫，连接高端和低端二极管以及Vcc金属接头，以便连接接触沟槽，电连接到掩膜掺杂层。
尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。

Claims (18)

1.一种瞬态电压抑制TVS器件，其特征在于，形成在半导体衬底上的第一导电类型的外延层中，该TVS器件包含：
多个被第二导电类型的掺杂多晶硅层填充的接触沟槽，在第一导电类型的外延层中打开并延伸，其中接触沟槽还被第二导电类型的重掺杂区包围从而与第一导电类型的外延层形成P-N结；以及
一个金属接触层，沉积在第一导电类型的外延层的顶面上，用于电连接到Vcc电极，其中金属接触层还直接接触掺杂多晶硅层和第二导电类型的重掺杂区。
2.如权利要求1所述的瞬态电压抑制TVS器件，其特征在于：
接触沟槽用被N-型重掺杂区包围的N-掺杂多晶硅层填充，从而与P-型外延层形成P-N结；并且接触金属层电连接到阴极电极。
3.如权利要求1所述的瞬态电压抑制TVS器件，其特征在于，还包含：
一个第二导电类型的顶部掺杂层，沉积在所述的第一导电类型的外延层顶部附近；
一个第二导电类型的掩埋掺杂区，沉积在接触沟槽下方并包围在外延层中，其中所述的掩埋掺杂区与掩埋掺杂区下面的外延层部分相交接，从而构成所述的TVS器件的一个齐纳二极管；以及
一个第一导电类型的第一接触区，沉积在所述的掩埋掺杂区上方的所述第二导电类型的顶部掺杂层上方，由第一导电类型的第一接触区、第二导电类型的顶部掺杂层、第一导电类型的外延层和第二导电类型的掩埋掺杂区构成一个垂直半导体可控整流器SCR，其作为TVS器件的第一转向二极管，其中第一导电类型的第一接触区沉积在远离接触沟槽的地方，并与接触沟槽绝缘，第二导电类型的掩埋掺杂区进一步水平延伸，与接触沟槽下面的第二导电类型的重掺杂区合并在一起。
4.如权利要求3所述的瞬态电压抑制TVS器件，其特征在于，还包含：
多个绝缘沟槽，隔绝一部分所述的第一导电类型的外延层以及第二导电类型的顶部掺杂层，使所述的SCR与接触沟槽绝缘。
5.如权利要求3所述的瞬态电压抑制TVS器件，其特征在于，还包含：
一个第二导电类型的第二接触区，沉积在所述的第二导电类型的顶部掺杂层上方，在接触沟槽与第一转向二极管相反的一边上，其中所述的第二接触区还与顶部掺杂层相交接，用作第二转向二极管，与所述的第一转向二极管一起，作为所述TVS器件的一对转向二极管。
6.如权利要求3所述的瞬态电压抑制TVS器件，其特征在于，还包含：
一个第二转向二极管，形成在横向远离第一转向二极管的地方，其中所述的第一和第二转向二极管构成一对在第二导电类型的重掺杂区包围的接触沟槽的两个对边上的一个高端转向二极管和一个低端转向二极管。
7.如权利要求6所述的瞬态电压抑制TVS器件，其特征在于：
第二转向二极管还包含一部分第二导电类型的顶部掺杂层，用于降低所述的第二转向二极管的电容。
8.如权利要求6所述的TVS器件，其特征在于：
第一和第二转向二极管分别通过设置在第二导电类型的顶部掺杂层的顶表面附近的第一导电类型的第一接触区和第二导电类型的第二接触区，连接到一个输入/输出I/O垫。
9.如权利要求6所述的TVS器件，其特征在于，还包含：
绝缘沟槽包围着第一和第二转向二极管，用于使位于接触沟槽的两个对边上的第一和第二转向二极管绝缘。
10.如权利要求6所述的瞬态电压抑制TVS器件，其特征在于：
第一转向二极管、所述的第二转向二极管以及接触沟槽都被至少一个绝缘沟槽隔开。
11.如权利要求3所述的瞬态电压抑制TVS器件，其特征在于，还包含：
一个击穿电压VBD触发区沉积在所述的掩埋掺杂区下方的外延层中，用于控制电压击穿。
12.如权利要求1所述的瞬态电压抑制TVS器件，其特征在于，还包含：
一个绝缘层，覆盖半导体衬底顶面，绝缘层具有被金属接触层填充的接触开口与接触沟槽相接触。
13.如权利要求1所述的瞬态电压抑制TVS器件，其特征在于：
所述的第一导电类型为P-型；所述的半导体衬底电连接到接地电压GND端。
14.一种瞬态电压抑制TVS器件的制备方法，其特征在于，包含：
在第一导电类型的半导体衬底上生长一个第一导电类型的外延层，并且在外延层中打开多个接触沟槽，然后在外延层中的沟槽下方，注入第二导电类型的掺杂区；并且用第二导电类型的掺杂导电层填充接触沟槽，随后利用一个掩膜，在外延层的顶面附近，制备第二导电类型的掺杂区，通过高温扩散每个接触沟槽顶面附近的掺杂区和沟槽下方的掺杂区，从而扩散并包围外延层中的接触沟槽。
15.如权利要求14所述的方法，其特征在于，还包含：
在外延层上方，制备一个顶部绝缘层，打开顶部绝缘层中的多个接触开口，通过一个接触金属层，用于连接接触沟槽以及包围着接触沟槽的第二导电类型的掺杂区。
16.一种瞬态电压抑制TVS器件的制备方法，其特征在于，包含：
在第一导电类型的半导体衬底上，生长一个具有第一导电类型的底部外延层，利用一个注入掩膜，注入一个第一导电类型的掩埋掺杂层，在底部外延层上方生长一个第一导电类型的顶部外延层，通过在顶部外延层的顶面附近全面注入一个第二导电类型的顶部补偿层，打开顶部外延层中的多个接触沟槽，然后在顶部外延层中每个接触沟槽下方，注入第二导电类型的沟槽底部掺杂区；
通过沉积工艺，制备一个导电沟槽填充层，填充在接触沟槽中，然后将导电沟槽填充层回刻至顶部补偿层，利用一个掩膜，在顶部补偿层的顶面附近注入掺杂区，通过扩散工艺，使沟槽顶面附近的掺杂区和沟槽底部掺杂区扩散，包围接触沟槽，并且与掩埋掺杂层合并；并且利用一个沟槽掩膜，打开多个绝缘沟槽，然后用绝缘材料填充绝缘沟槽。
17.如权利要求16所述的TVS器件的制备方法，其特征在于，还包含：
利用一个接触区掩膜，在顶部补偿层的顶面附近，注入接触掺杂区，形成一个高端二极管和一个低端二极管。
18.如权利要求17所述的TVS器件的制备方法，其特征在于，还包含：
制备一个顶部绝缘层，利用一个掩膜，打开穿过顶部绝缘层的接触开口，随后制备一个顶部金属接触层并形成图案，作为输入/输出垫，以接触高端和低端二极管以及Vcc金属接头，连接接触沟槽，以便电连接至掩埋掺杂层。
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