CN1056955A - 含静电电容元件的半导体装置及其制造方法 - Google Patents
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Abstract
一种含静电电容元件的半导体装置及其制造方
法，该装置含有由半导体基体上形成的Al区域和在
该Al区域表面上形成的Al氧化膜，及将该Al氧
化膜夹在中间而与上述Al区域相对的电极构成的
电容器；其方法包括两个工序，即通过利用烷基铝氢
化物的气体和氢的CVD法，堆积Al、或以Al为主
要成分的金属，形成构成上述电容器的电极一侧的工
序，以及在上述电极一侧表面上形成氧化铝膜的工
序。
Description
本发明涉及各种电子仪器中安装的存储器、光电转换装置、信号处理装置半导体集成电路装置，特别是涉及装有静电电容元件的半导体装置。
在有些半导体集成电路中，装有许多静电电容元件。近年来，随着集成电路的高密度化和高速化的发展，则要求电容元件趋向小型化和大容量化。
图1是集成电路中一般使用的MOS（金属-氧化物-半导体）电容器的模式剖面图，图2是其等效电路。该MOS电容器是这样一种电容器，即在P型衬底101上埋入n-层102，把在该n-层上形成的n+宅103作为下部电极层，并设有使电介质层104处于中间的上部电极105和从n+层引出的电极106。等效电路中的端子A和端子B分别相当于上部电极105和下部引出电极106。如等效电路所示，用n+扩散层等导体作下部电极，因此相对于衬底存在着二极管D和电容Ccs等寄生元件，在电容C1和端子B之间，有由扩散层形成的电阻成分R1。另外，一般用Al（铝）或多晶作上部电极，但在使用多晶硅的情况下，在端子A和电容C1之间附加了一个由多晶硅形成的电阻成分R2。
因此，在使用MOS电容器的情况下，除了电容C1以外，还含有电阻，电容和二极管等寄生元件，由于这些寄生元件的影响，MOS电容器的频率特性受到了限制。
另外，将电容元件的端子一方作为高阻抗使用时，由于寄生元件Ccs的作用，C1和Ccs形成的电容相分离。
再者，由于外加电压的极性，MOS结构CV特性的电容值随电压的变化而变化。
图3是集成电路中通常采用的Pn结电容器模式的剖面图，图4是其等效电路。该电容器是在P型衬底101上形成n层102、P层107、n+层103、108，通过电介质层104，将电极109和110相对设置。
图3所示的结构与图4所示的等效电路的端子，图中的符号使之相对应。端子XY之间的电容为C2+C3，但不管用哪一个Pn结作电容都可以。
因Pn结电容器含有寄生电阻和寄生电容，由于其影响，不仅使频率特性受到了限制，而且电容值对电压的依赖性也很大。再者，Pn结在不加偏压的情况下不能使用。
图5是为了改善上述的MOS电容器或Pn结电容器的缺点而设计的金属-绝缘膜-金属结构的电容元件模式的剖面图。
该电容元件包括在半导体衬底201上形成的基底金属（下部电报）202、层间绝缘膜203、上层金属（上部电极）204和成为电容部分的薄绝缘膜（电介质层）205。
作为上层及下层金属膜是采用例如用磁控溅射法形成的Al或Al合金、钨，或者用化学汽相沉积法（CVD法）形成的钨。作为用作电容的薄绝缘层205，是采用用CVD法形成的SiO2、Si3N4、Ta2O5;用阳极氧化法形成的Al2O3、或将这些膜组合重叠而成的膜。
这种电容元件的优点是不产生寄生电容和寄生电阻。但是，采用以往的技术会使电极表面粗糙，而且要增大电容元件的每单位面积的静电电容是困难的。也就是说，在用以往的技术形成的电极表面上有凸出202A，如放大了的图5所示，因此若使电介质层205的厚度变薄时，而要增大电容元件的每单位面积的静电电容，则在产生凸出202A，电介质层205有可能被破坏，或者其厚度变得极薄，降低了电的耐压强度，等等，这些问题都有可能发生。总之，采用溅射法、CVD法等以往的方法形成的金属膜，由于沉积后的热处理，膜中蓄积的应力从所谓凸出释放，其结果是金属膜表面会出现很厉害的凹凸，因此要形成薄的绝缘层是不合理的。
在高集成电路系统中，要求形成介电常数大的薄而均匀的绝缘层特别是在Al-绝缘层-Al结构的电容元件的情况下，通过对Al进行阳极氧化，如果能用电容率为8～10的Al2O3作绝缘层，就能大幅度提高集成度。但是，如上所述，利用以往的技术，Al表面还是会有过多的凹凸。以实用的成品率形成均匀的Al2O3是不可缺少的条件。
另一方面，动态RAM（随机存取存储器）等中使用的静电电容元件，如图6所示，是将电容器连接在MOSFET（金属氧化物半导体场效应晶体管）的漏极侧的电路。图7是实现该电路的元件结构之一例，称作堆积式。这种结构是在紧挨着P型MOSFET（它含有在P型衬底21上形成的控制极氧化膜22上的多晶硅控制极23源极24、漏极25、源极电极26、区界氧化膜27、氧化膜28及层间绝缘膜29）的漏极25上设置多晶硅30，并使介质膜31处于中间，再设置多晶硅32而构成的电容器。图8所示的沟道式及图9所示的机翼式都是以增加堆积式电容器的电容和减小尺寸为目的分别将多晶硅层30A、32A及30B、32B的形状变成如图所示形状的电容器。
如上所述，希望改进静电电容元件这件事，特别是在存储单元中，使电容器大容量化和缩小元件面积，是一个很大的技术课题。但是在上述的堆积式的情况下，电容器的大容量化和元件面积的缩小不能两全齐美。在沟道式的情况下，存在电容器的漏泄问题，而在机翼式的情况下，由于多晶硅的形状复杂，存在制造程序复杂的问题，从而难以提供集成度较高、价格又低的存储单元。
也就是说，采用以往的技术，由于电容器的结构或制造方法都不够完善，所以很难以高成品率形成占有面积小且容量大的电容器。
半导体电路中的存储元件（以下称存储单元），已知有例如图10所示的电路结构。图11给出了这种存储单元模式的剖面图。如图11所示，作为组合在存储单元中的电容元件的电容器C，由下部电极30、上部电极32、以及两电极30和32之间形成的电介质膜31构成。
对于这种存储单元来说，在要求高集成化的情况下，作为各小部分的电容部分的电容器C的平面面积必须缩小。要使存储单元正常工作，例如为了确保对由DRAM（数字记录和测量系统）的陶瓷封装发射的α射线产生的软误差的抵制性，电容器C中就必须蓄积约200fc（毫微微库仑）的电量。根据该电量，取电源电压为5伏，若用Cs表示电容器C的源极和地之间的电容，则
Cs≥40fF（毫微微法拉）
在电介质膜31通常为Si氧化膜的情况下，根据Si氧化膜的可靠性，已知可加在电介质膜31上的电场E的大小为E＜5MV/cm，因此在采用施加电源电压的一半大小的方法时，能妥善地作电介质膜使用的Si氧化膜的厚度可取50 
。由于Si氧化膜的电容率εr为3.7，为了实现Cs≥40fF，必须确保电容器C的平面面积在6μm2以上。这样一来，含有大面积的电容器C的存储单元，与上述近年来对高集成化的要求不相适应。这里以呈积层结构的电容器C为例，如图11所示，形状向上或向下凸起，电容器C的投影面积不增大，使其表面积增加，就能确保必要的电容。
本发明的目的是提供一种比以往更适应于高集成化的半导体装置。
本发明的另一个目的是提供一种其可靠性比以往的更高的半导体装置。
本发明的再一个目的是提供一种半导体装置的制造方法，这种方法能以高成品率制造出具有比以往更高的集成化和更高的可靠性的半导体装置。
本发明的再一个目的是提供一种具有如下特征的半导体装置，即该半导体装置含有在半导体衬底上形成的Al区域、在该Al区域表面上形成的Al氧化膜、以及由与该Al氧化膜相隔、并与上述Al区域相对的电极构成的电容器。
本发明的再一个目的是提供一种下述的半导体装置的制造方法，即含有用来蓄积电荷的电容器的半导体装置的制造方法，其特征为：该方法包括采用CDV法，利用烷基铝氢化物气体和氢，使铝或以铝为主要成分的金属堆积，形成构成上述电容器电极的一侧的程序，以及在上述电极的一侧表面上形成氧化膜的程序。
在本发明中，作为下层金属层是在半导体衬底上有选择地堆积Al或Al合金而成，因此能以良好的成品率形成绝缘强度高、可靠性也高的Al-绝缘膜-Al结构的静电电容元件。另外静电电容元件的两个电极是使用铝电极，因此MOS电容器与Pn结电容器相比较，它能使扩散电阻和结电容不产生影响，由于能减小寄生元件的影响，所以电容的频率特性得到了改善。
再者，由于本发明形成的Al电极表面非常平坦，所以与以往相比，能使绝缘层减薄，每单位面积的静电电容增大。
本发明的再一个目的，是提供这样一种半导体装置，该装置的特征是它含有在半导体衬底上形成的纵向长的Al区域，和将电介质层夹在中间而与该Al区域相对的电极构成的电容器。
在本发明中，因使在半导体衬底上形成的一个电极取纵向长的结构，最终形成纵向结构的电容器，因此能用简单的程序实现含有容量大且尺寸小的耐久性好的电容器的半导体装置。
另外，在电容器的电极形成时，可通过良好地选择，堆积优质的电极材料而形成成品率高、占有面积小的电容器。
本发明还有一个目的，就是为了解决上述的技术课题，而提供一种半导体装置及其制造方法，该半导体装置含有其结构能达到更高的集成化和微细化的电容器。
本发明的再一个目的是提供这样一种半导体装置，该半导体装置的特征是它所含有的电容元件有两个电极，其第1电极有在导电性的基底表面上的绝缘膜上形成的使基底表面露出的开孔内的基底表面上形成的下层部分和从该下层部分沿上述基底表面方向延伸出来的上层部分，其第2电极将该第1电极表面上的电介质膜夹在中间。上述第1电极含有金属Al，或者含有Si、Ti和Cu中的至少一种原子的Al合金等的任何一种导电材料都可以。另外，上述电介质膜也可以是Al2O3。上述电介质膜与上述两电极中的至少一个电极之间有电介质层即可。
本发明的上述结构，可以采用这样一种制造方法来制造，其特征是包括下述的程序：在导电性的基底表面上的绝缘膜上形成的使基底表面露出的开孔内的基底表面上有选择地堆积导电材料，形成下层部分之后，从该下层部分的上部沿上述基底表面方向有选择地堆积导电材料，形成上层部分，从而形成含有该上层部分和下层部分的第1电极的程序;在上述绝缘膜中，在上述第1电极上层部分的下侧，除去围绕下层部分的绝缘膜，使上述上层部分的下面和上述下层部分的表面露出来的程序;在该露出来的第1电极的表面上形成电介质膜的程序;以及在该电介质膜上形成由导电材料构成的第2电极的程序。这里，形成上述第1电极的程序可以采用CVD法，利用烷基铝氢化物的气体和氢来进行。这时，上述的烷基铝氢化物也可用二甲基铝氢化物代替。再者，上述的电介质膜采用氧化铝膜即可。还可以再度包括在上述电介质膜上形成电介质层的程序。
在本发明中，因第1电极有导电性的基底表面上的下层部分，和从该下层部分沿基底表面方向延伸出来的上层部分，所以对上层部分的基底表面的投影面积比下层部分的投影面积大，故可增大电容元件整体表面积和容量。如上所述，由于第1电极取两层结构，所以位于上层部分的伸出部分下侧的基底表面上的区间可作为其它元件的区间，有效地加以利用，从而能大幅度地提高集成度。
另外，在本发明中，因使用新的CVD法的金属堆积技术形成第1电极，所以能从在开孔内的基底表面上有选择地堆集导电材料形成的下层部分的上表面开始，使具有由下层部分的表面方位和基底表面方位决定的小平面的下层部分的结晶生长，形成沿基底表面方向延伸出来的上层部分。
下面对附图作一简单说明。
图1是以往的MOS型电容器模式的剖面图。
图2是图1所示电容器的等效电路图。
图3是以往的Pn结型电容器模式的剖面图。
图4是图3所示电容器的等效电路图。
图5是以往的另一种类型的电容器模式的剖面图。
图6是以往的存储单元电路图。
图7～图9分别是以往的半导体存储器单元模式的剖面图。
图10是以往的存储单元的等效电路图。
图11是以往的另一种半导体存储器模式的剖面图。
图12是表示根据本发明的一个实施例形成的电容器模式的剖面图。
图13是表示根据本发明的另一个实施例形成的电容器模式的剖面图。
图14是表示根据本发明的一个实施例形成的DRAM电路图。
图15是表示根据本发明的一个实施例形成的光传感电路图。
图16是表示根据本发明的一个实施例形成的运算放大器电路图。
图17是表示根据本发明的一个实施例形成的比较仪电路图。
图18A、18B是用来说明根据本发明的一个实施例形成的半导体存储器的模式图。
图19是根据本发明的一个实施例形成的半导体存储器模式的剖面图。
图20是用来说明根据本发明的一个实施例形成的半导体存储器制造程序的模式图。
图21是表示根据本发明的一个实施例形成的另一种电路。
图22是根据本发明的一个实施例形成的半导体电路装置模式的剖面图。
图23是根据本发明的一个实施例形成的另一个半导体电路装置模式的剖面图。
图24是用来说明根据本发明的一个实施例形成的半导体存储器的模式图。
图25、26、27是用来说明根据本发明的实施例形成的半导体存储器制造程序的模式图。
图28、29是表示在根据本发明形成的半导体装置中形成配线层而实施适当的成膜方法时使用的成膜装置之一例的模式图。
图30是图28、29所示装置的平面结构示意图。
图31是用箭头表示图30中的基体移动顺序的简略结构图。
图32A至图32D是用来说明在根据本发明形成的半导体装置中形成配线层所采用的适当的成膜方法的模式图。
下面参照附图说明本发明的实施例，但本发明不限于这些实施例，各实施例的主要技术可以进行组合，或将设计做种种变更。
实施例1：
下面参照附图详细说明本发明的实施例1。
图12是表示本发明的较好的实施形态例的模式剖面图。
在半导体衬底1的表面上形成的绝缘膜2的给定位置，将膜除掉，再在半导体衬底的特定区域形成金属层3，作为下部电极，而在该金属层3的表面上形成第1电介质膜4，然后使第2电介质层5介于中间，在上面设置第2金属层6，作为上部电极，这样就构成了电容器。
本发明的下部电极金属层表面非常平坦，在其表面上形成一层极薄的电介质。这样的金属层可以用后面讲述的新的CVD法形成。该电极至少有一个是铝，或者是Al-Si、Al-Ti，Al-CuAl-Si-Ti，Al-Si-Cu等以Al为主要成分的金属。特别是如果用单晶Al来制作就更好。另外，下层半导体区域可以是n型，也可是p型，而将例如TiN这样的势垒金属膜夹在中间也可以，但如果采用后面讲述的新的CVD法（称为Al-CVD法），因所堆积的膜的质量极好，不一定需要势垒金属。
而且由于其表面质量好，因此能在表面上形成很薄的电介质膜，还能使电容增大。如果用使电极氧化的方法获得该电介质膜，则能使膜薄而密实，因此能使电容器的电容进一步增大。
作为第2电介质层，可以任意采用介电常数大的氧化物、氮化物等。再者，也可以省去第2电介质层，用单一的电介质构成静电电容元件。
还可以在上部电极的金属层上形成层间绝缘膜，并开设通到上部电极的开孔，将金属堆积在该开孔中，并与设置在层间绝缘膜上的配线结构连接起来，形成多层配线。
于是具有图12所示结构的电容元件的半导体装置就制作好了。
在露出的Si单晶衬底1的（100）面上利用DMAH（二甲基铝氢化物）和氢的CVD法，有选择地堆积铝。基体温度取290℃。这时，面方位（111）上的Al单晶3生长。该表面极其平坦。利用RIE（反应性离子蚀刻）法，将Al单晶加工成所要求的形状，用CVD法堆积SiO2膜2，使其厚度达到8000 
。然后利用光致抗蚀剂形成图案和RIE法，对SiO2膜进行蚀刻，在Al单晶上相当于电容的部位设置开孔部分。然后，将整个晶片浸渍在H2O2∶H2O＝1∶1的溶液中，在露出的Al单晶3的表面上形成厚约15 
的Al2O3膜4。再者，在至此的程序中，首先在Si衬底1上形成SiO2膜2，其其给定的位置设置到达Si衬底1的表面的开口部分，在露出的Si衬底1的表面上有选择地堆积Al，还可以在其表面上形成Al2O3膜3。然后将衬底加热到约350℃，利用使用NH3和SiH4的CVD法，堆积成厚约100 
的氮化硅膜5。再用通常的CVD法，在氮化硅膜5及SiO2膜2上堆积上层Al，形成图案，形成上部电极。上层Al膜不一定必须采用CVD法，但与利用溅射之类的高能量进行的堆积相比，利用CVD法更好，对薄的电介质膜的损伤小。使Al2O3膜形成所要求的厚度，也可以省去氮化硅膜。
这样一来，将根据本发明制作的静电电容元件的制作成品率和有无凸出，与用以往的磁控溅射法（衬底温度250℃，Ar（氩）压力为6米乇）形成下部电极Al的电容元件进行比较，示于表1。取上部Al电极形成后的合金化处理温度作为参数，表中所示之值是根据20个制作例取得的。
表1
金金化处理 成品率（%） 凸出
本 无 100 未发现
发 400℃，30分钟 300 同上
明 450℃，30分钟 95 同上
以 无 95 有
往 400℃，30分钟 30 多数有
方 450℃，30分钟 20 同上
法
如表1所示，如果采用本发明，则Al电极表面不产生凸出部分，可高成品率制作静电电容元件。再者，如果采用本发明，Al电极表面极其平坦，可形成极薄的电介质膜，故能实现含有体积小且容量大的静电电容元件的半导体装置。以往的DRAM的结构为多晶Si-SiO2/Si3N4/SiO2-多晶Si，所形成的绝缘层的厚度，以SiO2换算，约为100 ，SiO2与Al2O3的电容率分别为3.9，10.0，如果采用本发明，膜厚相同时，能使蓄积容量的占有面积缩小到以往的40%，可大幅度减小基片尺寸。
实施例2：
图13示出了根据本发明的实施例2制作的静电电容元件的另一种结构。本发例元结构中有采用上述的CVD法，利用DMAH和氢在半导体衬底11上堆积的第1Al电极12、电介质层13、有用溅射法等非选择性堆积的第2Al电极14、电介质层，以及用溅射法等非选择性堆积的第3Al电极16、绝缘膜17及层间绝缘膜18。由第1电极12、电介质层13和第2电极14形成第1静电电容元件，由第2电极14、电介质层15及第3电极16形成第2静电电容元件。电介质层13和15可以是单层的Al2O3，也可以是氮化硅等与其它电介质层构成的多层结构。
这样，能在半导体衬底上重叠形成两个电容元件，所以可减小基片面积。还有，如果将第1电极12与第3电极16连接起来，便将第1电极12-第2电极14之间的电容与第2电极14-第3电极16之间的电容并联起来了，可用同样的面积得到更大的电容。另外如果增加电容元件的层数，还能进一步增大电容。再者，如果在图1所示的MOS电容器的上部电极上形成第1电极12，且与下部的MOS电容器并联，则能获得更大的电容。
如果采用本实施例，则能以相同的面积，得到大的存贮电容，所以例如应用于取样保持电路中的电容器等时，读出时的传输效率可接近1.0，另外，应用该取样保持电路的传感器，可提高该传感器的灵敏度。
实施例3：
图14示出了根据本发明制造的半导体装置的等效电路。该装置是DRAM的存储元件之一例，在半导体衬底上形成读出/写入用的n型MOS晶体三极管521及图12或图13所示结构的存贮电荷用的静电电容元件522，然后配置位线523和代码线524。
为了提高DRAM的集成度，必须确保小面积上达数10PF的电容，而且要形成电容部分的电介质层的可靠性高的电荷存贮元件。如前面所述，如果采用本发明，可以实现能满足这种条件的电容元件因此能提高DRAM的集成度。
实施例4：
图15示出了在作为能适用本发明的控制极区域用的基极区域上存贮载流子，并从射极输出器电路读出信号的这种类型的光电转换元件之一例的电路图。本实施例是这样一种装置，即在半导体衬底上形成npn型光电晶体三极管531，根据需要，在控制极上附加了一个电容532，还形成用来使基极电位固定的复位用P型MOS晶体三极管533，将发射极与给定的标准电源连接，在基极和发射极之间加一正偏压，还形成用来消除已存贮的载流子的发射极复位用n型MOS晶体三极管534、读出用n型MOS晶体管535和537图12或图13所示结构的存贮电容536及负载电容538。其基本结构在欧洲公开专利公报0132076及与其对应的美国专利4791469上已发表。
通常存贮电容536的面积占形成光电转换元件的单晶半导体衬底面积的10～25%。因此由于本发明的应用，使存贮电容做到了小型化，与以往相比，光电转换元件的基片面积减小了5～20%。
实施例5：
图16示出了能适用本发明的运算放大器之一例的电路图。该运算放大器是在同一个半导体衬底上形成输入放大器541、放大段放大器542、输出段放大器543及图12或图13所示结构的相位补偿电容器544。
通常在运算放大器中，相位补偿电容器544是加在有输入输出转换关系的放大段的输入输出之间。该相位补偿电容器的主要用途是通过使超过放大段频率特性的频率成分旁路，来使电路工作稳定。但是，正如已说过的那样，使用由以往的技术制作的频率特性不好的电容器时，相位补偿电容器的效果不能充分达到。与此相对应，如果采用本发明的话，由于能使用频率特性好的电容器，所以能使相位补偿的效果充分发挥，而使电路工作稳定。
实施例6：
图17示出了能适用本发明的比较仪电路之一例。本实施例中的比较仪含有放大器551、552和553、图12或图13所示结构的电容器554和555、以及开关SW1～SW4。
首先简要地说明一下比较仪的工作情况。开关SW1、SW3、SW4处于接通状态，而SW2处于断开状态时，由输入电压V1和放大器551的偏置电压给电容器554充电，由放大器551的输出电压和放大器552的偏置电压给电容器555充电。然后使开关SW1、SW3、SW4断开，而使SW2接通，使充电电压V1与输入电压V2进行比较。
这里，电容器555及放大器552、553是为了增加比较仪的增益而使用的，可根据所需要的增益来决定各元件。
在以往的MOS电容器等的情况下，如前面所述，形成电容器554、555时，在放大器的输入端容易产生寄生电容，因此当开关SW3及SW4断开时，电容器的一端处于高阻抗状态，则由于电容器554、555及各电容器的寄生电容的作用，使电容隔开，增大了比较仪的偏置电压，这是它的一个缺点。
再者，在以往的电容器情况下，由于存在与电容器串联的寄生电阻，所以有充电速度受到限制的缺点。与此相对应，如果采用本发明，由于可使寄生电容和寄生电阻非常小，所以与以往的相比，能制成偏置小、速度快的比较仪。
如上所述，本发明的实施例1至6，采用新的CVD法，在半导体衬底上有选择地堆积表面极其平坦的金属、例如Al，作为静电电容元件的电极。
作为电介质层的Al2O3是在单晶Al上形成的，所以是一种极其致密的膜。从而能制成气孔少、耐压强度分布好的电容元件。再者，利用本发明，可在半导体元件上形成若干个重叠的电容器，因此能高密度地制作半导体集成电路。
还有，应用本发明，可以提高光电转换元件的转换效率，改善比较仪电路的频率特性等，能改善各种半导体装置的特性。
实施例7：
下面说明适合本发明的实施形态例。
图18（a）是根据本发明的实施例7制成的半导体装置的部分模式剖面图。
在半导体衬底601的主面上，形成控制极绝缘膜602，在其周围形成厚的区界绝缘膜603，画定半导体元件区域。在该半导体元件区域内，形成漏极和源极区域605，在它们之间，将控制极绝缘膜602夹在中间，设置控制极604。在控制极绝缘膜606及区界绝缘膜603等半导体区域表面上的绝缘膜上形成开孔，在由该开孔露出的半导体区域表面上设置用来构成电容器的下层电极607，在它上面将电介质膜608夹在中间来设置上部电极609，构成电容器。
这里最有特征的结构是下层电极607呈纵向长的结构，如图18（b）所示。如果采用这样的结构，电容器沿半导体衬底表面占有的面积小，而电容却能很大。
作为纵向长的一种结构，相对于与下部半导体区域的接合面交叉方向的长度只要长也可以，其中包括圆柱、方柱、圆锥、棱锥等形状。最好是长方体形状，因为容易设计。如果是长方体形状，在与下部半导体区域的接合面上的短边长度设为W时，设计其高度H满足H＞W的关系即可。
这里，H与W之比，或接合面的长边L（≥W），应根据电容器的电容大小，进行适当的选择加以设计，H与W的大小关系只要满足上式，就能减小电容器占有的面积。
对以往的技术来说，例如用导电材料将形状比大的接触孔完全填满的技术是困难的。
由于这一原因，甚至不可能使接触部分纵向长，所以就更不能考虑采用使电容器的一个电极满足上述关系的结构了。
本发明因采用后面所述新的CVD法，所以能在有非常好的选择性的基础上堆积优质金属，这是已经看到的事实。
再者，经过反复研究、审查的结果，已判明其生长是沿纵向延伸的，所以可以改变主意。
根据本发明形成的电容器电极的结构，即便是长方体，如图18（a）所示，蚀刻部分也包含有一定的锥度。
作为这种电极，最好是使用Al，或Al-Si、Al-Ti、Al-Cu、Al-Si-Ti、Al-Si-Cu等以Al为主要成分的金属，也可以使用W、Mo、Cu等。特别是使用单晶Al就更更好了。
另外，作为下部半导体区域，n型、P型都可以，也还可以将像TiN这样的势垒金属膜夹在中间，但若采用后面所述的新的CVD法，因所堆积的膜的质量极好，不需要垫垒金属膜。
而且其表面性质也好，可使电介质膜很薄，从而能增大电容。作为该电介质膜，如果是用电极氧化法获得的，就会更薄，而且可将膜制作得很致密，可使电容器的电容更大。
说明一下在本发明的电极形式的情况下适合使用的CVD法。在以下的说明中，虽然提出了半导体元件与上部配线接触良好，且形成平坦的上部配线的例，但其旨意是说明怎样才能使选择性好、质量好的膜形成纵向长的形状，以形状比大的接触孔内的埋入方法为核心，因在有接触孔的绝缘膜上堆积的膜选择性好，所以能形成上述那样的电极。
当然按下面说明的方法，在图18（a）所示的结构上，将绝缘膜夹在中间，形成多层配线，即使这样，也能获得良好的制品。
实施例8：
图19示出了根据本发明的实施例8形成的存储单元模式的剖面。图19是与图6所示电路相对应的存储单元电路结构。在P型衬底611的表面上形成控制极氧化膜612，区界氧化膜613，设置多晶硅控制极614、n型漏极区域615及源极区域616，用氧化膜617覆盖多晶硅控制极614。在漏极区域615上面的氧化膜上开设一个接触孔，利用上述的选择堆积法，在漏极上堆积Al单晶618，与氧化膜（Al2O3）619及多晶硅620一起构成电容器。在层间绝缘膜620的源极区域616的上部设一开口，并设置Al电极622。Al电极622最好也用选择堆积法来形成。如果采用Al-CVD法，其表面就不会形成如图所示的凹凸，能使配线平坦。在多晶硅控制极614上开通孔，用选择堆积法往孔内填充Al，在层间绝缘膜上采用非选择性的堆积形成配线，也可以同多晶硅控制极连接起来。
下面参照图20，说明本实施例的制造方法。
如图20（a）所示，首先在P型衬底611上形成控制极氧化膜612和区界氧化膜613。然后用CVD法堆积多晶硅，形成图案重迭，再形成多晶硅控制极614（图20（b））。用离子注入法等形成n型漏极615、源极616，在多晶硅控制极614的表面上形成氧化膜617，制成n型MOS结构（图20（c））。至此为止的工序与以往的方法相同。将漏极615上部的氧化膜612除去，形成接触孔（图20（d））。此后，采用利用Al（CH3）2H和H2的CVD法，在漏极上有选择地堆积厚1μm的A1618（图20（e））。该堆积是自行调整的，所堆积的Al是单晶体，其上表面和侧表面极其平坦。其次，通过热氧化或阳极氧化，使Al单晶618的表面氧化，形成Al2O3膜619（图20（f））因该氧化膜619是将单晶Al氧化而成的，因此很薄，而且极其致密。阳极氧化膜特别致密。然后用CVD法形成多晶硅层620，作为电容器的相对电极（图20（g））。此后，形成层间绝缘膜621，在源极上开设接触孔，用溅射法堆积作为源极电极622用的Al（图20（h））。
这样制作出来的存储单元的电容器，元件表面积相当于漏极区域的大小或比它更小的小面积，适合于高集成化。电容器的面积，即包括Al单晶侧面的氧化膜的全面积非常大，而且氧化膜薄而致密。再者，Al2O3的介电常数很大，约为SiO2的介电常数的2.5倍，所以能构成电容大的电容器。再者，本发明能适用于P型MOSFET（金属-氧化物-半导体场效应晶体管），更不用说不是在漏极侧、而能在源极侧构成电容器。
实施例9：
图21示出了能应用本发明的另一种电路。该电路是用来作取样保持电路或电容开关电路用的，电容器被连接在两个MOSFET的共用漏极区域。图22和图23分别是表示用来实现图21所示电路的元件结构模式的剖面图。图22所示元件，是用选择生长法自行调整，在共有漏极615、而分别有多晶硅控制极614A、614B源极616A、616B、以及源极电极622A、622B的两个n型MOSFET的漏极上堆积Al单晶618，与图19一样，构成电容器。图23所示元件，是将漏极615上两个地方的氧化膜除去，形成两个接触孔，在漏极上的两个地方，用选择生长法自行调整地堆积Al单晶618A、618B，再使其表面氧化，形成Al2O3膜619A、619B之后，用CVD理形成多晶硅620，构成电容器，使电容更大了。图22及图23所示的元件，无论哪一个都有其电容大、且元件表面积小的电容器，具有与实施例7同样的效果。
再者，本发明不限于上述的电路，而能适用于含有实施例3-6那样的电容器的半导体装置。也就是说，可根据电路设计的需要，在半导体基体上所要求的位置，有选择地且自行调整地堆积Al，使其表面氧化，构成电容器。
如上所述，如果采用本发明的实施例7～9，既可以增大电容器的电容，又可以减小元件的尺寸，从而可使半导体装置高集成化和工作高速化。而且，如果采用本发明，半导体装置的制作工序还可以简化。
实施例10：
下面参照附图，详细地说明本发明的一个实施例。
图24是表示本发明的半导体装置一实施例的模式剖面图。在作为导电性基底面方位（100）的半导体衬底701表面上，形成SiO2等层间绝缘膜702。在该绝缘膜702上，形成元件隔离区域721。在由该元件隔离区域721间隔开的位置处的半导体衬底701的表面上，形成用来形成MOS晶体三极管的控制极氧化膜722，并在它上面形成多晶硅电极703。
在该绝缘膜702的元件隔离区域721和多晶硅电极703之间，形成使半导体衬底701的n型表面层711露出来的开孔702A。在该开孔702A内部及开孔702A的上部，形成从绝缘膜702的表面突出出来的作为第1电极的金属层704。该金属层704由下述两个部分构成，即由从开孔702A内的半导体衬底701表面算起的高为l的大致呈柱形的下层部分741，以及有位于该下层部分741的上表面上，且从下层部分741的侧表面算起沿半导体衬底701表面方向延伸的长度为a的底部、从下层部分741的上表面算起的高为h的截头锥体状的上层部分742构成。该金属层704是面方位为（111）的Al单晶，最好是用后面所述的新的CVD法形成。如果采用该CVD法，就能切实地控制金属层704的下层部分741的高度l、上层部分742的底部长度a及高度h。下层部分741具有取决于半导体衬底701的面方位（100）的小平面（面方位为（111））生长，上层部分742加于半导体衬底1的面方位上具有取决于下层部分741的面方位的小平面生长。这样，用Si（100）衬底生长Al（111）晶体，则使得上表面平坦，集成化好。要增大金属层704的表面积时，在考虑了上层部分742的底部的机械强度，以及与其它元件的相对位置关系等之后，使底部生长，将长度a增大即可。
为了容易了解Al电极741的结构，图24中除去了决定l及h的绝缘层。能用于金属层704作电极用的材料有Al、或Al-Si、Al-Ti、Al-Cu、Al-Si-Cu及Al-Si-Ti等以Al为主要成分的Al合金。特别是使用单晶Al时，表面质量好的特点就更加显著。
这样，在表面质量好的金属层704的表面上，在从绝缘层702露出来的部分上，依次堆积形成例如Al2O3等电介质膜751，以及例如Ta2O5等电介质层752。在这些电介质膜751、电介质层752及绝缘层702上，形成具有给定厚度的用作第2电极的金属层706。由第1电极704、第2电极706、电介质膜751及电介质层752构成电容元件。
上述的金属层704，不管哪个部分，其表面质量都很好，所以能使在表面上形成的电介质膜很薄，而且由于表面积大，所以能增大电介质膜的电容，作为这种电介质膜，如果是用电极氧化的方法获得的，那就更好了。形成金属层的材料如果是Al的话，将其氧化获得的电介质层是Al2O3，它的电容率为10.0，比SiO2的还大，所以能使电介质层的电容更大。
另外，如果堆积电容率为22的Ta2O5膜作为电介质层，则可使电容进一步增大。
其次，参照图25～图27，说明图24所示的本发明的半导体装置制造方法之一例。
在面方位为（100）的P型半导体衬底701的表面上，附着SiO2和Si3N4膜，采用光刻方法只将预定形成晶体三极管部分的Si3N4膜保留下来。再以光致抗蚀剂作掩模，打入B（硼）离子，此后进行湿式氧化，在半导体衬底701上没有Si3N4膜的部分形成元件隔离区域721。然后将Si3N4膜及SiO2膜除去后，通过干式氧化或HCl氧化，形成控制极氧化膜722。向该控制极氧化膜722打入硼离子后，进行SiH4气的热分解等，堆积多晶硅电极703。此后，利用光刻和CF4气等干式腐蚀加工多晶硅电极703。然后，以该多晶硅电极703作为掩模，打入As（砷）离子后，用CVD法形成作为层间绝缘膜723的含P（磷）的SiO2膜（PSG）、n型层711、以及Si3N4膜724（参见图25）。
随后，用CVD法在Si3N4膜724上再堆积SiO2膜725后，用抗蚀图和反应堆离子蚀刻（RIE）方法，形成一个开孔702A，使n型层711的表面露出来（参见图26）。
其次，用后面所述的新的CVD法，从开孔702A中的n型层711的表面开始，有选择地堆积例如Al等导电材料。在该Al膜的上面超过开孔702A的上边缘的地方，提高Al源气的分压及衬底温度，沿半导体衬底701的表面方向也进行堆积，形成金属层704（参见图27）。
接着，有选择地将位于金属层704的上层部分742的底部的下侧、且位于下层部分741旁侧附近的SiO2膜725除去，使金属层704露出来。
其次，通过金属层704的表面氧化，形成Al2O3等电介质膜751。作为氧化方法也可以采用灯光加热缓冷的方法。然后，将衬底701加热到所定温度后，通过使用NH3气和SiH4气的减压CVD法，堆积Si3N4等电介质层752。接着，采用通常的被覆性好的CVD法，在电介质层752上堆积例如Al，制作图案形成金属层706。该金属层706也可以作成用能在低温下堆积的偏压溅射法形成的多晶硅。
其次，如上所述，用上述的溅射法，在选择堆积了Al的基体上，非选择性地堆积Al，形成图案。
结果，由溅射法形成的Al膜和开孔内选择堆积的Al膜，由于开孔内的Al膜的表面质量好，所以两者之间无论就电气性能，还是机械性能来说，都处于耐久性好的接触状态。
已制成如图24所示结构的电容元件存储单元。如图25所示，首先在面方位为（100）的P型半导体衬底1上的绝缘膜2上形成元件隔离区域702。
此后，为了形成MOS晶体三极管，而形成控制极氧化膜732在它上面再形成多晶硅电极703。如图25所示，作为层间绝缘膜在形成SiO2膜723之后，形成n型层711，用CVD法堆积Si3N4膜724。此后，用CVD法再堆积SiO2膜725，通过抗蚀剂图案形成和反应性离子蚀刻（RIE）开孔，使n型层711的表面露出来（参见图26）。
图24中的柱高l相当于开孔部分的深度，在本实施例中为1.1.0μm。
其次，用上述的选择CVD法进行堆积，当Al膜的上部超过开口的上端之后，既堆积Al柱中心，又沿水平方向堆积，如图27所示，堆积成一个梯形柱，其底部末端到开口部分的距离a为0.5μm。这时梯形的高度h为0.4μm。其次，有选择地除去SiO2膜725，使Al单晶露出来。随后将晶片浸渍在H2O2∶H2O＝1∶1的溶液中，使其在露出来的Al单晶704的表面上形成厚为15 
的Al2O3膜751。然后将衬底加热到350℃通过使用NH2气和SiH4气的减压CVD法，堆积Si3N4膜752约100 。再用普通的CVD法堆积上层Al形成图案，从而形成上部电极706。
如此制作出来的本发明的电容元件，对于半导体底1上的电容元件所占据的投影面积1.96μm2，其表面积达4.42μm2，相对于平面型的存储单元来说，其电容增加2倍以上。另外，因采用了Al2O3+Si3N4膜作为电介质层，所以容量增加了40%
如上所述，如果采用本发明，因第1电极具有导电性的基底表面上的下层部分和从该下层部分开始沿基底表面方向延伸出来的上层部分，所以可使上层部分对基底表面的投影面积比下层部分的投影面积大，因此能增大电容元件整体表面积和电容。如上所述，由于将第1电极作成两层结构，位于上层部分的伸出部分下侧的基底表面上的区间，可有效地用作其它元件的区间，所以能大幅度地提高集成度。
另外，如果采用本发明，因是利用新的CVD法进行的金属堆积技术来形成第1电极，所以能从在开孔内的基底表面上有选择地堆积导电材料形成的下层部分的上表面开始，使具有由下层部分的表面方位和基底表面方位决定的小平面的下层部分的结晶生长，形成沿基底表面方向延伸出来的上层部分。
适合于本发明的成膜方法，是用烷基铝氢化物的气体和氢气，通过在能供给电子的基体上进行表面反应而形成堆积膜的方法（以下简称Al-CVD法）。
特别是如果用单甲基铝氢化物（MMAH）或二甲基铝氢化物（DMAH）作为气体原料，用氢气作为反应气体，再对这些混合气态下面的基体表面进行加热，可以堆积出优质铝膜。这里，在进行Al选择性堆积时，通过直接加热或间接加热的方法，使基体表面温度最好保持在烷基铝氢化物的分解温度以上，而小于450℃，如果使温度保持在260℃以上，440℃以下就更好了。
将基体温度加热到上述温度范围内的方法，当然有直接加热和间接加热的方法，特别是当直接加热而使基体保持上述温度时，能通过高速堆积而形成优质铝膜。例如，使Al膜形成时的基体表面温度保持在260℃～440℃这一较好的温度范围时，能以比用电阻加热时的300A～5000A/分钟更高的堆积速度，获得优质膜。作为这种直接加热（将加热装置的能量直接传递给基体，对基体本身加热）的方法，例如可举出用碘钨灯、氙灯等灯光加热的方法。而作为间接加热的方法有电阻加热，可将发热体等设置在基体支承部件上，支承部件配置在形成堆积膜用的空间。
通过这种方法，如果在同时存在电子供给性表面部分和非电子供给表面部分的基体上，应用CVD法，那么只在电子供给性的基体表面部分，在良好的选择性基础上形成Al单晶。这种Al用作电极或配线材料，所要求的一切特性都将是优良的。即降低凸起（ヒルロツク）的发生几率，以及降低合金刺（ ロイスベィク）的发生几率。
这是由于在由作为电子供给性表面的半导体或导体构成的表面上，能有选择性地形成优质Al，而且这种Al的结晶性好，所以几乎没有与基底硅等的共晶反应所生成的合金刺，可认为是极少极少的。而且用来作半导体装置的电极时，所获得的效果超越了以往所认识的Al电极的概念，是以往的技术所预想不到的。
以上说明的虽然是在将电子供给性表面（例如在绝缘膜上形成的半导体基体表面）露出来的开孔内堆积的Al为单晶结构，但采用这种Al-CVD法，也可以有选择性地堆积如下所述的以Al为主要成分的金属膜，且显示出这种膜具有优良的特性。
例如，还可在烷基铝氢化物的气体和氢气加进SiH4、Si2H6、Si3H6、Si（CH3）4、SiCl4、SiH2Cl2、SiHCl3、等的含Si原子的气体，或者加进TiCl4、TiBr4、Ti（CH3）4等含Ti原子的气体，或者加进二乙酰丙酮合铜Cu（CHO）、ビスジビバロイルソタナィト铜Cu（C11H19O2）2、二六氟乙酰丙酮合铜Cu（C5H7O2）等的含Cu原子的气体，并适当地将这些气体加以组合导入，作为气体介质，选择性地堆积例如Al-Si、Al-Ti、Al-Cu、Al-Si-Ti、Al-Si-Cu等的导电材料，形成电极。
另外，上述的Al-CVD法是一种选择性好的成膜方法，而且所堆积的膜的表面性好，在下一步的堆积工序中，使用非选择性的成膜方法，再在上述选择堆积的Al膜或作为绝缘膜的SiO2等上面形成Al或以Al为主要成分的金属膜，作为半导体装置的配线，能获得适用性广的合适的金属膜。
具体地说，这种金属膜如下，即选择堆积的Al、Al-Si、Al-Ti、Al-Cu、Al-Si-Ti、Al-Si-Cu与非选择性堆积的Al、Al-Si、Al-Ti、Al-Cu、Al-Si-Ti、Al-Si-Cu的组合等。
作为非选择堆积的成膜方法，有除上述Al-CVD法以外的CVD法或溅射法等。
下面说明适合于形成本发明中的电极的成膜装置。
图28至图30所示，是适合于采用上述成膜方法的连续形成金属膜的装置的模式图。
这种连续形成金属膜的装置，如图28所示，它是由在利用闸阀310a～310f互相与外界隔断的情况下能连通的负载定位（ロ-ドロツク）室311、作为第1成膜室的CVD反应室312、Rf蚀刻室313、作为第2成膜室的溅射室314及负载定位室315构成的。各室可分别通过排气系统316a-316e进行放气体减压。这里，上述负载定位室311是为了提高生产率，在将堆积处理前的基体周围的气体介质排放后换成H2作为气体介质用的一个室。下一个CVD反应室312用来基本上在常压或减压状态下，通过上述的Al-CVD法，进行选择性堆积，室内设有基体托架318，该托架318带有发热电阻317，可用来将应成膜的基体表面至少加热到200℃～450℃的范围内，并通过CVD用的气体原料导入管线319，将在扩散剂319-1中利用氢气使之起泡气化了的烷基铝氢化物等气体原料导入室内，另外，由气体管线319′导入作为反应气体用的氢气。接着是Rf蚀刻室313，它是用来在Ar气环境下对选择堆积后的基体表面进行清洗（腐蚀）的一个室，内部设有至少能在100℃～250℃范围内加热基体的基体托架320，以及Rf蚀刻用的电极系统321，并且与Ar气供给管线322相连接，接下来是溅射室314，在该室中，在Ar气体环境下，通过溅射，在基体表面上非选择性地堆积金属膜，室内设有至少能在200℃～250℃范围内进行加热的基体托架322，以及装有溅射对阴极材料324a的对阴极324，同时还与Ar气供给管线325相连接。最后一个负载定位室315是将堆积完金属膜以后的基体取出进入大气之前的调整室，将气体介质换成N2。
图29所示是适合于采用上述成膜方法的连续形成金属膜的装置的另一种结构实例图。与前面的图28相同的部分，用同一个符号表示。图29所示的装置与图28所示的装置不同之处是装有作为直接加热装置用的碘钨灯，能对基体表面直接加热，为此，在基体托架318上配置着能使基体保持悬浮状态的卡爪331。
由于这种结构，对基体表面进行直接加热，如上所述，能使堆积速度进一步提高。
实际上，上述结构的连续形成金属膜的装置如图30所示，将输送室326作为中继室，这种结构与前面所述的负载定位室311、CVD反应室312、Rf蚀刻室313、溅射室314及负载定位室315彼此连接起来的结构，在实质上是等效的。在这种结构中，负载定位室311同时用作负载定位室315。在上述输送室326中，如图所示，设有作为输送装置用的臂327，它能沿AA正反方向旋转，还能沿BB方向伸缩，利用该臂327，如图31中的箭头所示，可以使基体按照工序，从负载定位室311顺序到达CVD室312、Rf蚀刻室313、溅射室314及负载定位室315，而能不暴露在大气中连续地移动。
下面说明形成本发明中的电极及配线的成膜顺序。
图32是用来说明形成本发明中的电极及配线的成膜顺序的斜试模式图。
先做一个简略说明，制备一个在绝缘膜上形成开孔的半导体基体，将该基体置于衬膜室中，使其表面温度保持在例如260℃～450℃，使用烷基铝氢化物，采用DMAH气体和氢气的混合气氛下的热CVD法，在开孔内的半导体露出来的部分上有选择地堆积Al。不言而喻，如上所述，导入含有Si原子的气体，选择性地堆积Al-Si等的以Al为装有成分的金属膜即可。然后利用溅射法，在选择堆积好的Al及绝缘膜上，非选择性地形成Al或以Al为主要成分的金属膜。此后，使非选择性堆积的金属膜按照所要求的配线形状形成图案，即可形成电极及配线。
下面参照图29及图32进行具体的说明。首先准备基体。例如在单晶Si片上形成具有各种口径的开孔的绝缘膜，将这样的Si片作为基体，
图32（A）是表示该基体的一部分的模式图。图中401是作为传导性基体的单晶硅基体，402是作为绝缘膜（层）的热氧化硅膜。403及404是开孔（露出部分），其口径大小不相同。410是露出Si的槽底部分。
在基体上形成作为第1配线层的用作电极的Al膜的成膜顺序如下（以图32为例）。
首先，将上述基体置于负载定位室311。如上所述，将氢导入该负载定位室311，以氢作为气体介质。而且通过排气系统316b，将反应室312中的气体排出，使其室内气压大致为1×10-8乇。但反应室内的真空度即使比1×10-8乇差，Al也能成膜。
而且由气体管线319供给起了泡的DMAH气体。用H2作为DMAH管线中的气体载体。
第2气体管线319′用H2作为反应气体，使H2从该第2气体管线319′流出，调整图中未示出的单向阀的开度，将反应室312中的压力调节到规定值。这时具有典型性的压力约为1.5乇即可。从DMAH管线向反应室内导入DMAH。使总压力约为1.5乇，使DMAH分压约为5.0×10-3乇。此后，使碘钨灯通电，对晶片直接加热。这样一来便选择性地堆积Al。
经过给定的堆积时间，将DMAH供给端关闭。在此过程中，所谓堆积的Al膜的给定堆积时间，是指Si（单晶硅基体1）上的Al膜厚度达到与SiO2（热氧化硅膜2）的厚度相等时所需要的时间，可以先通过实验将此时间求出来。
这时通过直接加热，使基体表面温度达到约270℃。经过到此为止的工序，如图32（B）所示，在开孔中及槽中选择性地堆积了Al膜405。
以上称作在接触孔中形成电极的第1成膜工序。
继上述第1成膜工序之后，通过排气系统316b，使反应室312排气体，使其真空度达到5×10-3乇以下。同时，使Rf蚀刻室313排气体，并使其达到5×10-6乇以下。当确认两室都已达到上述的真空度之后，打揩闸阀310c，利用输送机构将基体从CVD反应室312移到Rf蚀刻室313，关闭闸阀310c。将基体输送到Rf蚀刻室313，通过排气系统316c使Rf蚀刻室排气，使其真空度达到10-6乇以下。此后，通过Rf蚀刻用氩供给管线322供给氩，使Rf蚀刻室313保持在10-1～10-3乇的氩气氛下。使Rf蚀刻用的基体托架320的温度保持在200℃左右，向Rf蚀刻用电极321供给100W的Rf功率约60秒，使Rf蚀刻室313内产生氩气放电。这样做的结果，基体表面被氩离子所腐蚀，可将CVD堆积膜上不需要的表面层除掉。在这种情况下，腐蚀深度与氧化物相当，约为100 
左右。再者，这里虽然在Rf蚀刻室中进行了CVD堆积膜的表面腐蚀，但因真空中输送的基体的CVD膜的表面层不含有大气中的氧气等，所以不一定要进行Rf蚀刻。在这种情况下，Rf蚀刻室313的机能是当CVD反应室312与溅射室314的温差太大时，用来作为在短时间内进行温度变化的温度变更室。
在Rf蚀刻室313中，Rf蚀刻终了后，使氩气停止流入，并将Rf蚀刻室313内的氩气排放掉。使Rf蚀刻室排气直至达到5×10-6乇为止，而且在使溅射室314排气，并达到5×10-6乇之后，打开闸阀310d。此后，用输送机构将基体从Rf蚀刻室313移到溅射室314，关闭闸阀310d。
从将基体输送到溅射室314时起，与Rf蚀刻室313一样，使溅射室314处于10-1～10-3乇的氩气气氛之下，将放置基体的基体托架323的温度设定在200～250℃。而且以5～10KW的直流功率使氩气放电，Al或Al-Si（Si∶0.5%）等对阴极材料被氩离子削减，从而Al或Al-Si等金属以10000 /分钟的堆积速度在基体上成膜。这一工序是非选择性堆积工序。这一工序称为形成与电极连接的配线的第2成膜工序。
在基体上形成5000 
左右的金属膜之后，停止氩气的流入，并停止施加直流功率。使负载定位室311排气，达到5×10-3乇之后，打开闸阀310e，移动基体。将闸阀310e关闭后，使N2气流入负载定位室311，使其压力达到大气压为止，打开闸阀310f，将基体从装置中取出来。
如果采用上面所述的第2Al膜堆积工序，如图32（c）所示，可在SiO2膜402上形成Al膜406。
而且，如图32（D）所示，使该Al膜406形成图案，便可获得所要求的形状。
下面根据实验结果来说明上述Al-CVD法的优点，而且看一下用这一方法在开孔中堆积的Al是一种怎样的优质膜。
首先对作为基体的n型单晶硅片的表面进行热氧化，形成8000 的SiO2，然后进行图案形成，形成边长从0.25μm×0.25μm至边长为100μm×100μm的各种口径的开孔，蚀基底的Si单晶露出来。这样的晶片准备若干个（样品1-1）。
在下述条件下，用Al-CVD法，使这些样品上形成Al膜。以DMAH作为气体原料，以氢作为反应气体，总压力取为1.5乇，DMAH分压取为5.0×10-3乇，这是通用条件，调节通过碘钨灯的电流大小，通过直接加热，将基体表面温度设定在200℃～490℃的范围内，进行成膜。
其结果示于表1。
从表1可以看出，直接加热使基体表面温度达到260℃以上时，Al以3000～5000 /分钟的高堆积速度在开孔内进行选择性的堆积。
如果研究一下基体表面温度为260℃～440℃范围内的开孔中的Al膜特性，可以看出不含碳、电阻率为2.8～3.4μΩcm、反射率为90～95%、1μm以上的凸起密度为0～10几乎不产生刺（0.15μm结合的破坏几乎率），可见具有良好的特性。
对此，当基体表面温度为200℃～250℃时，膜的质量同260℃～440℃时的进行比较，从具有若干缺点的以往的技术角度来看，是相当好的膜，但堆积速度定为1000～1500 
/分，不能说是很高的。
另外，当基体表面温度达到450℃以上时，反射率为60%以下，1μm以上的凸起密度为10～104cm-2，合金刺的发生率为0～30%，开孔内的Al膜特性变坏了。
其次，说明一下上述的方法是否能适用于接触孔或称为贯通孔的开孔。
也就是说，在由下述的材料构成的接触孔/贯通孔结构的情况下也能很好地适用。
在与上述的样品1-1上形成Al膜时的相同条件下，在下述结构的基体（样品）上形成Al膜。
在作为第1基体表面材料的单晶硅上，形成作为第2基体表面材料的由CVD阀形成的氧化硅膜，透过照相制图（フオトリグラフィ-）工序，形成图案，使单晶硅表面局部凸出。
这时的热氧化SiO2膜的厚度为8000 
，单晶硅的露出部分（即开口）的大小为0.25μm×0.25μm～100μm×100μm。就这样准备好了样品1-2。〔以下把这种样品表示成“CVDSiO2（以下简写成SiO2）/单晶硅”]。
样品1-3是用常压CVD法形成的掺硼的氧化膜（以下简称BSG）/单晶硅。
样品1-4是用常压CVD法形成的掺磷的氧化膜（以下简称PSG）/单晶硅。
样品1-5是用常压CVD法形成的掺磷和硼的氧化膜（以下简称BSPG）/单晶硅。
样品1-6是用等离子体CVD法形成的氮化膜（以下简称P-SiN）/单晶硅。
样品1-7是热氮化膜（以下简称T-SiN）/单晶硅。
样品1-8是用减压CVD法形成的氮化膜（以下简称LP-SiN）/单晶硅。
样品1-9是用减压ECR装置形成的氮化膜（以下简称ECR-SiN）/单晶硅。
再者，通过下面所示的第1基体表面材料（18种）和第2基体表面材料（9种）的全部组合，制成样品1-11～1-179（注意：样品编号1-10、20、30、40、50、60、70、80、90、100、110、120、130、140、150、160、170空缺）。作为第1基体表面材料，采用单晶硅（单晶Si）、多晶硅（多晶Si）、非晶硅（非晶Si）、钨（W）、钼（Mo）、钽（Ta）、钨硅化物（WSi）、钛硅化物（TiSi）、铝（Al）、铝硅（Al-Si）、钛铝（Al-Ti）、钛氮化物（Ti-N）、铜（Cu）、铝硅铜（Al-Si-Cu）、铝钯（Al-Pd）、钛（Ti）、钼硅化物（Mo-Si）及钽硅化物（Ta-Si）。作为第2基体表面材料，是使用T-SiO2、SiO2、BSG、PSG、BPSG、P-SiN、T-SiN、LP-SiN、ECR-SiN。上述的全部样品都能与上述的样品1-1相匹敌，形成良好的Al膜。
其次，如同上述那样，在选择性堆积了铝的基体上，利用上述的溅射法，非选择性地堆积铝，并形成图案。
其结果，用溅射形成的Al膜与开孔内选择性地堆积的Al膜之间，由于开孔内的Al膜表面性好，所以无论从电气角度、还是从机械角度来说，两者处于耐久性强的良好的接触状态。
Claims (19)
1、一种半导体装置，其特征是它含有由在半导体基体上形成的A1区域、在该A1区域表面上形成的A1氧化膜和将该A1氧化膜夹在中间而与上述A1区域相对的电极构成的电容器。
2、根据权利要求1所述半导体装置，其特征是上述Al区域至少含有一种由Si、Ti、Cu选择出来的原子。
3、根据权利要求1或2所述半导体装置，其特征是在上述Al氧化膜和上述电极之间有电介质层。
4、一种含有用来存贮电荷的电容器的半导体装置的制造方法，其特征是该方法包括下述两个工序，即通过利用烷基铝氢化物的气体和氢的CVD法，堆积Al或以Al为主要成分的金属，形成构成上述电容器的电极一侧的工序，以及在上述电极一侧的表面上形成氧化铝膜的工序。
5、根据权利要求4所述半导体装置的制造方法，其特征是上述的CVD法是使用二甲基铝氢化物和氢气的CVD法。
6、根据权利要求4或5所述的半导体装置的制造方法，其特征是还包括在上述氧化铝膜的表面上形成电介质层的工序。
7、半导体装置的特征是含有由在半导体基体上形成的纵向长的Al区域、将电介质层夹在中间而与该Al区域相对的电极构成的电容器。
8、根据权利要求7所述的半导体装置，其特征是上述的Al区域堆积在MOSFET的源极和漏极的一侧。
9、根据权利要求7或8所述半导体装置，其特征是上述电介质层是氧化Al膜。
10、根据权利要求7所述半导体装置，其特征是上述Al区域至少包含一种由Si、Ti、Cu选择的原子。
11、半导体装置的特征是它含有这样的电容元件，该电容元件含有第1电极和在该第1电极表面上将电介质膜夹在中间而形成的第2电极。上述第1电极有在导电性的基底表面上的绝缘膜上形成的使基底表面露出的开孔内的基底表面上形成的下层部分，以及从该下层部分沿上述基底表面方向延伸出来的上层部分。
12、根据权利要求11所述半导体装置，其特征是上述第1电极含有金属Al、或含有Si、Ti、Cu中的至少一种原子的Al合金的任意一种导电材料。
13、根据权利要求11或12所述半导体装置，其特征是上述电介质膜是Al2O3。
14、根据权利要求11、12或13之任意一项所述半导体装置，其特征是上述电介质膜与上述两电极中至少一个电极之间有电介质层。
15、半导体装置的制造方法，其特征是该方法包括下述工序：即在导电性的基底表面上的绝缘膜上形成的使基底表面露出来的开孔内的基底表面上，有选择地堆积导电材料，形成下层部分后，从该下层部分上部沿上述基底表面方向有选择地堆积导电材料，形成上层部分，从而形成含有该上层部分和下述下层部分的第1电极的工序;在上述绝缘膜中，将上述第1电极的上层部分的下侧，且围绕下层部分的绝缘膜除去，使上述上层部分的下面与上述上层部分的表面露出来的工序;在该露出来的第1电极的表面上形成电介质膜的工序;以及在该电介质膜上形成由导电材料构成的第2电极的工序。
16、根据权利要求15所述半导体装置的制造方法，其特征是形成上述第1电极的工序是通过利用烷基铝氢化物的气体和氢的CVD法进行的。
17、根据权利要求16所述半导体装置制造方法，其特征是上述的烷基铝氢化物是二甲基铝氢化物。
18、根据权利要求16或17所述半导体装置的制造方法，上述电介质膜是氧化铝膜。
19、根据权利要求15、16、17或18中的任意一项所述半导体装置的制造方法，其特征是还包括在上述电介质膜上形成电介质层的工序。
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