CN105097906B - 半导体器件和有形成在半导体台面源区绝缘栅双极晶体管 - Google Patents

半导体器件和有形成在半导体台面源区绝缘栅双极晶体管 Download PDF

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Abstract

本发明涉及半导体器件和有形成在半导体台面源区绝缘栅双极晶体管。一种半导体器件，包括：半导体台面，其包括与源区形成第一pn结并且与漂移区形成第二pn结的至少一个本体区。电极结构在半导体台面的相对侧上。电极结构的至少一个包括配置用于控制流过至少一个本体区的电荷载流子的栅电极。在沿着半导体台面的延伸方向布置的源区之间的分离区域中，半导体台面包括至少一个部分或完整的收缩。

Description

半导体器件和有形成在半导体台面源区绝缘栅双极晶体管
背景技术
在类似IGBT(绝缘栅双极晶体管)以及RC-IGBT(反向导电IGBT)的半导体开关器件中，移动的电荷载流子涌到低掺杂的漂移区并且形成了提供低导通状态电阻的电荷载流子等离子体。为了达到高短路鲁棒性，源区仅被形成在单元区域的部分中以便于限制最大短路电流。另一方面，减小源区面积可以不利地影响漂移区中电荷载流子等离子体。期望提供具有改进开关特性的半导体器件。
发明内容
根据实施例，一种半导体器件包括半导体台面，其包括与源区形成第一pn结以及与漂移区形成第二pn结的至少一个本体区。电极结构在半导体台面的相对侧上。电极结构中的至少一个包括配置用于控制流过至少一个本体区的电荷载流子的栅电极。在沿着半导体台面的延伸方向布置的源区之间的分离区域中，半导体台面包括至少一个部分或者完全的收缩。
根据另一实施例，一种绝缘栅双极晶体管包括半导体台面，其包括与源区形成第一pn结和与漂移区形成第二pn结的至少一个本体区。电极结构在半导体台面的相对侧上。电极结构中的至少一个包括配置用于控制流过至少一个本体区的电荷载流子的栅电极。在沿着半导体台面的延伸方向布置的源区之间的分离区域中，半导体台面包括至少一个部分或完全的收缩。
根据另一实施例，一种制造半导体器件的方法包括：在分离了电极沟槽的半导体台面之间的半导体衬底中形成电极沟槽。半导体台面分别包括第一导电类型的漂移层的部分，以及在半导体衬底的第一表面与漂移层之间的、第二互补导电类型的本体层。第一导电类型的隔离的源区被形成在半导体台面中，其中源区从第一表面延伸进入本体层中。分离结构被形成在沿着半导体台面的延伸方向布置的相邻源区之间的半导体台面中。分离结构分别形成了半导体台面的部分或完全的收缩。
本领域技术人员在阅读了以下详细描述后和在查看了附图后将认识到附加的特征和优点。
附图说明
附图被包括以提供对于本发明的进一步理解，并且被并入在该说明书中并构成了其一部分。附图图示了本发明的实施例，并且与描述一起用于解释本发明的原理。通过参考以下详细描述将容易领会本发明的其他实施例和意图的优点，因为它们变得更好理解。
图1A是根据实施例的在相邻源区之间具有分离区域的半导体器件的一部分的示意性横向横截面视图。
图1B是沿着线B-B的图1A的半导体器件部分的示意性横截面视图。
图1C是沿着线C-C的图1A的半导体器件部分的示意性横截面视图。
图1D是沿着线D-D的图1A的半导体器件部分的示意性横截面视图。
图2A是根据包括伸长的分离结构的实施例的半导体器件的一部分的示意性横向横截面视图。
图2B是沿着线B-B的图2A的半导体器件部分的示意性横截面视图。
图2C是根据包括与厚场电介质组合的伸长的分离结构的另外的实施例的半导体器件的一部分的示意性横向横截面视图。
图2D是沿着线B-B的图2C的半导体器件部分的示意性横截面视图。
图3是根据包括由具有笔直和倾斜部分的半导体台面得到的分离区域的实施例的IGBT的一部分的示意性横向横截面视图。
图4A是根据与IGBT相关的另外的实施例的、在相邻源区之间具有电介质分离结构的半导体器件的一部分的示意性横向横截面视图。
图4B是沿着线B-B的图4A的半导体器件部分的示意性横截面视图。
图4C是沿着线C-C的图4A的半导体器件部分的示意性横截面视图，并且示意性图示了在图4A的半导体器件的半导体本体中的电流密度分布。
图4D是参考器件的半导体器件部分的示意性横截面视图，并且示意性图示了在参考器件的半导体本体中的电流密度分布。
图4E是用于示意性图示图4A至图4C的半导体器件中空穴浓度的曲线图。
图4F是用于示意性图示分离结构对图4A至图4C的半导体器件的IGBT导通状态特性的影响的曲线图。
图5A是根据与完全收缩的半导体台面相关的实施例的、半导体器件的一部分的示意性横向横截面视图。
图5B是根据与部分收缩的半导体台面相关的实施例的、半导体器件的一部分的示意性横向横截面视图。
图6是根据提供了不同类型分离区域的实施例的半导体器件的布局图的示意性平面图。
图7是用于图示根据另外的实施例的制造半导体器件的方法的示意性流程图。
图8A是根据在锥形部分的接触区域处提供了收缩部分的实施例的用于前驱物半导体台面的布局图的示意性平面图。
图8B是根据在锥形部分之间提供了一致长度的收缩部分的实施例的用于前驱物半导体台面的布局图的示意性平面图。
图8C是根据在不对称锥形部分的重叠区域中提供了收缩部分的实施例的用于前驱物半导体台面的布局图的示意性平面图。
图8D是根据在单侧锥形部分之间提供了收缩部分的实施例的用于前驱物半导体台面的布局图的示意性平面图。
图8E是根据在单侧锥形部分之间提供了收缩部分的实施例的用于前驱物半导体台面的另一布局图的示意性平面图。
图8F是根据提供了宽间隔台面分支作为收缩部分的实施例的用于前驱物半导体台面的布局图的示意性平面图。
图8G是根据提供了窄间隔台面分支作为收缩部分的实施例的用于前驱物半导体台面的布局图的示意性平面图。
图8H是根据提供了台面分支作为收缩部分的另外的实施例的用于前驱物半导体台面的布局图的示意性平面图。
具体实施方式
在以下详细描述中，参考附图，所述附图形成了该描述一部分并且其中通过例证的方式示出可以实践本发明的具体实施例。应该理解的是，可以利用其他实施例并且可以做出结构或逻辑上改变而不脱离本发明的范围。例如，对于一个实施例图示或描述的特征可以用于其他实施例上或者与其他实施例结合以产出又另外的实施例。意图的是，本发明包括这些修改和变型。使用具体语言描述了示例，其不应被解释为限定了所附权利要求的范围。附图并未按照比例，并且仅用于例证性目的。为了清楚起见，已经在不同附图中由对应的附图标记指明了相同元件，如果没有另外的指示。
术语“具有”、“包含”、“包括”、“含有”等是开放式的，并且术语指示了所陈述的结构、元件或特征的存在，但是并未排除附加的元件或特征。冠词“一”、“一个”和“该”意在包括复数以及单数，除非上下文清楚地另有指示。
术语“电连接”描述了在电连接的元件之间的永久低欧姆连接，例如在所关注元件之间的直接接触，或者经由金属和/或高掺杂半导体的低欧姆连接。术语“电耦合”包括适合于在电耦合的元件之间可提供信号传输的一个或多个(多个)插入元件，例如可控制以临时在第一状态下提供低欧姆连接以及在第二状态下提供高欧姆电解耦的元件。
附图通过紧接于掺杂类型“n”或“p”指示“-”或“+”而图示了相对掺杂浓度。例如，“n-”意味着低于“n”-掺杂区域的掺杂浓度的掺杂浓度，而“n+”-掺杂区域具有比“n”-掺杂区域更高的掺杂浓度。相同相对掺杂浓度的掺杂区域并不必须具有相同的绝对掺杂浓度。例如，两个不同“n”-掺杂区域可以具有相同或不同的绝对掺杂浓度。
图1A至图1D图示了半导体器件500的一部分，包括分配至相同半导体台面160的在相邻隔离的源区110之间的分离结构400。
半导体器件500可以是半导体二极管，IGBT(绝缘栅双极晶体管)，例如，反向阻塞IGBT或RC-IGBT(反向导电IGBT)，或晶闸管。半导体器件500的半导体本体100由单晶半导体材料提供，举例来说，例如硅(Si)、碳化硅(SiC)、锗(Ge)、硅锗晶体(SiGe)、氮化镓(GaN)或砷化镓(GaAs)。
半导体本体100具有第一表面101，其可以近似平坦，或可以由共平面表面区段跨越的平面而限定，以及具有平行于第一表面101的主要平坦的第二表面102。第一和第二表面101、102之间的最小距离取决于针对半导体器件500规定的电压阻塞能力。例如，第一与第二表面101、102之间的距离可以在从90μm至120μm的范围中以用于针对约1200V阻塞电压规定的半导体器件。关于具有高阻塞能力的半导体器件的其他实施例可以提供具有数个100μm厚度的半导体本体100。对于具有较低阻塞电压的半导体器件，厚度可以在从35μm至90μm的范围内。
在平行于第一表面101的平面中，半导体本体100可以具有带有在数毫米范围内边缘长度的矩形形状。第一表面101的法线限定了垂直方向，以及正交于垂直方向的方向是横向方向。
半导体本体100包括第一导电类型的漂移区120，与第一导电类型相反的第二导电类型的、在第一表面101与漂移区120之间的本体区115，以及在漂移区120与第二表面102之间的基底层130。
对于所示实施例，第一导电类型是n型以及第二导电类型是p型。以下概述的类似考虑适用于第一导电类型为p型和第二导电类型为n型的实施例。
漂移区120中的杂质浓度可以至少在其垂直延伸的一部分中随着至第一表面101的距离增大而逐渐或逐步地增大或减小。根据其他实施例，漂移区120中的杂质浓度可以近似一致。对于基于硅的IGBT，漂移区120中的平均杂质浓度可以在5×1012(5E12)cm-3与1×1015(1E15)cm-3之间，例如在从1×1013(1E13)cm-3至1×1014(1E14)cm-3的范围内。在基于SiC的半导体器件的情形中，漂移区120中的平均杂质浓度可以在5×1014(5E14)cm-3与1×1017(1E17)cm-3之间，例如在从1×1015(1E15)cm-3至1×1016(1E16)cm-3的范围内。
基底层130可以具有第二导电类型，其中对于p型基底层130的平均杂质浓度可以至少为1×1016(1E16)cm-3，例如至少5×1017(5E17)cm-3。根据其他实施例，基底层可以包括延伸在漂移区120与第二表面102之间的两种导电类型的区。
第一导电类型的场停止层128可以将基底层130与漂移区120分离，其中场停止层128中的平均净杂质浓度可以以至少一个数量级低于基底层130中的杂质浓度，并且可以以至少一个数量级高于漂移区120中的杂质浓度。
电极结构150、180从第一表面101延伸进入漂移区120中。在相邻电极结构150、180之间的半导体本体100的部分形成了半导体台面160。根据实施例，电极结构150、180延伸在第一表面101与具有比第二pn结pn2更大的至第一表面101的距离的底平面之间。
电极结构150、180可以是沿着半导体台面160的延伸方向而延伸的长条。根据实施例，延伸方向可以平行于第一横向方向以使得半导体台面160和电极结构150、180是笔直的长条结构。根据另一实施例，延伸方向相对于第一横向方向变更以使得半导体台面160和电极结构150、180是错列的线条或锯齿形的线条。半导体台面160可以以一致的节距(中心-至-中心距离)(例如，400nm至20μm，例如800nm至2μm)规则地布置。
有源电极结构150可以包括栅电极155以及将栅电极155与半导体本体100分离的栅极电介质151。栅电极155可以是同质结构，或者可以具有包括一个或多个导电层的分层结构。根据实施例，栅电极155可以包括或者由重掺杂多晶硅组成。
栅极电介质151可以包括或者由半导体氧化物组成，例如热生长或沉积的氧化硅，半导体氮化物，例如沉积或热生长的氮化硅，或者半导体氮氧化物，例如氮氧化硅。
无源电极结构180可以包括场电极185以及将场电极185与半导体本体100分离的场电介质181。场电极185可以是同质结构，或者可以具有包括一个或多个导电层的分层结构。根据实施例，场电极185可以包括或者由重掺杂多晶硅层组成。场电极185和栅电极155可以具有相同配置，并且可以包括相同材料。
场电介质181可以包括或者由半导体氧化物组成，例如热生长或沉积的氧化硅，半导体氮化物，例如沉积或热生长的氮化硅，或者半导体氮氧化物，例如氮氧化硅。场和栅极电介质151、181可以具有相同配置和/或可以包括相同材料。
有源和无源电极结构150、180可以以规则方式交替。例如，一个单个无源电极结构180可以被布置在有源电极结构150的每一对之间。根据其他实施例，两个、三个或更多无源电极结构180可以被布置在有源电极结构150的每一对之间。有源和无源电极结构150、180的各自布置可以在半导体本体100的横向方向之上而改变。例如，在有源电极结构150的每一对之间的无源电极结构180的数目可以随着至半导体本体100的边缘终端区域的距离减小而连续或步进式增大或减小。另外的实施例可以排他性地包括有源电极结构150。
栅电极155可以电连接至半导体器件500的栅极端子G。场电极185可以电连接至半导体器件500的辅助端子，或者可以与半导体器件500的负载电极之一电连接。例如，场电极185可以电连接或耦合至IGBT发射极电极。
第一表面101与电极结构150、180的底部之间的距离可以范围从1μm至30μm，例如，从3μm至7μm。半导体台面160的横向宽度可以范围从0.05μm至10μm，例如，从0.1μm至1μm。
本体区115被形成在取向至第一表面101的半导体台面160的第一区段中，并且可以在每个半导体台面160的区段中直接邻接第一表面101。本体区115中平均净杂质浓度可以在从1×1016(1E16)cm-3至5×1018(5E18)cm-3的范围内，例如在1×1017(1E17)cm-3与5×1017(5E17)cm-3之间。每个本体区115与漂移区120形成了第二pn结pn2。
邻接至少一个有源电极结构150的第一半导体台面160进一步包括与本体区115形成了第一pn结pn1的源区110。无源电极结构180之间的第二半导体台面160可以缺乏任何源区110。
源区110可以被形成为从第一表面101延伸进入本体区115中的阱，并且限定了布置在沿着各自半导体台面160的纵轴线的第一距离d1处的晶体管单元TC。不具有源区110的阴影区域165分离了分配至相同半导体台面160的相邻晶体管单元TC，其中在阴影区域165中，半导体台面160的本体区115直接邻接第一表面101。晶体管单元TC和阴影区域165沿着各自半导体台面160的纵轴线交替。
在沿着第二横向方向布置的相邻源区110之间的第一距离d1可以在从1μm至200μm的范围内，例如在从5μm至100μm的范围内。
电介质结构220分离了第一负载电极310与第一表面101。举例来说，电介质结构220可以包括来自氧化硅、氮化硅、氮氧化硅、掺杂或未掺杂硅玻璃、例如BSG(硼硅酸盐玻璃)、PSG(磷硅酸盐玻璃)或BPSG(硼磷硅酸盐玻璃)的一个或多个电介质层。
第一负载电极310可以是IGBT发射极电极，或者可以电耦合或连接至可以作为半导体器件500的IGBT发射极端子的第一负载端子L1。
接触结构315延伸穿过电介质结构220，并且可以延伸进入半导体本体100中。接触结构315电连接了第一负载电极310与源区110和本体区115。根据例如关于反向阻塞IGBT的实施例，对于每个半导体台面160，多个空间分离的接触结构315可以与源区110近似对准，其中接触结构315可以以一些10nm与本体区115重叠，和/或可以沿延伸方向和垂直方向两者切割穿过源区110。
第二负载电极320直接邻接第二表面102和基底层130。第二负载电极320可以是或者可以电连接至第二负载端子L2，其可以是IGBT集电极端子。
第一和第二负载电极310、320的每一个可以由铝(Al)、铜(Cu)、或者铝或铜的合金、例如AlSi、AlCu或AlSiCu组成，或者包含这些作为(多个)主要成分。根据其他实施例，第一和第二负载电极310、320的至少一个可以包含镍(Ni)、钛(Ti)、钨(W)、钽(Ta)、银(Ag)、金(Au)、铂(Pt)和或钯(Pd)作为(多个)主要成分。例如，第一和第二负载电极310、320的至少一个可以包括两个或更多子层，其中每个子层包含Ni、Ti、Ag、Au、Pt、W和Pd的一种或多种作为(多个)主要成分，例如，硅化物、氮化物和/或合金。
在沿着半导体台面160的延伸方向布置的相邻源区110之间的分离区域400包括至少一个部分或完整收缩。在各自部分或完全收缩区段中，正交于延伸方向的半导体台面160的垂直截面面积为零，或者小于收缩区段的外侧以及分离区域400的外侧。在半导体台面160的相对侧上的两个电极结构150、180之间的距离在半导体台面160的收缩区段处小于在收缩区段外侧。部分或完整收缩增大了对于本体区115的多数电荷载流子的横向电阻，例如对于n沟道IGBT的空穴。
在以下，通过参考具有n型源极和漂移区110、120以及p型本体区115的n-沟道IGBT而描述分离区域400的效果。相同考虑类似地适用于p-沟道IGBT。
在半导体器件500的导通状态下，施加至栅电极155的电压超过阈值电压，在阈值电压下n型反型层穿过本体区115形成。当施加在第一和第二负载电极310、320之间的电压VCE超过了在漂移区120或场停止层128与p型基底层130之间第三pn结pn3的内建电压时，得到的在第一和第二负载电极310、320之间流动的电子正向偏置了第三pn结pn3，并且基底层130将空穴注入漂移区120中。在漂移区120中，注入的空穴与电子流组合形成了高密度电荷载流子等离子体，导致低的集电极-至-发射极饱和电压VCE，sat以及低的导通状态损耗。
分离区域400减小了晶体管单元YC外侧的空穴电流的一部分，也即在半导体台面160中和在阴影区域165内的源区110的垂直突起外侧。结果，空穴电流与电子电流更接近局部一致，进一步增大了等离子体密度，并且由此大大减小了VCE，sat。以下附图中所示的实施例是基于图1A至图1D的半导体器件500，并且以下实施例的描述涉及并且包括图1A至图1D的描述。
在图2A至2B的半导体器件500中，辅助电介质411替代了分离区域400中的栅极电介质151。辅助电介质411可以比栅极电介质151更厚以使得减小了半导体台面160的垂直截面面积，并且更好地约束空穴流。
在图2C和2D的半导体器件500中，场电介质181比栅极电介质151更厚。根据实施例，场电介质181的厚度可以等于或近似等于辅助电介质411的厚度。如图2D中所示，厚场电介质181以及辅助电介质411比栅极电介质151更深地延伸进入半导体本体100中，以使得厚电介质181、411局部地衰减了电场，并且薄栅极电介质151经受较低的电场强度。结果，改进了薄栅极电介质151的可靠性。
根据另一实施例，无源电极结构180可以自比有源电极结构150更宽和更深的沟槽的填充而出现，以使得无源电极结构180通常具有比有源电极结构150更大的垂直延伸，并且保护栅极电介质151免受电场峰值。
图3的半导体器件500是具有半导体台面160以及电极结构150、180的IGBT，包括平行于第一横向方向的笔直部分160a、150a、180a，以及沿与第一横向方向交叉的方向延伸并且连接了笔直部分160a、150a、180a的倾斜部分160b、150b、180b。倾斜部分160b、150b、180b形成分离区域400。
笔直部分160a、150a、180a的侧壁可以是[110]晶面，并且倾斜部分160b、150b、180b的侧壁可以是[110]晶面。半导体台面160的倾斜部分160b的较低有效截面面积和/或在[110]晶面中较低空穴迁移率导致在晶体管单元TC中更好的空穴约束。与[100]晶面上的氧化物生长速率相比，[110]晶面上更高的氧化物生长速率可以形成如图2A中所述的辅助电介质411，而无需进一步图案化工艺。对于选定的实施例，这可以进一步导致通过分离区域400的完全氧化而使半导体台面160封闭。
图4A至图4F涉及具有分离区域400的半导体器件500的实施例，分别包括完全收缩了所关注半导体台面160的至少一个电介质分离结构421。当半导体台面160完全收缩时，截面面积为零。电介质分离结构421可以排他性包括电介质材料，或者除了电介质材料之外可以包括导电材料以及将导电材料与周围半导体材料分离的电介质材料，或者可以包括采用例如捕获的空气的流体填充的孔洞。
半导体台面160的收缩区段可以对应于在邻接电极结构150、180中的突出部，并且由栅极和场电介质151、181的毗邻区段形成了电介质分离结构421。电极结构150、180的一个或两者的宽度可以在分离区域400中邻接半导体台面160的区段中比在分离区域400外侧邻接半导体台面160的区段中更宽。
在收缩区段外侧，有源和无源电极结构150、180可以具有相同宽度和深度。根据其他实施例，无源电极结构180可以具有比有源电极结构150更大的垂直延伸。例如，无源电极结构180可以自比用于有源电极结构150的沟槽更宽的沟槽而出现，以使得用于无源电极结构180的沟槽比用于有源电极结构150的沟槽被刻蚀更深入半导体本体100中。结果，最大电场出现在无源电极结构180的边缘处，并且可以改进栅极电介质151的可靠性。
分离结构421可以是一个单个电介质材料的同质结构，或者可以是包括不同材料的两个或更多子层的层状结构。例如，分离结构421由氧化硅形成。根据实施例，分离结构421由比氧化硅更高热导率和/或热容量的电介质材料组成或者包括这些，例如金刚石或者电介质相变材料。根据另一实施例，分离结构421包括直接邻接了半导体台面160的电介质子层，以及具有比氧化硅更高热导率和/或热容量的导电材料，例如铜或导电相变材料，其中导电材料并未与栅电极155和场电极185形成低欧姆连接。根据另一实施例，分离结构包括直接邻接了半导体台面160的电介质子层，以及由捕获的环境空气所填充的孔洞。
根据实施例，每个分离区域400包括相对于在分配至相同半导体台面160的相邻源区110之间在半距离处的垂直平面而对称布置的一个单个分离结构421。分离结构421可以延伸超过在两个所关注的源区110之间距离的至少3％，例如超过至少50％或至少90％。源区110与各自分离结构421之间的距离可以至少为2μm或至少5μm。
所示的半导体器件500涉及对每分离区域400具有至少两个分离结构421的实施例。至少两个分离结构421可以相对于在所关注源区110之间在半距离处的垂直平面而对称。辅助台面425可以分离了分离结构421。辅助台面425的热导率可以好于分离结构421的热导率，并且可以提高针对短路诱导的热破坏的鲁棒性。此外，辅助台面425可以保持机械应力低，这可以由对于分离结构421和半导体本体100的不同温度膨胀系数而导致。
分离结构421可以直接地邻接相邻源区110。根据所示的实施例，设置分离结构421与源区110之间的距离以使得分离结构421的存在并未影响半导体器件500的阈值电压。此外，在专用设计最小距离以下，晶体管单元TC中和周围的载流子密度的相对增大小于由分离结构421导致的电流密度的相对增大，以使得半导体台面160中电压降可以不利地增大VCE，sat。根据所示的实施例，分离结构421与源区110之间的距离至少是半导体台面150的台面宽度的一半，例如至少是台面宽度。
分离结构421可以从第一表面101延伸至在第一表面101与第二pn结pn2之间距离的至少90％，或者延伸下至第二pn结pn2。根据所示实施例，分离结构421的垂直延伸大于电极结构150、180的垂直延伸。电场强度的最大值从电极结构150、180、以及栅极和场电介质151、181的埋设边缘拉离。结果，栅极和场电介质151、181经受了较低的最大电场峰值。减小了栅极和场电介质151、181的场诱导退化，并且提高了半导体器件150的长期稳定性。
图4C示意性图示了在连续集电极电流Ic处半导体器件500中电流密度分布，以及图4D示出了在不具有分离结构421的参考器件500x中对应的电流密度分布。
在参考器件500x中，以接触结构315的正表面方向沿着第一表面101的高表面电流指示了大量空穴进入晶体管单元TC外侧的本体区115。相反地，分离结构421主要地导引了在晶体管单元TC内且直接邻接晶体管单元TC与各自分离结构421之间阴影区域165的部分的电流流动。空穴和电子较高程度相互移动靠近，导致了更好的载流子约束以及更高的局部电荷载流子等离子体密度。
图4E分别比较了穿过源区110的中心的图4A至图4C的半导体器件500中空穴浓度与参考器件500x中空穴浓度的垂直梯度511、511x。分离结构421大大增大了漂移区120内的空穴浓度。
图4F比较了图4A至图4C的半导体器件500与图4D的参考器件500x的导通状态特性521、521x。在由半导体器件500的连续集电极电流Ic所限定的电流Inom处，分离结构421可以以约100mV降低VCE，sat，而此时两个器件展现出相同的饱和电流(未示出)。
图4A至图4F的实施例涉及具有连续p型基底层130的反向阻塞IGBT。其他实施例可以涉及RC-IGBT，举例来说。例如，RC-IGBT可以包括设计用于反向导电模式并且包括基底层130中两种导电类型区的第一部分，以及设计用于IGBT模式并且包括如上所述分离区域400的第二部分。接触结构315对准于源区110，并且在辅助台面425的垂直突起中缺失。
图5A的半导体器件500包括完全收缩的半导体台面160，其中半导体台面160由分离结构421收缩，由对半导体台面160材料氧化而形成分离结构421，其中在氧化之前，前驱物半导体台面被提供具有足够窄以完全穿通氧化的收缩部。
形成在分离结构421之间的半导体台面160和辅助台面425可以分别随着至分离结构421的距离减小而成锥形。在硅半导体本体100中，锥形部分可以具有[110]晶面，而笔直部分为[100]晶面。在半导体和辅助台面160、425的锥形部分上的栅极电介质151的部分可以比在笔直部分上更厚。
图5B的半导体器件包括了部分收缩的半导体台面160，其中部分收缩了半导体台面的分离结构421由对半导体台面160的材料的氧化而形成，并且在氧化之前，前驱物半导体台面被提供具有足够宽的收缩，以使得收缩并未完全穿通氧化。替代地，剩余的半导体连接部分422连接了在沿着延伸方向相对侧上邻接了各自分离结构421的半导体台面160的部分。
图6的半导体器件500分别包括含有具有至相邻源区的第一距离的分离结构的第一分离区域400a，以及含有具有比第一距离更大的、至相邻源区第二距离的分离结构的第二分离区域400b。在包括第一分离区域400a的半导体器件500的部分中，导通状态等离子体密度高于在包括第二分离区域400b的部分中。
第一分离区域400a可以在包括晶体管单元的半导体本体100的有源区域191的中心部分191a中占支配地位。第二分离区域400b可以以更高密度布置在中心部分191a与边缘终端区域199之间的有源区域191的转换部分191b中，而在有源区域191与连接了第一和第二表面101、102的外表面103之间没有晶体管单元，或者在其中布置了垂直突出栅极焊垫和栅极连接的有源区域191的部分中没有晶体管单元。在导通状态IGBT模式期间较少电荷载流子充满边缘区域199，并且当半导体器件500关断时较少电荷载流子必须从边缘区域199移除。沿着边缘区域199局部减小的电荷载流子等离子体密度减小了交换损耗，并且改进了半导体器件500的关断耐久度。
图7涉及一种制造半导体器件的方法，例如，半导体二极管或IGBT，例如RC-IGBT或包括IGBT功能的半导体器件。
在半导体衬底中，电极沟槽被形成在分离了电极沟槽的半导体台面之间(902)。半导体台面包括第一导电类型的漂移层的部分，以及在半导体衬底第一表面与漂移层之间的第二、互补导电类型的本体层。在半导体台面中，形成了第一导电类型的隔离源区(904)。源区从第一表面延伸进入本体层中。分离结构被形成在半导体台面中(906)。分离结构被形成在沿着半导体台面延伸方向布置的相邻源区之间。
形成分离结构可以包括在半导体台面中形成分离沟槽，并且采用电介质材料至少部分地填充分离沟槽以在分离沟槽中形成分离结构。例如，对分离沟槽加衬里的电介质层可以通过沉积工艺、通过对半导体台面的半导体材料的热氧化、或者通过两者组合而形成。接着，可以沉积例如另外的电介质材料、本征半导体材料和/或导电材料的填充材料以填充已加衬里的分离沟槽。填充材料可以是具有高热容量和/或热导率的材料。根据其他实施例，仅闭塞了已加衬里的电极沟槽，并采用捕获的环境空气保持填充。
可以在电极沟槽之前、同时或之后形成分离沟槽。分离沟槽可以具有比本体层更大的垂直延伸。根据实施例，分离沟槽可以与电极沟槽一样深，或者可以更深。源区可以在分离结构形成之前或之后而形成。
根据另一实施例，形成分离结构可以包括在电极沟槽的形成期间，半导体台面被形成为具有收缩部分以使得分离结构可以自在可以完全穿通氧化的收缩部分中对半导体台面材料的氧化而出现。如此方式，分离结构的形成可以与栅极电介质和/或场电介质的形成组合。对于分离结构的形成无需附加工艺，以使得可以通过轻微修改用于电极沟槽图案化的光刻掩模而实现分离结构。
图8A至图8H示出了在刻蚀电极沟槽之后并且在氧化收缩部分169以形成电介质分离结构之前的前驱物半导体台面160a的布局图。氧化可以完全穿通氧化了收缩部分169，或者可以在收缩部分169被完全穿通氧化之前停止以使得半导体连接部分在最终器件中连接了收缩部分169相对侧上的所关注半导体台面的部分。每个分离结构可以由一个、两个或多个收缩部分169得到。包括收缩的布局图允许如上所述分离结构的形成而无需任何附加的工艺步骤，例如，附加的光刻工艺。
所示的前驱物半导体台面160a包括具有台面宽度W1的部分167，以及具有收缩宽度W3的收缩部分169。相邻前驱物半导体台面160a之间的电极沟槽150a具有电极宽度W2。可以设置收缩宽度W3以使得前驱物半导体台面160a例如在栅极电介质形成期间在收缩部分169中完全穿通氧化。根据另一实施例，收缩部分169并未完全穿通氧化以使得仅缩窄了最终器件中得到的半导体台面。
在图8A中，每个收缩部分169被形成在各自前驱物半导体台面160a的两个直接邻接、镜像反转的锥形部分168的接触区域处。锥形部分168将收缩部分169与台面宽度W1的部分167连接。
根据实施例，前驱物半导体台面160a是单晶硅，一致宽度的部分167的侧壁是[100]晶面，以及锥形部分168的侧壁是[110]晶面。因为在[110]晶面中氧化速率远远高于在[100]晶面中，收缩宽度W3可以被设置为远远宽于栅极电介质的厚度。前驱物半导体台面160a在刻蚀电极沟槽150a之后并且在电极沟槽150a中形成电极结构之前的工艺阶段期间是机械上稳定的。
在图8B中，由一致的收缩宽度W3的狭窄部分以及两个邻接镜像反转锥形部分168之间长度L形成了每个收缩部分169。收缩宽度W3可以被良好控制，而不需要光学邻近校正特征。
图8A和图8B中锥形部分中的锥形是双侧的，并且可以相对于各自前驱物半导体台面160a的纵向中心轴线对称。
图8C涉及在锥形部分168中具有双侧锥形的前驱物半导体台面160a，其中第一侧上的锥形与第二、相对的侧上的锥形沿着前驱物半导体台面160a的纵向中心轴线相互偏移。两个锥形部分168的重叠区域形成了收缩部分169。图8C的布局图在台面缩窄与填充了电极沟槽150a的材料的填充质量之间斡旋。
在图8D中的前驱物半导体台面160a包括具有单侧锥形的锥形部分168。收缩宽度W3的狭窄部分以及在两个邻接镜像反转单侧锥形部分168之间的长度L可以形成收缩部分169。通过提供相对于中间电极沟槽150a的纵向中心轴线而具有镜像反转的单侧锥形部分168的相邻前驱物半导体台面160a的多个对，可以都局部地增大电极沟槽150a的宽度和深度两者。前驱物半导体台面160a可以被氧化至比在收缩部分169外侧前驱物半导体台面160a的垂直延伸更大的深度。
在附图8E中，两个前驱物半导体台面160a相对于穿过中间电极沟槽150a的纵向轴线而镜像反转布置，其中收缩部分169相互相对布置，并且中间电极沟槽150a具有笔直侧壁。
在图8F至图8H中，两个平行的台面分支161分别形成了收缩部分169，其中每个台面分支161可以具有分支宽度W5，其比台面宽度W1更窄。平行台面分支161中的每一个连接了台面宽度W1的两个部分167。前驱物半导体台面160a在刻蚀电极沟槽150a之后并且在填充电极沟槽150a之前的工艺阶段期间是相当稳定的。
在图8F中，由于邻接台面分支161的电极沟槽150a的部分的较小宽度W4，前驱物半导体台面160a可以仅氧化至比收缩部分169外侧半导体台面的垂直延伸更低的深度。
图8G涉及的实施例不同于图8F实施例之处在于，邻接台面分支161的电极沟槽150a的部分的宽度W4比电极宽度W2更宽。由于邻接台面分支161的电极沟槽150a的部分的较大的宽度W4，前驱物半导体台面160a可以被氧化至比收缩部分169外侧半导体台面160的垂直延伸更深的深度。
在图8H中，台面分支161被形成以使得电极宽度W2保持近似未变，并且沿着电极沟槽150a形成笔直的氧化物结构。
尽管在此已经图示并描述了具体实施例，但本领域普通技术人员应该知晓的是，可以不脱离本发明的范围的情况下将所示和所述具体实施例替代为多种替换和/或等价实施方式。本申请意在覆盖在此所论述的具体实施例的任何改编或变型。因此，意图的是，本发明仅由权利要求及其等效形式而限定。

Claims (24)

1.一种半导体器件，包括：
半导体台面，包括源区和与所述源区形成了第一pn结并且与漂移区形成了第二pn结的至少一个本体区；
电极结构，在所述半导体台面的相对侧上，其中所述电极结构的至少一个包括配置用于控制流过所述至少一个本体区的电荷载流子流动的栅电极以及将所述栅电极与所述本体区分离开的栅极电介质；以及
分离区域，在沿着所述半导体台面的延伸方向而布置的所述源区之间，其中在所述分离区域中，所述半导体台面包括至少一个部分或完整的收缩；
其中所述分离区域包括比所述栅极电介质厚的至少一个电介质分离结构。
2.根据权利要求1所述的半导体器件，其中，
所述半导体台面是半导体本体的一部分，所述源区直接邻接了所述半导体本体的第一表面，以及所述漂移区被形成在所述至少一个本体区和与所述第一表面相对的第二表面之间的所述半导体本体中。
3.根据权利要求2所述的半导体器件，其中，
所述电极结构延伸在所述第一表面与在至所述第一表面的比所述第二pn结更大的距离处的底平面之间。
4.根据权利要求2所述的半导体器件，进一步包括：
在所述漂移区与所述第二表面之间的基底层，其中所述基底层的导电类型与所述漂移区的导电类型相反。
5.根据权利要求1所述的半导体器件，进一步包括：
导电材料的接触结构，其中所述接触结构直接邻接了在所述分离区域外侧的所述半导体台面且在所述分离区域中缺失。
6.根据权利要求1所述的半导体器件，其中，
半导体连接部分连接了在所述分离区域的相对侧上的所述半导体台面的部分。
7.根据权利要求1所述的半导体器件，其中，
所述电极结构中的至少一个的宽度在所述分离区域中邻接所述半导体台面的区段中比在所述分离区域外侧邻接所述半导体台面的区段中更宽。
8.根据权利要求1所述的半导体器件，其中，
在所述分离区域中分离了所述半导体台面与所述电极结构中的至少一个的辅助电介质比在所述分离区域外侧所述栅电极与所述半导体台面之间的所述栅极电介质更厚。
9.根据权利要求1所述的半导体器件，其中，
所述半导体台面包括沿着第一横向方向延伸的笔直区段，以及在与所述第一横向方向交叉的方向延伸并且连接了所述笔直区段的倾斜区段。
10.根据权利要求9所述的半导体器件，其中，
所述半导体台面的垂直截面面积在所述倾斜区段中比在所述笔直区段中更小。
11.根据权利要求9所述的半导体器件，其中，
所述源区被形成在所述笔直区段中。
12.根据权利要求2所述的半导体器件，其中，
在所述分离区域中所述半导体台面的部分或完整收缩从所述第一表面延伸至所述第一表面与所述第二pn结之间的距离的至少90％。
13.根据权利要求1所述的半导体器件，其中，
所述分离区域包括至少两个部分或完整的收缩，以及在所述至少两个部分或完整收缩之间的至少一个辅助台面。
14.根据权利要求2所述的半导体器件，其中，
所述分离区域关于在沿着第二横向方向布置的所述源区中的两个源区之间一半距离处的与第一表面垂直的垂直表面而对称。
15.根据权利要求1所述的半导体器件，其中，
在所述部分收缩中，正交于所述延伸方向的、所述半导体台面的垂直截面面积小于所述分离区域的外侧。
16.一种绝缘栅双极晶体管，包括：
半导体台面，包括源区和与所述源区形成第一pn结以及与漂移区形成第二pn结的至少一个本体区；
电极结构，在所述半导体台面的相对侧上，其中所述电极结构中的至少一个包括配置用于控制流过所述至少一个本体区的电荷载流子流动的栅电极以及将所述栅电极与所述本体区分离开的栅极电介质；以及
分离区域，在沿着所述半导体台面的延伸方向布置的所述源区之间，其中在所述分离区域中，所述半导体台面包括至少一个部分或完整的收缩；
其中所述分离区域包括比所述栅极电介质厚的至少一个电介质分离结构。
17.一种制造半导体器件的方法，所述方法包括：
在分离了电极沟槽的半导体台面之间的半导体衬底中形成电极沟槽，所述半导体台面分别包括第一导电类型的漂移层的部分，以及在所述半导体衬底的第一表面与所述漂移层之间的第二、互补导电类型的本体层；
在所述半导体台面中形成所述第一导电类型的隔离的源区，所述源区从所述第一表面延伸进入所述本体层中；以及
在沿着所述半导体台面的延伸方向布置的相邻源区之间在半导体台面中形成分离结构，所述分离结构分别形成了所述半导体台面的部分或完整的收缩；
其中所述分离结构包括比所述电极沟槽中的至少一个电极结构中的栅电极结构的栅极电介质厚的至少一个电介质分离结构。
18.根据权利要求17所述的方法，其中，
在所述电极沟槽的形成期间，形成了具有收缩部分的前驱物半导体台面，以及
形成所述分离结构包括对所述前驱物半导体台面的材料的氧化。
19.根据权利要求18所述的方法，其中，
完全穿通氧化了所述收缩部分，并且完全穿通氧化的收缩部分形成了所述分离结构。
20.根据权利要求18所述的方法，其中，
所述半导体台面被形成具有在所述收缩部分与一致宽度的部分之间的锥形部分。
21.根据权利要求20所述的方法，其中，
所述半导体台面具有单晶硅，所述一致宽度的部分的侧壁是（100）晶面，以及所述锥形部分的侧壁是（110）晶面。
22.根据权利要求18所述的方法，其中，
分别由在两个邻接镜像反转的锥形部分之间的一致宽度的狭窄部分形成所述收缩部分。
23.根据权利要求22所述的方法，其中，
在所述锥形部分中的锥形是单侧的。
24.根据权利要求18所述的方法，其中，
由各自半导体台面的至少两个平行台面分支形成所述收缩部分，以及所述台面分支比在所述收缩部分外侧的半导体台面的部分更窄。
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