CN104979153B - 蚀刻方法 - Google Patents

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Abstract

本发明涉及一种蚀刻半导体衬底以露出掩埋在衬底内的一个或多个要素的方法，该方法包括以下步骤：使用等离子体执行第一蚀刻步骤，在第一蚀刻步骤中，对衬底施加偏置功率以产生电偏置；在无偏置功率或偏置功率低于第一蚀刻步骤期间施加的偏置功率的条件下执行第二蚀刻步骤；并且交替重复第一和第二蚀刻步骤。

Description

蚀刻方法
技术领域
本发明涉及蚀刻半导体衬底的方法，具体而并非排他性地涉及蚀刻半导体衬底以露出掩埋在衬底内的一个或多个要素，诸如通孔。
背景技术
硅通孔(Through Silicon Vias(TSV))是竖直的电气连接，通常填充有穿过硅晶片竖直延伸的铜。TSV是形成3D封装和3D集成电路中的重要元件。在制造工艺期间，通常用由诸如硅氧化物的合适保护材料形成的外衬来保护导电通孔材料。在制造过程中，包括保护层的TSV最初掩埋在硅衬底内。通孔露出蚀刻(via reveal etching)涉及蚀刻硅衬底以便露出TSV的上部末端。为了获得通孔露出蚀刻的最佳结果，认为必需满足三个标准。首先，蚀刻应该获得具有良好均匀性的高蚀刻速率。其次，为了保持氧化物保护衬里在TSV上，需要获得硅比氧化物的高蚀刻选择率。这防止下面的导电材料(诸如铜)暴露于为完成蚀刻而普遍存在的工艺气体和等离子体。为此，认为硅比氧化物的选择率大于100:1且优选大于150:1是理想的。第三，在蚀刻工艺结束时所获得的最终硅表面应该尽可能光滑。需要获得光滑的表面，以防止制造工艺的后续步骤中的问题，例如，由于晶片具有不可接受的反射性能而导致的光学检测故障、对准问题，以及与激光切割相关的问题。在实践中，在表面粗糙度和蚀刻选择率之间存在微妙的平衡。更具体地，能产生良好选择率的工艺和工艺参数也能产生高水平的表面粗糙度。相反也是如此。例如，已知等离子体蚀刻期间使用高的偏置功率能够获得低的硅粗糙度水平；然而，这将导致差的氧化物选择率。特别难以在连续工艺中平衡这些不同标准。然而，连续工艺就效率而言是理想的。其它问题是表面粗糙度随着除去的硅深度增加而增加。
发明内容
本发明在至少一些实施方式中解决了上述问题和需求。虽然本发明特别用于TSV露出蚀刻，但它具有半导体蚀刻工艺中更普遍的效用。
为避免疑惑，本文中作为比率所表示的术语“A比B的选择率”被理解为是指A的蚀刻速率比B的蚀刻速率的比率。例如，大于150:1的硅比二氧化硅的选择率意味着硅的蚀刻速率大于150倍的二氧化硅的蚀刻速率。
根据本发明的第一方面，提供了一种蚀刻半导体衬底以露出掩埋在衬底中的一个或多个要素的方法，该方法包括以下步骤：
使用等离子体执行第一蚀刻步骤，在第一蚀刻步骤中，对衬底施加偏置功率以产生电偏置；
在无偏置功率或偏置功率低于第一蚀刻步骤期间施加的偏置功率的条件下执行第二蚀刻步骤；并且
交替重复第一蚀刻步骤和第二蚀刻步骤。
该方法适合于高蚀刻速率工艺和连续操作。当需要使一种工艺参数或特性与另一种工艺参数或特性平衡时，该方法会是有利的。当需要使半导体衬底和要素的蚀刻选择率与蚀刻后的表面形态(例如表面粗糙度)平衡时，该方法是特别合适的。
在第一蚀刻步骤期间，偏置功率可以是脉冲的。偏置功率可以是脉冲的，且具有10％至50％的占空比。当偏置功率是脉冲的时候，可以使用250W以上的偏置功率。
或者，在第一蚀刻步骤期间，偏置功率可以连续施加至衬底。当偏置功率是连续施加的时候，可以使用75W以上的偏置功率。
第二蚀刻步骤可以是等离子体蚀刻步骤。或者，第二蚀刻步骤可以采用非等离子体蚀刻步骤，诸如湿法蚀刻。然而，从商业角度来看，确信使用等离子体执行第二蚀刻步骤可能是最可接受的。
一般情况下，偏置功率是RF功率。一般情况下，半导体衬底放置在衬底支架上，并且RF信号施加至衬底支架以产生电偏置。
要素可以包括外保护层。外保护层可以是氧化物层。
要素可以是通孔。要素可以是TSV。通孔可以包括外保护层，诸如氧化物层。氧化物层可以是SiO2。二氧化硅可以通过诸如LPCVD(低压CVD)或PECVD(等离子体增强CVD)的CVD(化学汽相沉积)进行沉积。可以使用其它材料，诸如低k的SiOC或SiOF。
TSV均可以包括二氧化硅的外保护层。半导体衬底可以是硅。在无偏置功率或偏置功率低于所述第一蚀刻步骤期间施加的偏置功率的条件下可以执行第二蚀刻步骤以产生大于100:1、优选大于150:1的硅比二氧化硅的选择率。
可以交替重复第一蚀刻步骤和第二蚀刻步骤以产生由原子力显微镜测量为2nm以下、优选1nm以下的表面粗糙度Ra。
半导体衬底可以是硅。然而，本发明可以应用至其它半导体材料。
第一步骤和第二步骤可以交替重复至少十次。熟悉技术的读者将理解第一步骤和第二步骤交替重复的次数(循环次数)可以是适合于获得所需工艺端点的任何次数。具体地，循环次数没有特定上限。
第一蚀刻步骤和第二蚀刻步骤均可执行0.5秒至10秒的时间。对于蚀刻步骤使用相对短的期间可能是有益的。例如，可以显著降低表面粗糙度，并且可以提高蚀刻选择性。
可以使用由含氟气体形成的等离子体执行第一蚀刻步骤和可选的第二蚀刻步骤。含氟气体可以是SF6或包含SF6的蚀刻气体混合物。
可以在高到足以获得可接受的低程度的表面粗糙度的偏置功率下执行第一蚀刻步骤。
可以在偏置功率低于第一蚀刻步骤期间施加的偏置功率的条件下执行第二蚀刻步骤，以便提高蚀刻半导体衬底比蚀刻要素的选择率。在这些实施方式中，偏置功率可以是50W以下。然而，为了提高蚀刻选择率，优选不施加偏置功率。
一般情况下，第一蚀刻步骤和第二蚀刻步骤与多种工艺参数相关。在蚀刻的过程中，可以改变工艺参数。在检测工艺条件时，可以改变工艺参数。检测的工艺条件可以要素的露出。检测的工艺条件可以是露出一个或多个TSV的上部。
就该方法是否从第一蚀刻步骤或第二蚀刻步骤开始而言，第一步骤和第二步骤的顺序是不关键的。
在第一蚀刻步骤和第二蚀刻步骤期间都可以施加偏置功率。在一些实施方式中，在一个蚀刻步骤期间偏置功率是脉冲的，并且在另一蚀刻步骤期间偏置功率是连续施加的。在这些实施方式中，可以使用每个蚀刻步骤期间的时间平均功率而不是一个脉冲期间的峰值功率来考虑一个偏置功率低于另一偏置功率。
根据本发明的第二方面，提供了一种蚀刻未掩蔽的半导体衬底的方法，包括以下步骤：
使用等离子体执行第一蚀刻步骤，在第一蚀刻步骤中偏置功率施加至衬底以产生电偏置；
在无偏置功率或偏置功率低于第一蚀刻步骤期间施加的偏置功率的条件下执行第二蚀刻步骤；并且
交替重复第一蚀刻步骤和第二蚀刻步骤。
根据本发明的第三方面，提供了一种蚀刻半导体衬底的设备，包括：
腔室；
衬底支架，该衬底支架放置在腔室内，用于支撑半导体衬底；
至少一个等离子体生成装置，该等离子体生成装置产生用于蚀刻半导体衬底的至少一种等离子体；
偏置电源，该偏置电源用于供给偏置功率，该偏置功率能够施加至衬底以产生电偏置；以及
至少一个控制装置，该控制装置配置为控制等离子体生成装置、偏置电源和可选的其它蚀刻装置，以便设备在使用中交替重复第一蚀刻步骤和第二蚀刻步骤，其中，第一蚀刻步骤使用由等离子体生成装置产生的等离子体来蚀刻半导体衬底，并且，在第一蚀刻步骤期间，偏置电源提供脉冲的偏置功率；并且，在无偏置功率或偏置功率低于第一蚀刻步骤期间施加的偏置功率的条件下执行第二蚀刻步骤。
通常情况下，第二蚀刻步骤也是等离子体蚀刻步骤，并且相同的等离子体生成装置同时用于第一蚀刻步骤和第二蚀刻步骤。
虽然本发明已经描述如上，但是它延伸至上文中或者下面的说明书、附图和权利要求中提出的要素的任何发明组合。例如，关于本发明的第一方面描述的任何要素可以与本发明的第二方面或第三方面组合使用。
附图说明
现将参照附图描述根据本发明的方法和设备的实施方式，其中：
图1显示了(a)在蚀刻之前掩埋的TSV和(b)在通孔露出蚀刻之后露出的TSV；
图2示出了适合于执行本发明的设备；
图3示出了扫描电子显微镜(SEM)图像：(a)用50W偏置持续30秒接着0W偏置所蚀刻的硅；(b)整个蚀刻用100W偏置所蚀刻的硅；和(c)用循环工艺所蚀刻的硅；以及
图4示出了原子力显微镜(AFM)数据：(a)使用通常工艺所蚀刻的硅，和(b)使用循环工艺所蚀刻的硅。
具体实施方式
本发明提供了在循环工艺中蚀刻半导体。蚀刻在使用偏置功率执行等离子体蚀刻的步骤和无偏置功率或使用低偏置功率的第二蚀刻步骤之间交替进行。现将结合TSV露出蚀刻对本发明进行举例说明。然而，本发明可以用于其它蚀刻应用。
图1示出了TSV露出硅蚀刻工艺。图1(a)示出了在蚀刻之前掩埋在硅晶片12内的TSV 10。硅晶片12由粘合层16粘合至载体晶片14。载体晶片14可以是任何合适的材料，诸如硅或玻璃。如图1(b)所示，执行蚀刻以露出TSV 10。应该注意，TSV 10均包括涂覆有保护氧化物衬垫10b的导电材料10a。导电材料一般是金属，诸如铜。重要的是，下面的导电材料10b没有暴露至等离子体的恶劣条件。这反过来又提出了以硅比氧化物的高选择率执行蚀刻的工艺要求。
图2示出了可用于执行本发明的蚀刻的一般描述的蚀刻设备20。主气体进口22进入具有相关主电离源26的主腔室24。RF天线28充当ICP源。这可以通过DC线圈30协助来修改对生成的等离子体的限制。法拉第屏蔽体38可设置在DC线圈30和主腔室24的壁之间以降低电容耦合。来自主源的等离子体进入主腔室32，在主腔室32中待处理的晶片34放置在晶片支架压板36上，晶片支架压板36在本实施方式中是静电吸盘。对静电吸盘的下侧施加氦的压力，用于冷却目的。主腔室32具有次级电离源40，次级电离源40具有放置在主腔室32周围的次级RF线圈42，以靠近腔室壁提供次级等离子体。RF线圈30在任何合适的频率(通常为13.56MHz)下工作。RF线圈42也可以在13.56MHz下或在较低的频率(诸如1-2MHz)下工作。环形气体分配系统44被并入主腔室32中，以对次级等离子体提供独立气源。通过晶片边缘保护(wafer edge protection(WEP))装置46可以保护晶片34的边缘。该设备通过涡轮泵50穿过闸阀48进行泵送。偏置RF源52用于将RF信号供给至晶片支架26。以这种方式，偏置功率可以施加至晶片支架压板，并进而施加至到晶片34。这种类型的蚀刻设备具有两个RF线圈以产生两种等离子体，并且由本申请人以商品名Pegasus(RTM)进行商业生产。然而，熟悉技术的读者将理解本发明并决不限于这种类型的双RF线圈设备。事实上，本发明可以在很宽范围的等离子体蚀刻设备内进行实施。
本发明提供了交替重复第一蚀刻步骤和第二蚀刻步骤的循环蚀刻。在第一蚀刻步骤中，偏置功率通过RF源52施加至晶片支架36。在第一蚀刻步骤期间，偏置功率可以连续施加，在第一蚀刻步骤中，已经发现约100W的示例功率是合适的。然而，优选的是，在第一蚀刻步骤期间的偏置功率是脉冲的。已经发现以20％占空比进行脉冲的500W的功率适合于脉冲的偏置功率。在第二蚀刻步骤中，优选的是没有施加RF偏置功率。第一蚀刻步骤和第二蚀刻步骤的长度均可以根据所设想的具体应用进行选择。在一般情况下，第一蚀刻步骤和第二蚀刻步骤均执行0.5秒至10秒的时间。至少在工艺开始时，通常的周期对于每个第一蚀刻步骤是3秒，而对于每个第二蚀刻步骤是6秒。循环总数取决于蚀刻速率和目标深度。所需的循环总数可以根据蚀刻工艺的进展进行预定或控制。
表1c)示出了所使用的工艺条件的实施例。表1a)和表1b)示出了用于产生比较数据的工艺条件。
表1A)0W偏置工艺(BT1＝蚀刻步骤之前的“突破”(breakthrough)步骤)
步骤名称(单位) BT1 蚀刻
步骤时间(秒) 30 150
压力(托) 85 85
压板功率(瓦特) 50 0
源功率(瓦特) 4000 4000
次级功率(瓦特) 3750 3750
主气体SF6(sccm) 1000 1000
次级气体SF6(sccm) 400 400
He压力(托) 15 15
表1b)100W工艺(BT1＝蚀刻步骤之前的“突破”步骤)
步骤名称(单位) BT1 蚀刻
步骤时间(秒) 30 150
压力(托) 85 85
压板功率(瓦特) 100 100
源功率(瓦特) 4000 4000
次级功率(瓦特) 3750 3750
主SF6(sccm) 1000 1000
次级SF6(sccm) 400 400
He压力(托) 15 15
表1c)环形脉冲工艺
步骤名称(单位) 蚀刻1 蚀刻2
步骤时间(秒) 3 6
循环次数 20
压力(托) 85 85
压板功率(瓦特) 500 0
压板模式占空比％ 20 20
源功率(瓦特) 4000 4000
次级功率(瓦特) 3750 3750
主SF6(sccm) 1000 1000
次级SF6(sccm) 400 400
He压力(托) 15 15
在表1c所示的实施例中，源功率、气体流量和压力在循环之间保持相同。然而，这些参数在第一蚀刻步骤和第二蚀刻步骤之间可以有所不同，和/或它们可以随着蚀刻工艺的总时间变化。而且，第一蚀刻步骤和/第二蚀刻步骤的时间长度可以随着蚀刻工艺进行而改变。偏置功率也可以随着蚀刻工艺进行而改变。表1所示的工艺条件产生了高的蚀刻速率(大于8.5微米/分钟)。虽然本发明能够施加至这种类型的高蚀刻速率工艺是有利的，但是它也可以施加至使用较低的功率和气体流量的蚀刻工艺。
图3示出了表明本发明的循环工艺如何改善表面粗糙度的SEM图像。硅晶片以约9微米/分钟进行蚀刻180秒，以除去约27微米的硅。在工艺1a)和工艺1b)中，在批量蚀刻之前有很短的30秒“突破”BT1步骤。在工艺1c)中，这不是必需的。该短步骤除去了晶片表面上的不连续点，并且在等离子体蚀刻薄膜时广泛使用。图3(a)示出了低偏置工艺(表1a)条件下蚀刻的硅的SEM图像，低偏置工艺条件应该使Si蚀刻速率和SiO2蚀刻速率之间的选择率最大化。图3(b)示出了整个蚀刻使用100W的连续偏置所蚀刻的硅的SEM图像。正如预期的，观察到明显提高的表面粗糙度。在表1b)中可以看出该晶片的工艺条件。然而，正如下面更详细地解释的，使用该蚀刻工艺不可接受地产生较差的硅比氧化物的选择率。图3(c)示出了根据使用表1c所描述的工艺条件的本发明的循环工艺所蚀刻的硅的SEM图像。可以看出，得到了具有低程度的粗糙度的极好表面。可以观察到没有可见伪像(artefact)。这通过图4所示的AFM数据而被证实。图4(a)表示了通常现有技术处理之后所得到的AFM数据。通过使用表1a)描述的高选择率工艺，观察到5.9nm的表面粗糙度值Ra。图4(b)示出了当分析使用表1c的工艺条件所蚀刻的硅时所得到的AFM数据。观察到测得的粗糙度Ra为0.97nm的光滑表面轮廓。
根据表1a)-表1c)中描述的三种工艺的蚀刻选择率、速率和粗糙度函数的结果示于表2。
表2：表1中描述的三种工艺的蚀刻速率、选择率和表面粗糙度。
表2所示的数据清楚地表明，循环工艺(1c)相比于利用100W的高RF偏置的连续工艺提供了显著提高的选择率。然而，用连续100W RF偏置(70:1)得到的选择率(硅比二氧化硅)用于TSV露出蚀刻是不能接受的，用循环工艺得到的提高的170:1的硅比二氧化硅的选择率用于TSV露出蚀刻是可接受的。虽然用0W偏置工艺观察到高的硅比二氧化硅的选择率，但这会引起不可接受的差表面粗糙度。
本发明可以与检测通孔的末端何时露出的端点检测系统结合。这种类型的端点检测系统在本申请人的早期欧洲专利申请12192364.3中公开，其全部内容通过引用并入本文中。该端点检测系统可以与本发明相结合。在与本发明相对简单的结合中，端点检测系统记录通孔末端露出的时间。在更复杂的结合中，通孔末端露出的检测用于触发工艺参数的调整。另外或可替代地，在末端露出后，可以执行所定义的循环次数，以便获得期望的通孔高出半导体的最终表面的暴露高度。所有这些变体型都在本发明的范围内。

Claims (26)

1.一种蚀刻半导体衬底以露出掩埋在所述半导体衬底内的一个或多个要素的方法，所述方法包括以下步骤：
使用等离子体执行第一蚀刻步骤，在所述第一蚀刻步骤中，对所述半导体衬底施加偏置功率以产生电偏置；
在无偏置功率或偏置功率低于所述第一蚀刻步骤期间施加的偏置功率的条件下执行第二蚀刻步骤；并且
交替重复所述第一蚀刻步骤和所述第二蚀刻步骤。
2.根据权利要求1所述的方法，其中，在所述第一蚀刻步骤期间，所述偏置功率是脉冲的。
3.根据权利要求2所述的方法，其中，在所述第一蚀刻步骤期间，所述偏置功率是脉冲的，且具有10％至50％的占空比。
4.根据权利要求1所述的方法，其中，在所述第一蚀刻步骤期间，对所述半导体衬底连续施加所述偏置功率。
5.根据权利要求1至4中任意一项所述的方法，其中，所述第二蚀刻步骤是等离子体蚀刻步骤。
6.根据权利要求1至4中任意一项所述的方法，其中，在所述第一蚀刻步骤期间施加的偏置功率，或者在第一蚀刻步骤和第二蚀刻步骤期间施加的偏置功率是RF功率。
7.根据权利要求1至4中任意一项所述的方法，其中，所述半导体衬底是硅。
8.根据权利要求1至4中任意一项所述的方法，其中，所述要素包括外保护层。
9.根据权利要求8所述的方法，其中，所述外保护层是氧化物层。
10.根据权利要求9所述的方法，其中，所述外保护层是二氧化硅。
11.根据权利要求1所述的方法，其中，所述要素是通孔。
12.根据权利要求11所述的方法，其中，所述要素是硅通孔(TSV)。
13.根据权利要求12所述的方法，其中，所述硅通孔(TSV)均包括二氧化硅的外保护层，所述半导体衬底是硅，并且在无偏置功率或偏置功率低于所述第一蚀刻步骤期间施加的偏置功率的条件下执行所述第二蚀刻步骤以产生大于100:1的硅比二氧化硅的选择率。
14.根据权利要求13所述的方法，其中，在无偏置功率或偏置功率低于所述第一蚀刻步骤期间施加的偏置功率的条件下执行所述第二蚀刻步骤以产生大于150:1的硅比二氧化硅的选择率。
15.根据权利要求12至14中任一项所述的方法，其中，交替重复所述第一蚀刻步骤和所述第二蚀刻步骤以产生由原子力显微镜测量为2nm以下的表面粗糙度Ra。
16.根据权利要求15所述的方法，其中，交替重复所述第一蚀刻步骤和所述第二蚀刻步骤以产生由原子力显微镜测量为1nm以下的表面粗糙度Ra。
17.根据权利要求1至4中任意一项所述的方法，其中，交替重复所述第一蚀刻步骤和所述第二蚀刻步骤至少10次。
18.根据权利要求1至4中任意一项所述的方法，其中，所述第一蚀刻步骤和所述第二蚀刻步骤均执行0.5秒至10秒的时间。
19.根据权利要求1至4中任意一项所述的方法，其中，使用由含氟气体形成的等离子体来执行所述第一蚀刻步骤和可选的所述第二蚀刻步骤。
20.根据权利要求19所述的方法，其中，所述含氟气体为SF6。
21.根据权利要求1至4中任意一项所述的方法，其中，在偏置功率低于所述第一蚀刻步骤期间施加的偏置功率的条件下执行所述第二蚀刻步骤，以便提高蚀刻所述半导体衬底比蚀刻所述要素的选择率。
22.根据权利要求21所述的方法，其中，执行所述第二蚀刻步骤以提供大于100:1的半导体衬底比要素的选择率。
23.根据权利要求22所述的方法，其中，执行所述第二蚀刻步骤以提供大于150:1的半导体衬底比要素的选择率。
24.根据权利要求1至4中任意一项所述的方法，其中，所述第一蚀刻步骤和所述第二蚀刻步骤与多种工艺参数相关，并且在检测工艺条件时改变所述工艺参数。
25.根据权利要求24所述的方法，其中，检测的工艺条件是所述要素的露出。
26.一种蚀刻未掩蔽的半导体衬底的方法，包括以下步骤：
使用等离子体执行第一蚀刻步骤，在所述第一蚀刻步骤中，对所述半导体衬底施加偏置功率以产生电偏置；
在无偏置功率或偏置功率低于所述第一蚀刻步骤期间施加的偏置功率的条件下执行第二蚀刻步骤；并且
交替重复所述第一蚀刻步骤和所述第二蚀刻步骤。
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