CN106653532A - 用于对蚀刻工艺进行先进的离子控制的方法和系统 - Google Patents

用于对蚀刻工艺进行先进的离子控制的方法和系统 Download PDF

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Abstract

本发明涉及用于对蚀刻工艺进行先进的离子控制的方法和系统。将衬底设置在处理模块内的衬底支架上。所述衬底包括覆盖靶材料的掩模材料，其中所述靶材料中的至少一个部分通过所述掩模材料中的开口暴露。产生暴露于所述衬底的等离子体。在第一持续时间在对应于高偏置电压电平的第一偏置电压设置下在所述衬底支架施加偏置电压。在所述第一持续时间结束后的第二持续时间在对应于低偏置电压电平的第二偏置电压设置下在所述衬底支架施加偏置电压。所述第二偏置电压设置大于0V。以交替和连续的方式重复第一持续时间和第二持续时间持续去除暴露在所述衬底上的所要求量的所述靶材料所必需的总的时间段。

Description

用于对蚀刻工艺进行先进的离子控制的方法和系统
技术领域
本发明涉及半导体器件制造。
背景技术
许多现代的半导体芯片制造工艺包括产生等离子体，离子和/或自由基成分源于该等离子体，以用于直接或间接地影响暴露于等离子体的衬底的表面上的变化。例如，各种基于等离子体的工艺可用于从衬底表面蚀刻材料、沉积材料到衬底表面上、或修改已经存在于衬底表面上的材料。等离子体通常通过在受控环境中施加射频(RF)功率至处理气体来产生，使得该处理气体被激励并转换成所需要的等离子体。等离子体的特性受许多工艺参数的影响，这些工艺参数包括但不限于处理气体的材料组成、处理气体的流率、等离子体产生区域和周围结构的几何特征、处理气体和周围材料的温度、所施加的RF功率的频率和幅值、和被施加以将等离子体的带电成分朝向衬底吸引的偏置电压等等。理解并控制可能影响所产生的等离子体如何与衬底相互作用的工艺参数中的一些，特别是有关偏置电压的产生和应用，这是有意义的。就是这样的背景下，产生本发明。
发明内容
在一示例性的实施方式中，公开了一种用于在半导体器件的制造中对靶材料进行等离子体蚀刻的方法。该方法包括(a)用于将衬底设置在处理模块内的衬底支架上的操作。所述衬底包括覆盖靶材料的掩模材料，其中所述靶材料中的至少一个部分通过所述掩模材料中的开口暴露。该方法包括(b)用于产生暴露于所述衬底的等离子体的操作。该方法包括(c)用于在第一持续时间在对应于高偏置电压电平的第一偏置电压设置下在所述衬底支架施加偏置电压的操作。该方法包括(d)用于在所述第一持续时间结束后的第二持续时间在对应于低偏置电压电平的第二偏置电压设置下在所述衬底支架施加偏置电压的操作。所述第二偏置电压设置大于0V。并且所述第二偏置电压设置为足够低，以避免离子诱导去除所述掩模材料。该方法包括(e)用于以交替和连续的方式重复操作(c)和(d)持续去除暴露在所述衬底上的所要求量的所述靶材料所必需的总的时间段。
在一示例性实施方式中，公开了一种用于在半导体器件的制造中对靶材料进行等离子体蚀刻的系统。所述系统包括：被配置为支撑暴露于等离子体的衬底的衬底支架。所述系统包括：射频(RF)电源，其被连接以产生并传送RF信号到所述衬底支架以在所述衬底支架处产生偏置电压。所述RF电源包括第一RF产生器、第二RF产生器、RF同步逻辑和阻抗匹配电路。所述第一RF产生器和所述第二RF产生器被构造成彼此独立地运行。所述RF同步逻辑被配置来使所述第一RF产生器和所述第二RF产生器的运行同步，以便能够针对两个交替处理状态中的每一个在所述衬底支架处产生所要求的偏置电压。
在一示例性的实施方式中，公开了一种用于在半导体器件的制造中对靶材料进行等离子体蚀刻的方法。该方法包括(a)用于将衬底设置在处理模块内的衬底支架上的操作。所述衬底包括覆盖靶材料的掩模材料，其中所述靶材料中的至少一个部分通过所述掩模材料中的开口暴露。该方法包括(b)用于产生暴露于所述衬底的等离子体的操作。该方法包括(c)用于在第一持续时间在对应于高偏置电压电平的第一偏置电压设置下在所述衬底支架施加偏置电压的操作。该方法包括(d)用于在所述第一持续时间结束后的第二持续时间在对应于低偏置电压电平的第二偏置电压设置下在所述衬底支架施加偏置电压的操作。所述第二偏置电压设置大于0V。并且所述第二偏置电压设置为足够低，以避免离子诱导去除所述掩模材料。该方法还包括操作(e)，其中，在所述第二持续时间结束后的在第三持续时间在所述衬底支架施加零偏置电压。该方法还包括(f)以连续的方式重复操作(c)、(d)和(e)持续去除暴露在所述衬底上的所要求量的所述靶材料所必需的总的时间段的操作。
具体而言，本发明的一些方面可以阐述如下：
1.一种用于在半导体器件的制造中对靶材料进行等离子体蚀刻的方法，该方法包括：
(a)将衬底设置在处理模块内的衬底支架上，其中，所述衬底包括覆盖靶材料的掩模材料，其中所述靶材料中的至少一个部分通过所述掩模材料中的开口暴露；
(b)产生暴露于所述衬底的等离子体；
(c)在第一持续时间在对应于高偏置电压电平的第一偏置电压设置下在所述衬底支架处施加偏置电压；
(d)在所述第一持续时间结束后的第二持续时间在对应于低偏置电压电平的第二偏置电压设置下在所述衬底支架处施加偏置电压，其中所述第二偏置电压设置大于0V，并且其中所述第二偏置电压设置为足够低，以避免离子诱导去除所述掩模材料；以及
(e)以交替和连续的方式重复操作(c)和(d)持续去除暴露在所述衬底上的所要求量的所述靶材料所必需的总的时间段。
2.根据条款1所述的方法，其中所述掩模材料对暴露于所述等离子体中的化学蚀刻是有抗性的，并且，其中对于暴露于所述等离子体中的所述掩模材料的离子诱导去除，需要阈值偏置电压，使得当施加到所述衬底支架的偏置电压在所述阈值偏置电压以下时，所述掩模材料不会经受离子诱导的溅射，并且其中，在操作(d)中的所述第二偏置电压设置是在所述阈值偏置电压附近，以及
其中根据施加到所述衬底支架的偏置电压，所述靶材料经受暴露于所述等离子体的化学蚀刻和离子辅助的蚀刻两者。
3.根据条款2所述的方法，其中用于在操作(b)中产生所述等离子体的处理气体混合物包含氧气和钝化气体。
4.根据条款3所述的方法，其中所述掩模材料是SiO2、SiN、SiON和Si-ARC中的一种或多种，并且
其中所述靶材料是光致抗蚀剂材料、碳材料、经掺杂的碳材料、经碳掺杂的材料、硅材料和金属中的一种或多种。
5.根据条款1所述的方法，其中，对应于所述高偏置电压电平的所述第一偏置电压设置是在从约400V延伸至约3000V的范围内，并且
其中，对应于所述低偏置电压电平的所述第二偏置电压设置是在从约20V延伸至约300V的范围内。
6.根据条款1所述的方法，其中所述第一持续时间为至少1秒，且其中所述第二持续时间为至少1秒。
7.根据条款1所述的方法，其中所述第一持续时间小于100毫秒，并且其中所述第二持续时间小于100毫秒。
8.根据条款7所述的方法，其中所述第一持续时间和所述第二持续时间一起限定偏置电压循环，其中所述偏置电压的循环的频率与被传送到衬底支架以产生所述偏置电压的射频(RF)信号的频率是在相同的数量级。
9.根据条款1所述的方法，其中所述第一持续时间不同于所述第二持续时间。
10.根据条款1所述的方法，其中所述第一持续时间基本上等于所述第二持续时间。
11.根据条款1所述的方法，其中在操作(d)中在所述第二持续时间期间施加的所述第二偏置电压通过连续波射频(RF)信号产生，并且
其中，在操作(c)中在所述第一持续时间期间施加的所述第一偏置电压是通过将RF信号添加到连续波RF信号而产生的。
12.根据条款11所述的方法，其中所述第一持续时间不到所述第一持续时间和所述第二持续时间的总和的10％。
13.根据条款1所述的方法，其还包括：
在所述第一持续时间期间与操作(c)结合，提供较低的初级线圈功率，以产生在操作(b)暴露于所述衬底的所述等离子体；以及
在所述第二持续时间期间与操作(d)结合，提供较高的初级线圈功率，以产生在操作(b)暴露于所述衬底的所述等离子体。
14.根据条款13所述的方法，其中所述较低的初级线圈功率是在从约50瓦(W)延伸至约2000W的范围内，并且其中
所述较高的初级线圈功率是在从约2000W延伸至约5000W的范围内。
15.根据条款1所述的方法，其中，在操作(c)中的在所述第一持续时间在对应于所述高偏置电压电平的所述第一偏置电压设置下在所述衬底支架施加偏置电压包括：传送较高频率的射频(RF)信号到所述衬底支架，以在对应于所述高偏置电压电平的所述第一偏置电压设置下在所述衬底支架处产生所述偏置电压，以及
其中在操作(d)中的在所述第二持续时间在对应于所述低偏置电压电平的所述第二偏置电压设置下在所述衬底支架施加偏置电压包括：传送较低频率的射频(RF)信号到所述衬底支架，以在对应于所述低偏置电压电平的所述第二偏置电压设置下在所述衬底支架处产生所述偏置电压。
16.根据条款15所述的方法，其中在操作(c)中在所述第一持续时间期间传送的所述RF信号具有在从约13兆赫(MHz)延伸至约60MHz的范围内的频率，并且
其中，在操作(d)中在所述第二持续时间期间传送的所述RF信号具有在从约400千赫(kHz)延伸至约2MHz的范围内的频率。
17.根据条款1所述的方法，其还包括：
在所述第一持续时间期间与操作(c)结合，提供较低的初级线圈功率，以在操作(b)产生暴露于所述衬底的所述等离子体；以及
在所述第二持续时间期间与操作(d)结合，提供较高的初级线圈功率，以在操作(b)产生暴露于所述衬底的所述等离子体，
其中，在操作(c)中的在所述第一持续时间在对应于所述高偏置电压电平的所述第一偏置电压设置下在所述衬底支架施加所述偏置电压包括：传送较高频率的射频(RF)信号到所述衬底支架，以在对应于所述高偏置电压电平的所述第一偏置电压设置下在所述衬底支架处产生所述偏置电压，以及
其中在操作(d)中的在所述第二持续时间在对应于所述低偏置电压电平的所述第二偏置电压设置下在所述衬底支架施加所述偏置电压包括：传送较低频率的RF信号到所述衬底支架，以在对应于所述低偏置电压电平的所述第二偏置电压设置下在所述衬底支架处产生所述偏置电压。
18.根据条款17所述的方法，其中所述较低的初级线圈功率是在从约50瓦特(W)延伸至约2000W的范围内，
其中所述较高的初级线圈功率是在从约2000W延伸至约5000W的范围内，
其中，在操作(c)中在所述第一持续时间期间传送的所述RF信号具有在从约13兆赫(MHz)延伸至约60MHz的范围内的频率，并且
其中，在操作(d)中在所述第二持续时间期间传送的所述RF信号具有在从约400千赫(kHz)延伸至约2MHz的范围内的频率。
19.一种用于在半导体器件的制造中对靶材料进行等离子体蚀刻的系统，所述系统包括：
被配置为支撑暴露于等离子体的衬底的衬底支架；
射频(RF)电源，其被连接以产生并传送RF信号到所述衬底支架以在所述衬底支架处产生偏置电压，所述RF电源包括第一RF产生器、第二RF产生器、RF同步逻辑和阻抗匹配电路，
其中，所述第一RF产生器和所述第二RF产生器被构造成彼此独立地运行，其中，所述RF同步逻辑被配置来使所述第一RF产生器和所述第二RF产生器的运行同步，以便能够针对两个交替处理状态中的每一个根据要求在所述衬底支架处产生所述偏置电压。
20.根据条款19所述的方法，其中所述RF同步逻辑被配置成使得在所述第一RF产生器和所述第二RF产生器之间能够通信，并且其中所述第一RF产生器被配置成作为主RF产生器运行，并且其中所述第二RF产生器被配置成响应于从所述第一RF产生器接收的信号作为从RF产生器运行，并且其中，所述第一RF产生器被配置成指令所述第二RF产生器何时输出RF信号到所述衬底支架。
21.一种用于在半导体器件的制造中对靶材料进行等离子体蚀刻的方法，该方法包括：
(a)将衬底设置在处理模块内的衬底支架上，其中，所述衬底包括覆盖靶材料的掩模材料，其中所述靶材料中的至少一个部分通过所述掩模材料中的开口暴露；
(b)产生暴露于所述衬底的等离子体；
(c)在第一持续时间在对应于高偏置电压电平的第一偏置电压设置下在所述衬底支架处施加偏置电压；
(d)在所述第一持续时间结束后的第二持续时间在对应于低偏置电压电平的第二偏置电压设置下在所述衬底支架处施加偏置电压，其中所述第二偏置电压设置大于0V，并且其中所述第二偏置电压设置为足够低，以避免离子诱导去除所述掩模材料；
(e)在所述第二持续时间结束后的在第三持续时间在所述衬底支架处施加零偏置电压；以及
(f)以连续的方式重复操作(c)、(d)和(e)持续去除暴露在所述衬底上的所要求量的所述靶材料所必需的总的时间段。
本发明的其他方面和优点将根据下文的详细描述、结合以示例性方式图解本发明的附图将变得明显。
附图说明
图1A根据本发明的一些实施方式示出了穿过被制备的用于等离子体蚀刻处理的示例性衬底的一部分的竖直截面图。
图1B示出了穿过图1A的示例性衬底的一部分的在执行等离子体蚀刻处理后的竖直截面图。
图2根据本发明的多个实施方式示出了一示例性衬底处理模块。
图3A根据本发明的一些实施方式示出了针对布置在衬底上的覆盖式(blanket)氧化硅掩模材料的蚀刻速率与所施加的偏置电压的示例性关系曲线图。
图3B根据本发明的一些实施方式示出了针对布置在衬底上的覆盖式光致抗蚀剂靶材料的蚀刻速率与所施加的偏置电压的示例性关系曲线图。
图4A根据本发明的一些实施方式示出了用于提供先进的离子控制以改善对靶材料的蚀刻的方法的流程图。
图4B根据本发明的一些实施方式示出了对应于图4A的方法的偏置电压与时间的示例性关系曲线图。
图5A根据本发明的一些实施方式示出了用于提供先进的离子控制以改善对靶材料的蚀刻的方法的流程图。
图5B根据本发明的一些实施方式示出了对应于图5A的方法的、组合了图4B的偏置电压与时间的示例性关系曲线图的初级线圈功率与时间的示例性关系曲线图。
图6A根据本发明的一些实施方式示出了用于提供先进的离子控制以改善对靶材料的蚀刻的方法的流程图。
图6B根据本发明的一些实施方式示出了对应于图6A的方法的、组合了图4B的偏置电压与时间的示例性关系曲线图的偏置电压产生器RF信号频率与时间的示例性关系曲线图。
图7A根据本发明的一些实施方式示出了用于提供先进的离子控制以改善对靶材料的蚀刻的方法的流程图。
图7B根据本发明的一些实施方式对应于图7A示出了偏置电压与时间的示例性关系曲线图和对应的偏置电压产生器RF信号频率与时间的示例性关系曲线图以及对应的初级线圈功率与时间的示例性关系曲线图。
图8A根据本发明的一些实施方式示出了用于提供先进的离子控制以改善对靶材料的蚀刻的方法的流程图。
图8B根据本发明的一些实施方式对应于图8A示出了偏置电压与时间的示例性关系和对应的偏置电压产生器RF信号频率与时间的示例性关系曲线图以及对应的初级线圈功率与时间的示例性关系曲线图。
图9根据本发明的一些实施方式示出了RF电源的一个示例，其中第一RF发生器和第二RF发生器用于提供RF信号到衬底支架，以在衬底处产生偏置电压。
具体实施方式
在下面的描述中，阐述了许多具体细节以提供对所呈现的实施方式的透彻理解。然而，对于本领域技术人员而言，显而易见的是，在没有这些具体细节中的一些或全部的情形下可以实施本发明。在其他情形下，未详细描述公知的处理操作，以避免不必要地使所公开的实施方式难以理解。
本文公开了用于改进在半导体器件制造工艺中从衬底等离子体蚀刻材料的方法和系统。在一示例性实施方式中，如本文中所使用的术语衬底指的是半导体晶片。然而，应该理解的是，在其他实施方式中，如本文所使用的术语衬底可以指由蓝宝石、GaN、GaAs或SiC、或其他衬底材料形成的衬底，并且可以包括玻璃面板/衬底、金属箔、金属片、高分子材料、或类似物。另外，在多种实施方式中，在本文中所提到的衬底在形态、形状和/或尺寸方面可以不同。例如，在一些实施方式中，在本文中所提到的衬底可以对应于200mm(毫米)的半导体晶片、300mm的半导体晶片、或450mm的半导体晶片。此外，在一些实施方式中，在本文中所提到的衬底可以对应于非圆形衬底，例如用于平板显示器或类似物的矩形衬底，以及其他形状。
图1A根据本发明的一些实施方式示出了穿过被制备的用于等离子体蚀刻处理的示例性衬底101的一部分的竖直截面图。应当理解的是，衬底101由多层特定形状的不同的导体和绝缘体/介电材料组成，以形成晶体管器件和连接晶体管器件的各种终端和栅极的导线，以便形成预定的集成电路。为了便于描述，衬底101的基部101A表示这种多层不同材料积聚到特定点的集体积聚，在该特定点形成附加的结构。
图1A示出了设置在衬底101的基部101A上的靶材料152层，在靶材料152上设置有掩模材料154层。开口156穿过掩模材料154形成以使下伏的靶材料152的区域暴露。利用这种结构，进行等离子体蚀刻处理以去除在开口156的底部暴露的靶材料152的一部分。
图1B示出了穿过图1A的示例性衬底101的一部分的在执行等离子体蚀刻处理后的竖直截面图。图1B示出了靶材料152的通过开口156暴露于等离子体蚀刻处理的部分被去除。对应于靶材料152的被去除的部分的开口具有延伸穿过掩模材料154和靶材料152两者的总的开口高度160和开口宽度158。开口宽度158可对应于集成电路布局的关键尺寸(CD)。开口高度160与开口宽度158的比值限定了开口的深宽比。
在现代的半导体器件的制造中，高深宽比(HAR)蚀刻已成为一种显著的挑战。例如，在导体蚀刻工艺中，碳的HAR蚀刻是一种特别的挑战，但只是许多现存的有关HAR的挑战之一。在HAR蚀刻工艺中，通常在靶材料152的蚀刻速率和靶材料152的相对于覆盖在靶材料152上的掩模材料154的蚀刻选择比之间进行权衡。更具体地，为了提高靶材料152的蚀刻速率，牺牲靶材料152的相对于上覆的掩模材料154的某种数量的蚀刻选择比可能是必要的。此外，在一些蚀刻处理中，较高的偏置电压施加在衬底101层次以便将等离子体的带电成分(例如，离子)以更直接的方式朝向衬底101吸引，从而实现对靶材料152的更快的蚀刻速率以及相应地靶材料152的更好的深宽比依赖性蚀刻(ARDE)。然而，在一些处理中，靶材料152相对于掩模材料154的蚀刻选择比随着在衬底101层次施加的偏置电压增大而迅速下降。
在一些蚀刻应用中，以低占空比，例如，以低于50％的在衬底101层次所施加的高电压偏置与所施加的零偏置电压的比例，执行高电压偏置脉冲(HVBP)蚀刻处理，以改善靶材料152相对于掩模材料154的蚀刻选择性。但，经验表明，在HAR几何结构下，当零偏置电压存在于衬底101层次时，随着深宽比增大，靶材料152的蚀刻速率变得非常低(甚至接近零)。此外，除了靶材料152的蚀刻速率和靶材料152相对于掩模材料154的蚀刻选择比之间的权衡问题外，还会存在有关HVBP和/或连续波(CW)蚀刻处理的其他问题，例如难以进行轮廓控制、孔变形(distortion)和/或顶端堵塞。例如，对于用于下一代的三维NAND器件的较厚的碳掩模材料层和较小的关键尺寸，需要改进的方法和系统，例如本文描述的那些，以满足关于蚀刻速率、靶对掩模的选择比、轮廓控制、孔变形、和/或顶部堵塞等等的工艺规范。
图2根据本发明的多个实施方式示出了一示例性的衬底处理模块100。处理模块100包括被配置成保持暴露于等离子体处理环境的衬底101的衬底支架102，在该等离子体处理环境中产生等离子体104。本公开内容主要涉及一些装置、系统和方法，通过这些装置、系统和方法，偏置电压、初级线圈功率和偏置电压RF信号频率这样的一个或多个工艺参数被系统地控制，以改善对靶材料152的HAR蚀刻，而不损坏上覆的掩模材料154。为了提供示例性的背景，处理模块100作为感应耦合等离子体(ICP)处理模块描述。然而，应该理解的是，在其他实施方式中，处理模块100可被定义为在半导体制造中使用的其他类型的处理模块。
处理模块100被配置为使得衬底101能暴露于基于等离子体的处理操作以便以预定的和受控的方式修改衬底101的特性。处理模块100包括由周边结构限定的室103，室103包括一个或更多个壁结构103A、底部结构103B和顶部结构103C。在一些实施方式中，顶部结构103C由能够传送射频信号的材料形成，该材料如石英或陶瓷等等。室103可以由导电材料形成，并且具有与基准接地电位106的电连接。
处理模块100包括设置在顶部结构103C上方的线圈组件105。RF电源107通过连接件109被连接以供应RF功率(RF信号)至线圈组件105。供应至线圈组件105的RF功率在本文被称为初级线圈功率。在多种实施方式中，RF电源107包括一个或多个RF产生器和相关的阻抗匹配电路，以提供射频功率到线圈组件105的适当的传送。
在多种实施方式中，RF电源107可包括在一个或多个频率下运行的一个或多个RF信号产生器。多个RF信号频率可以在同一时间提供给线圈组件105。在一些实施方案中，由RF电源107输出的信号频率设置在从1kHz(千赫兹)延伸到100MHz(兆赫)的范围内。在一些实施方式中，由RF电源107输出的信号频率被设置在从400kHz延伸到60MHz的范围内。在一些实施方式中，RF电源107被设置以产生在2MHz、27MHz和60MHz的频率下的RF信号。在一些实施方式中，RF电源107被设置为产生在从约2MHz延伸至约60MHz的频率范围内的一个或多个高频RF信号，以及产生在从约100kHz延伸至约2MHz的频率范围内的一个或多个低频RF信号。应当理解的是，上述RF信号的频率范围以举例的方式提供。在实践中，RF电源107可以被配置为根据需要产生具有基本上任何频率的基本上任何RF信号以在室103内产生等离子体104。另外，RF电源107可包括基于频率的滤波，即，高通滤波和/或低通滤波，以确保特定的RF信号频率被传送到线圈组件105。
在一些实施方式中，处理模块100包括可关闭的访问端口111，例如闸门阀或其他部件，可以通过访问端口111将衬底101传送进出室103。处理模块100还包括多个处理气体供给端口113A、113B、113C，一种或多种处理气体组合物可通过它们被提供给室103的在衬底支架102上的内部区域。在操作期间，操作处理气体供应源115以分别通过一个或多个连接线117A、117B、117C输送一种或多种处理气体组合物到处理气体供给端口113A、113B、113C，并且将RF功率从RF电源107输送到线圈组件105，使得该RF功率在顶部结构103C下方且在衬底支架102上方的等离子体产生区域内产生电磁场，以将等离子体产生区域内的一种或多种处理气体组合物变换成等离子体104。然后，等离子体104的反应性成分，如离子和/或自由基，与衬底101的暴露表面部分相互作用。
处理模块100包括多个侧通风结构119，气体和副产品材料可以穿过侧通风结构119流到与排放模块123连接的排放口121，排放模块123被配置为施加负压到室103的内部，以促进使用过的处理气体和副产品材料的排放。此外，在一些实施方式中，衬底支架102被配置为通过连接件127从偏置RF电源125接收偏置RF功率，使得在衬底支架102上产生偏置电压，以便将离子从等离子体104朝向衬底支架102和保持在衬底支架102上的衬底101吸引。在多种实施方式中，RF电源125包括一个或多个RF产生器和相关的阻抗匹配电路，以使射频功率适当地传送到衬底支架102。
在各种实施方式中，RF电源125可包括在一种或多种频率下运行的一个或多个RF信号产生器。多个RF信号频率可以在同一时间被提供到衬底支架102。在一些实施方式中，由RF电源125输出的信号频率被设置在从1kHz(千赫兹)延伸到100MHz(兆赫)的范围内。在一些实施方式中，由RF电源125输出的信号频率被设置在从400kHz延伸到60MHz的范围内。在一些实施方式中，RF电源125被设置以产生在2MHz、27MHz和60MHz的频率下的RF信号。在一些实施方式中，RF电源125被设置为产生在从约2MHz延伸至约60MHz的频率范围内的一个或多个高频RF信号，以及产生在从约100kHz延伸至约2MHz的频率范围内的一个或多个低频RF信号。应当理解的是，上述RF信号的频率范围以举例的方式提供。在实践中，RF电源125可以被配置为根据需要产生具有基本上任何频率的基本上任何RF信号以在衬底101处产生预定的偏置电压。另外，RF电源125可包括基于频率的滤波，即，高通滤波和/或低通滤波，以确保特定的RF信号频率被传送到衬底支架102。
虽然处理模块100描绘了ICP处理模块的一个示例，但在多种实施方式中，处理模块100可以是在半导体器件的制造中使用的基本上任何类型的处理模块。例如，在一些实施方式中，处理模块100可以是电容耦合等离子体(CCP)处理模块，其中，替代在ICP处理模块中使用的线圈组件105，CCP处理模块包括布置在室103内的一个或多个电极，RF功率被输送到该一个或多个电极。在CCP处理模块中，所述一个或多个电极可包括顶部电极(例如，喷头电极或固体电极等等)、底部电极(例如，静电卡盘或衬底支撑件等等)和侧边电极(例如，外围环形电极等等)中的一个或多个，其中，所述顶部电极、底部电极和侧边电极围绕等离子体产生区域配置。输送到CCP处理模块的一个或多个电极的射频功率被从该一个或多个电极通过存在于该等离子体产生区域内的一种或多种处理气体组合物传送到基准接地电位，并且在这样进行时，将在等离子体产生区域内的一种或多种处理气体组合物变换成等离子体104。
应当理解的是，上面提到的ICP和CCP处理模块的实施例为了便于描述以简化的方式进行了讨论。在现实中，处理模块100(无论是ICP、CCP、还是一些其他类型)是包括本文没有描述的许多组件的复杂系统。然而，对于本讨论应当理解的是，处理模块100(无论其类型如何)包括衬底支架102，该衬底支架102被配置成以安全的方式保持暴露于等离子体104的衬底101以使得能处理衬底101，从而获得特定的结果。可以由处理模块100进行的等离子体处理操作的实例包括蚀刻操作、沉积操作、和灰化操作等等。
关于衬底101，对掩模材料154和靶材料152进行选择，使得掩模材料154和靶材料152具有不同的蚀刻机制。具体地，掩模材料154被选择为抗化学蚀刻的，使得掩模材料154的蚀刻是离子驱动的。在一些实施方式中，掩模材料154被选择为使得在给定的等离子体蚀刻处理中去除掩模材料154将主要通过溅射机制进行。掩模材料154的实例包括SiO2、SiN、SiON、Si-ARC等等。相比于掩模材料154，靶材料152被选择为易发生化学蚀刻，使得靶材料152的蚀刻是化学驱动的且是离子辅助的。靶材料152的蚀刻可以通过离子与靶材料152的相互作用而增强。因此，离子辅助的化学蚀刻处理将有效地去除靶材料152的暴露部分。靶材料152的实例包括光致抗蚀剂材料、碳材料、经掺杂的碳材料、经碳掺杂的材料、硅材料、各种金属(如钨、钛等)、等等。
应当理解的是，掩模材料154是抗化学蚀刻的且易发生离子驱动的蚀刻，而靶材料152易发生化学蚀刻和离子辅助蚀刻两者。在一些实施方案中，靶材料152将包含与存在于所述掩模材料154中的化学成分不同的化学成分。掩模材料154和靶材料152可以基本上是具有上述蚀刻特性的暴露于将使用的特定的等离子体组合物的任何材料。
掩模材料154也被配置为使得入射在掩模材料154上的离子将需要具有动能的阈值量，以便通过溅射反应去除掩模材料154。由于入射到掩模材料154上的离子动能和在衬底101层次所施加的偏置电压之间的直接联系，因此，溅射掩模材料154所需的离子动能的该阈值量对应于在衬底101施加的阈值偏置电压。在等离子体蚀刻处理的过程中，由于掩模材料154不易发生化学蚀刻，因此，当所施加的偏置电压低于用于去除掩模材料154的阈值偏置电压时，则基本上没有由于等离子体成分(自由基/离子)与掩模材料154的相互作用而导致的掩模材料154的去除，而不论掩模材料154附近存在的离子密度如何都如此。更具体地说，当所施加的偏置电压小于用于去除掩模材料154的阈值偏置电压时，在衬底101附近的等离子体内的离子密度的增大不会影响掩模材料154的蚀刻速率。然而，当所施加的偏置电压超过用于去除掩模材料154的阈值偏置电压时，掩模材料154的蚀刻速率将随着所施加的偏置电压的增大以基本上线性的方式增大。而且，当所施加的偏置电压超过用于去除掩模材料154的阈值偏置电压时，在衬底附近的等离子体内的离子密度的增大会导致掩模材料154的蚀刻速率增大。
图3A根据本发明的一些实施方式示出了针对布置在衬底上的覆盖式氧化硅掩模材料154的蚀刻速率与所施加的偏置电压的示例性关系曲线图。图3A的示例对应于覆盖式氧化硅掩模材料154暴露于其中使用900sccm(标准立方厘米/分钟)的O2和100sccm的COS的处理气体混合物产生等离子体的等离子体蚀刻处理。如在图3A中的示例所示，用于去除掩模材料154的阈值偏置电压为约130V。在130V的阈值偏置电压以下，掩模材料154的蚀刻速率基本上是零。在130V的阈值偏置电压以上，所述掩模材料的蚀刻速率154随着所施加的偏置电压增大而以基本上线性的方式增大。
不同于掩模材料154，靶材料152将在衬底101层次没有施加偏置电压的情况下进行化学蚀刻。然而，随着偏置电压从零开始增大，靶材料152蚀刻速率将由于离子与靶材料152的相互作用的增强而增大，同样，在衬底附近的等离子体内的离子密度的增大将导致靶材料152的蚀刻速率增大。图3B根据本发明的一些实施方式示出了针对布置在衬底上的覆盖式光致抗蚀剂靶材料152的蚀刻速率与所施加的偏置电压的示例性关系曲线图。与图3A一样，图3B的示例对应于覆盖式光致抗蚀剂靶材料152暴露于其中使用900sccm(标准立方厘米/分钟)的O2和100sccm的COS的处理气体混合物产生等离子体的等离子体蚀刻处理。如图3B所示，在衬底层次施加零偏置电压的情况下，通过靶材料152与等离子体的成分的化学反应蚀刻靶材料152。并且，随着所施加的偏置电压从零开始增大，靶材料152的蚀刻速率相应地增大。因此，随着所施加的偏置电压从零增大至用于去除掩模材料154的阈值偏置电压，在靶材料152的蚀刻速率会相应增大，而掩模材料154的蚀刻速率基本上保持为零。
此外，随着所施加的偏置电压增大，由于离子从等离子体直接朝向衬底的较强的吸引力而导致蚀刻前缘(front)更直接朝向衬底移动。因此，如果所施加的偏置电压被设置成接近用于去除掩模材料154的阈值偏置电压，则掩模材料154的完整性将会保持，而相比于当所施加的偏置电压设置得较低时，靶材料152将更具方向性地朝向衬底支架被蚀刻。所施加的偏置电压越高，靶材料152的蚀刻速率将越高并且蚀刻特征的不利变形将会减少。鉴于上述情况，蚀刻处理窗包括从0V延伸到用于去除掩模材料154的阈值偏置电压范围内的所施加的偏置电压。在这一蚀刻处理窗内，偏置电压可被控制，以优化对靶材料152的离子辅助蚀刻，尤其是对于HAR应用，而不损害掩模材料154的完整性。本文公开了一些方法，这些方法用于利用该掩模材料154和靶材料152的不同的蚀刻反应以达到先进的离子控制，从而实现对靶材料152的更快的蚀刻速率，并实现靶材料152相对于掩模材料154的更高的蚀刻选择比，且实现蚀刻特征的更好的轮廓，以及实现蚀刻特征的较少的孔变形。
图4A根据本发明的一些实施方式示出了用于提供先进的离子控制以改善对靶材料152的蚀刻的方法的流程图。参考图2，该方法包括操作401，其中将衬底101设置在处理模块100内的衬底支架102上以进行等离子体蚀刻处理。如在图1A中所举例说明的，衬底101包括布置在靶材料152上的掩模材料154，靶材料152的一些部分通过掩模材料154中的开口暴露。该方法还包括用于产生暴露于衬底101的等离子体的操作403，该等离子体包括离子和活性成分，例如自由基。该方法还包括用于在对应于高偏置电压电平的第一偏置电压设置下在所述衬底支架102施加偏置电压的操作405。在一些实施方式中，第一偏置电压设置是在约400V延伸至约3000V的范围内。第一偏置电压设置为大于用于去除掩模材料154的阈值偏置电压。操作405被执行持续第一持续时间且对应于第一处理状态(A)。
从操作405，该方法进行到操作407，其中在衬底支架102施加的偏置电压被设置在对应于低偏置电压电平的第二偏置电压设置。操作407进行第二持续时间并对应于第二处理状态(B)。第二偏置电压设置是大于零。第二偏置电压设置为或者1)小于用于去除掩模材料154的阈值偏置电压，使得在第二偏置电压设置的施加过程中基本上没有掩模材料154被去除，或者2)基本上邻近用于去除掩模材料154的阈值偏置电压，使得在第二偏置电压设置的施加过程中去除很小量的掩模材料154。在一些实施方式中，第二偏置电压设置是在从约20V延伸至约300V的范围内，具体取决于用于去除掩模材料154的阈值偏置电压。在一些实施方式中，第二偏置电压设置(即，低偏置电压电平)的范围的高端设置在用于去除掩模材料154的阈值偏置电压或略高于该阈值偏置电压。该方法还包括操作409，其用于以交替和连续的方式重复操作405和407持续去除所要求数量的暴露的靶材料152所必要的总的时间段。
图4B根据本发明的一些实施方式示出了对应于图4A的方法的偏置电压与时间的示例性关系曲线图。第一偏置电压设置(H)是操作405的高偏置电压电平，并且对应于第一处理状态(A)。第二偏置电压设置(L)是操作407的低偏置电压电平，并且对应于所述第二处理状态(B)。第二偏置电压设置(L)是在用于去除掩模材料154的阈值偏置电压(TH)附近。根据操作409，偏置电压在第一处理状态A和第二处理状态B之间依次交替。在一些实施方式中，第一处理状态(A)的持续时间小于第二处理状态(B)的持续时间。然而，在一些实施方式中，第一处理状态(A)的持续时间大于所述第二处理状态(B)的持续时间。并且，在一些实施方式中，第一处理状态(A)的持续时间基本上等于所述第二处理状态(B)的持续时间。应当理解的是，掩模材料154在第二处理状态(B)期间被保留，并且掩模材料154在第一处理状态(A)期间被去除。因此，在多种实施方式中，处理状态(A)和处理状态(B)的各自的持续时间被设置并被控制，使得掩模材料154将持续通过整个等离子体蚀刻处理以达到暴露的靶材料152的所要求的量已去除的结束条件，以及使得该掩模材料154的被去除部分不会干扰或不利地影响在到达结束条件之前等离子体蚀刻处理的延续。
应当理解的是，第一处理状态(A)(其中，所述偏置电压设置处于高偏置电压电平)提供对靶材料152的快速蚀刻速率和对蚀刻特征变形的控制。还应该理解的是，第二处理状态(B)(其中，所述偏置电压设置为在低偏置电压电平)提供对靶材料152相对于掩模材料154的蚀刻选择比的控制，同时保持对靶材料154的有效的蚀刻速率。另外，应该理解的是，图4A的方法相比于其中所述偏置电压在第二处理状态(B)变为零的不同方法提供了对于靶材料152的更好的整体蚀刻速率。
在图4A的方法的一些实施方式中，处理状态(A)和(B)的各自的持续时间按秒数量级设置。这些实施方式被称为用于等离子体蚀刻的先进的混合模式脉冲(AMMP)方法。在AMMP方法期间，当偏置电压在不同的处理状态(A)和(B)中改变时，等离子体以连续的方式被保持。在多种实施方式中，产生等离子体，以使上面讨论的掩模材料154和靶材料152的不同的刻蚀机制能够实现。在一些示例性的实施方式中，可使用包括氧气与附加的钝化气体(诸如碳聚合物和/或硫聚合物)的处理气体混合物来产生等离子体。例如，在一些实施方式中，使用1000sccm的氧气和100sccm的COS的处理气体混合物来产生等离子体。然而，应该理解，在其他实施方式中，可以使用基本上任何其他处理气体混合物来产生等离子体，只要实现掩模材料154和靶材料152的不同的蚀刻机制即可。另外，参考图2，在多种实施方式中，可以根据需要，设置在室103内的处理气体混合物的流率以便能够产生和稳定等离子体。在一些示例性的实施方式中，室103内的压强被保持在从约2毫托(mTorr)延伸到约100mTorr的范围内。替代地，在一些示例性的实施方式中，室103内的压强被保持在从约10毫托(mTorr)延伸到约30mTorr的范围内。另外，参考图2，在一些示例性实施方式中，供应到线圈组件105中的初级线圈功率是在从约100瓦(W)延伸到约5000W的范围内。
在图4A的方法的一些实施方式中，处理状态(A)和(B)对应于相同的偏置电压脉冲周期的相应部分，该偏置电压以被传送来产生该偏置电压的频率的数量级的频率被施以脉冲。这些实施方式的RF信号被称为用于等离子体蚀刻的经修改的高电压偏置电压脉冲(mHVBP)方法。因此，在mHVBP方法中，每个偏置电压脉冲周期包括对应于处理状态(A)的高偏置电压持续时间和对应于处理状态(B)的低偏置电压持续时间。在一些实施方式中，mHVBP方法包括在从约10赫兹(Hz)延伸高达数千赫(kHz)的频率范围内的偏置电压的电平对电平脉冲(level-to-level pulsing)。因此，在mHVBP方法，处理状态(A)和(B)的各自的持续时间是在不到0.1毫秒(ms)和不到100毫秒的时间尺度。因此，在本mHVBP方法中的处理状态(A)和(B)的各自的持续时间比在AMMP方法中的处理状态(A)和(B)的各自的持续时间短约1000倍。此外，应该理解的是，在mHVBP方法期间，当偏置电压在不同的处理状态(A)和(B)中改变时，等离子体以连续的方式被保持。
在mHVBP方法中，对应于在处理状态(A)的高偏置电压电平的第一偏置电压设置是大于用于去除掩模材料154的阈值偏置电压的。并且，在mHVBP方法中，对应于在处理状态(B)的低偏置电压电平的第二偏置电压设置是大于零的，但不显著大于用于去除掩模材料154的阈值偏置电压，使得基本上没有掩模材料154在处理状态(B)期间被去除。在mHVBP方法期间，偏置电压保持在非零电平。换句话说，本文公开的mHVBP方法不包括其中所述偏置电压是零(即，关断)的状态。mHVBP方法代表一种双电平偏置电压脉冲方法，该双电平偏置电压脉冲方法用于提供先进的离子控制，以实现对更多的靶材料152的蚀刻，而不会失去更多的掩模材料154，同时增大靶材料152的蚀刻速率并增大靶材料152相对于掩模材料154的蚀刻选择比。
在一些实施方式中，图4A的方法可以以一定的方式实现，在该方式中，处理状态(B)对应于低偏置电压连续波(CW)处理，其中处理状态(A)对应于高偏置电压尖峰在低偏置CW处理的顶部上的添加。在这种方式中，处理状态(B)实际上是该处理的基线，并且处理状态(A)是通过以添加的方式引入高偏置电压尖峰生成。在一些实施方式中，对应于处理状态(A)的高偏置电压尖峰利用小于10％的占空比引入，这意味着处理状态(A)的持续时间小于处理步骤(A)和(B)的持续时间的总和的10％。在这些实施方式中，高偏置电压尖峰的添加可改善蚀刻轮廓控制，并提供与高偏置电压相关的其他处理益处，其中靶材料152相对于掩模材料154的蚀刻选择性的损失轻微。
图5A根据本发明的一些实施方式示出了用于提供先进的离子控制以改善对靶材料的蚀刻的方法的流程图。图5A的方法是图4A的方法的扩展。具体而言，图5A的方法包括如先前按照图4A所描述的操作401、403和409。然而，替代图4A的操作405和407，图5A的方法分别包括经修改的操作405A和407A。在操作405A中，在对应于第一处理状态(A)的第一持续时间，在对应于高偏置电压电平的第一偏置电压设置下在衬底支架102施加偏置电压，并且较低的初级线圈功率被供应到线圈组件105。在一些实施方式中，第一偏置电压设置是在约400V延伸至约3000V的范围内。第一偏置电压设置为大于用于去除掩模材料154的阈值偏置电压。在一些实施方式中，较低的初级线圈功率是在从约50W延伸至约2000W的范围内。在第一处理状态(A)中的较低的初级线圈功率对应于等离子体内的较低的离子密度。因此，在第一处理状态(A)中，当对掩模材料154进行离子诱导的溅射时，等离子体中的离子密度较低，从而减少可用于造成对掩模材料154进行离子诱导的溅射的离子的数量。
在操作407A，在对应于第二处理状态(B)的第二持续时间，在对应于低偏置电压电平的第二偏置电压设置下在衬底支架102施加偏置电压，并且较高的初级线圈功率被供给至线圈组件105。第二偏置电压被设置为使得将发生对掩模材料154的基本上为零离子诱导的溅射。在一些实施方式中，第二偏置电压设置是在从约20V延伸至约300V的范围内，具体取决于用于去除掩模材料154的阈值偏置电压。在一些实施方式中，较高的初级线圈功率是在从约2000W延伸至约5000W的范围内。在第二处理状态(B)中的较高的初级线圈功率对应于等离子体中的较高的离子密度。因此，在第二处理状态(B)中，当掩模材料154不进行离子诱导的溅射时，等离子体中的离子密度较高，从而增加可用于对靶材料152进行蚀刻的离子的数量。在一些实施方式中，靶材料152的蚀刻速率与等离子体中的离子密度是成正比的。
图5B根据本发明的一些实施方式示出了对应于图5A的方法的、组合了图4B的偏置电压与时间的示例性关系曲线图的初级线圈功率与时间的示例性关系曲线图。如图5B所示，初级线圈功率从处理状态(A)中的较低的初级线圈功率(LCP)改变至在处理状态(B)中的较高的线圈功率(HCP)，再到处理状态(A)中的较低的初级线圈功率(LCP)，依此类推。如在图5B中所示，图5A的方法以相互成反相同步关系对应于初级线圈功率和偏置电压的脉冲。
在图5A的方法中，根据将偏置电压设置在离子诱导蚀刻掩模材料154的阈值偏置电压以下，增大等离子体中的离子密度。在这种方式中，靶材料152的蚀刻速率通过离子浓度的增大而增大，同时，由于偏置电压是接近或低于用于离子诱导蚀刻掩模材料154的阈值偏置电压，因而不蚀刻掩模材料154。利用图5A中的方法，靶材料152的蚀刻速率增大，而没有进一步损失掩模材料154。另外，利用图5A中的方法，靶材料152相对于掩模材料154的蚀刻选择比增大，并且蚀刻特征的不利的变形减少。
图6A根据本发明的一些实施方式示出了用于提供先进的离子控制以改善对靶材料的蚀刻的方法的流程图。图6A的方法是图4A的方法的扩展。具体而言，图6A的方法包括如先前按照图4A所描述的操作401、403和409。然而，替代图4A的操作405和407，图6A的方法分别包括经修改的操作405B和407B。在操作405B中，在对应于第一处理状态(A)的第一持续时间，在对应于高偏置电压电平的第一偏置电压设置下在衬底支架102施加偏置电压，其中，该偏置电压通过传送较高频率的RF信号到衬底支架102而产生。在一些实施方式中，第一偏置电压设置是在约400V延伸至约3000V的范围内。第一偏置电压设置为大于用于去除掩模材料154的阈值偏置电压。在一些实施方式中，被传送以产生对应于高偏置电压电平的第一偏置电压设置的RF信号具有约13.56兆赫(MHz)的频率，其代表示例性的较高的频率。然而，应当理解，在其他实施方式中，用于产生对应于高偏置电压电平的第一偏置电压设置的较高的RF信号频率是在从约13MHz延伸至约60MHz的范围内。当使用较高频率的RF信号产生偏置电压时，衬底101附近的所产生的离子能量分布(IED)将呈现单峰分布。
在操作407B，在对应于第二处理状态(B)的第二持续时间，在对应于低偏置电压电平的第二偏置电压设置下在衬底支架102施加偏置电压，其中，该偏置电压通过传送较低频率的RF信号到衬底支架102而产生。第二偏置电压被设置为使得将发生对掩模材料154的基本上为零离子诱导的溅射。在一些实施方式中，第二偏置电压设置是在从约20V延伸至约300V的范围内，具体取决于用于去除掩模材料154的阈值偏置电压。在一些实施方式中，被传送以产生对应于低偏置电压电平的第二偏置电压设置的RF信号具有约2MHz、或1MHz或400千赫(kHz)的频率，其代表示例性的较低的频率。然而，应当理解，在其他实施方式中，用于产生对应于低偏置电压电平的第二偏置电压设置的较低的RF信号频率是在从约400kHz延伸至约2MHz的范围内。当使用较低频率的RF信号产生偏置电压时，衬底101附近的所产生的IED将呈现双峰分布，其中一个峰在分布的开始，并一个峰在分布的结束。
图6B根据本发明的一些实施方式示出了对应于图6A的方法的、组合了图4B的偏置电压与时间的示例性关系曲线图的偏置电压产生器RF信号频率与时间的示例性关系曲线图。如在图6B中所示，用于产生偏置电压的RF信号的频率从在处理状态(A)的较高频率(HF)改变至在处理状态(B)中的较低频率(LF)，再到处理状态(A)的较高频率(HF)，依此类推。如在图6B中所示，图6A的方法以相互成同步关系地对应于偏置电压产生器RF信号的频率和偏置电压的变化。
图6A的方法利用IED随着用于在衬底101产生偏置电压的RF信号的频率的变化而变化的优点。通过改变用于产生偏置电压的RF信号的频率，可改变在衬底101的IED。但是，如果所得到的偏置电压保持在用于去除掩模材料154的阈值偏置电压以下，则在IED中的变化将只影响对靶材料152的蚀刻。使用以产生偏置电压的较低频率的RF信号对应于较高的电压峰值和较高的平均电压。例如，由于IED随RF信号的频率而变化，因此，如果使用单一频率的RF信号来产生偏置电压，则通过使用较低频率的RF信号以产生对应于低偏置电压电平的第二偏置电压设置，获得靶材料152相对于掩模材料154的较高的蚀刻速率和较低的蚀刻选择比是可能的。在这种方式中，因为低偏置电压接近用于蚀刻掩模材料154的阈值偏置电压，所以不管通过使用较低频率的RF信号来产生偏置电压而导致的靶材料152相对于掩模材料154的蚀刻选择比如何，都将不会蚀刻掩模材料154。然而，较高频率的RF信号可用于产生对应于高偏置电压电平的第一偏置电压设置以增大靶材料152相对于掩模材料154的蚀刻选择比，并由此减少掩模材料154的损失。应理解，通过改变彼此为同步关系的偏置电压产生器RF信号的频率和偏置电压，创建远远较宽的处理窗，这将扩展到其他的处理益处。
图7A根据本发明的一些实施方式示出了用于提供先进的离子控制以改善对靶材料的蚀刻的方法的流程图。图7A的方法是图4A的方法的扩展。具体而言，图7A的方法是图5A和6A的方法的组合。图7A的方法包括如先前按照图4A所描述的操作401、403和409。然而，替代图4A的操作405和407，图7A的方法分别包括经修改的操作405C和407C。操作405C是图5A中的操作405A和图6A中的操作405B的组合。在操作405C中，在对应于第一处理状态(A)的第一持续时间，在对应于高偏置电压电平的第一偏置电压设置下在衬底支架102施加偏置电压，其中，该偏置电压通过传送较高频率的RF信号到衬底支架102而产生，并且较低的初级线圈功率被提供给线圈组件105。操作407C是图5A中的操作407A和图6A中的操作407B的组合。在操作407C中，在对应于第二处理状态(B)的第二持续时间，在对应于低偏置电压电平的第二偏置电压设置下在衬底支架102施加偏置电压，其中，该偏置电压通过传送较低频率的RF信号到衬底支架102而产生，并且较高的初级线圈功率被提供给线圈组件105。
图7B根据本发明的一些实施方式对应于图7A示出了偏置电压与时间的示例性关系曲线图和对应的偏置电压产生器RF信号频率与时间的示例性关系曲线图以及对应的初级线圈功率与时间的示例性关系曲线图。如在图7B中所示，初级线圈功率在处理状态A和B之间改变，并且偏置电压产生器RF信号频率在处理状态A和B之间改变。在处理状态A，偏置电压是高的，并且初级线圈功率是低的且用于产生偏置电压的RF信号的频率是高的。在处理状态B，偏置电压是低的，并且初级线圈功率是高的且用于产生偏置电压的RF信号的频率是低的。
图8A根据本发明的一些实施方式示出了用于提供先进的离子控制以改善对靶材料的蚀刻的方法的流程图。图8A的方法是图7A的方法的扩展。图8A的方法包括如先前按照图4A所描述的操作401和403。另外，图8A的方法包括如先前按照图7A所描述的操作405C和407C。另外，图8A的方法包括操作821，其中，在第三持续时间，无偏置电压施加在衬底支架。在一些实施方式中，操作407C的较高初级线圈功率在操作821期间被提供给线圈组件105。在一些实施方式中，操作405C的较低初级线圈功率在操作821期间被提供给线圈组件105。在一些实施方式中，在操作821期间被提供给线圈组件105的初级线圈功率处于在操作405C的较低初级线圈功率和操作407C的较高初级线圈功率之间的电平。从操作821开始，该方法进行到操作823，操作823以连续的方式重复操作405C、407C、和821持续去除暴露的所要求数量的所述靶材料所必要的总的时间段。在一示例性实施方式中，进行图8A的方法，使得操作405C包括施加约1500V的高偏置电压持续约500微秒的第一持续时间，并且操作407C包括施加约100V的低偏置电压持续约500微秒的第二持续时间，并且操作821包括不施加偏置电压持续约500微秒的持续时间。应当理解，在多种实施方式中，在图8A的方法中的操作405C、407C、和821的相应的持续时间可以是相同的或不同的，具体取决于在衬底上实现期望的处理结果需要什么。
图8B根据本发明的一些实施方式对应于图8A示出了偏置电压与时间的示例性关系曲线图和对应的偏置电压产生器RF信号频率与时间的示例性关系曲线图以及对应的初级线圈功率与时间的示例性关系曲线图。如在图8B中所示，初级线圈功率在处理状态A和B之间改变，并且偏置电压产生器RF信号频率在处理状态A和B之间改变。图8B还示出了在处理状态C没有施加偏置电压。在处理状态A，偏置电压是高的，并且初级线圈功率是低的且用于产生偏置电压的RF信号的频率是高的。在处理状态B，偏置电压是低的，并且初级线圈功率是高的且用于产生偏置电压的RF信号的频率是低的。在处理状态C，偏置电压是关断的，即为零，而初级线圈功率保持高的。然而，在其他实施方式中，处理状态C可具有设置在实现在衬底上的期望的处理结果所必需的任何电平的初级线圈功率。
图8A的方法可以作为经修改的HVBP工艺来完成，其中所述多个偏置电压电平，例如，高电平、低电平、和零电平，以短脉冲产生。通过在操作821提供零偏置电压处理状态(C)，附加的“纯”自由基通量被提供在掩模材料的顶部以及在蚀刻特征的底部，即，在蚀刻前缘。在掩模材料的顶部的“纯”自由基通量能增强聚合物沉积，以提供对掩模材料的进一步的保护。到达经蚀刻的特征的底部的“纯”自由基通量的量通过扩散，使得较大尺寸的蚀刻特性将导致较多的自由基通量到达底部蚀刻前缘，而较小尺寸的蚀刻特征将导致较少的自由基通量到达底部蚀刻前缘。考虑到由到达蚀刻前缘的自由基通量引起的沉积作用，在一些实施方式中，在操作821，由于零偏置电压而提供的“纯”自由基通量可以用来抵消由离子辅助蚀刻导致的ARDE结果，其中较大尺寸的蚀刻特征相对于较小尺寸的蚀刻特征具有较快的蚀刻速率。操作821的无偏置电压处理状态(C)可用来改进通过不同单元的特征尺寸的小的差异所引起的或通过在隔离的且致密的特征之间的特征尺寸的大的差异引起的蚀刻速率、蚀刻轮廓和关键尺寸(CD)差异的单元内加载(intra-cell loading)或等密度加载(iso-dense loading)。
在一些实施方式中，图4A、5A、6A、7A和8A的方法可以利用RF电源125内的多个RF产生器实施。图9根据本发明的一些实施方式示出了RF电源125的一个实例，其中，第一RF产生器801和第二RF产生器803用于提供RF信号到衬底支架102，以用于在衬底101产生偏置电压。匹配电路807被配置成控制阻抗匹配，使得由RF电源125产生的RF信号可以有效地向室103内的等离子体负载传送。通常而言，匹配电路807是电容器和电感器的网络，该网络可以被调整以对在将RF信号向室103内的等离子体负载传送的过程中RF信号所遇到的阻抗进行调谐。在一些实施方式中，第一RF产生器801被配置作为脉冲产生器，以及第二RF产生器803被配置作为脉冲产生器。在一些实施方式中，第一RF产生器801被配置成输出第一频率的RF信号，并且第二RF产生器803被配置成输出第二频率的RF信号，其中第一频率和第二频率是不同的。
RF电源125包括射频同步逻辑805，射频同步逻辑805被配置为使第一RF产生器801的运行和第二RF产生器803的运行同步，以便能够根据需要为交替处理状态(A)和(B)中的每个产生偏置电压，如以上所讨论的。在一些实施方式中，RF同步逻辑805被配置为使得所述第一RF产生器801和所述第二RF产生器803之间能够通信，反之亦然。在一些实施方式中，通过RF同步逻辑805，第一RF产生器801和第二RF产生器803中的一个被配置成作为主RF产生器运行，而第一RF产生器801和第二RF产生器803中的另一个被配置成作为从RF产生器运行。在这些实施方式中，主RF产生器运行以指示从RF产生器何时输出RF信号到衬底支架102。在多种实施方式中，RF同步逻辑805被配置成为硬件和软件的组合。在一些实施方式中，RF同步逻辑805可以在第一RF产生器801和第二RF产生器803中的每一个内实现。在特定的实施方式中，RF同步逻辑805被定义为指示第一RF产生器801和第二RF产生器803中的一个以连续波模式操作，其中，其产生RF信号，并将这些射频信号以连续的方式提供给衬底支架102。此外，在该特定实施方式中，RF同步逻辑805被定义为指示第一RF产生器801和第二RF产生器803中的另一个以脉冲方式运行，其中，RF信号在脉冲的高相位期间产生，该脉冲的高相位用于结合由以连续波模式运行的另一RF产生器801/803供给的RF信号以添加的方式传送。
随着半导体器件技术的不断发展，有必要蚀刻多层交替的材料，如交替的SiO2/SiN、或SiO2/Si等等，以便形成三维结构，特别是在NAND存储器设备中的三维结构。正因为如此，所以需要更厚和/或更硬的掩模材料，如用于ON或OP蚀刻的较硬的碳掩模。并且，因为对选择比(靶材料比掩模材料大于50:1，例如，碳比SiO2/SiN/SiON/Si-ARC大于50:1)、蚀刻速率(取决于材料和应用，可能大于300纳米/分钟)、和轮廓控制以及孔变形控制(定义为椭圆形的短径/长径，理想的目标控制是大于0.95)的要求，因此对碳(孔或狭缝特征)的HAR蚀刻是一个挑战。另外，在执行上述的HAR等离子体蚀刻处理中，具有一些钝化气体(如COS、SO2、N2、CH4等等)的O2等离子体是一种有效的选择，其中离子辅助蚀刻是主要的蚀刻机制。应当理解的是，如本文参照图4A、5A、6A、7A和8A的方法所讨论的用于提供先进的离子控制以改善对靶材料的蚀刻的方法可以用于执行有难度的HAR蚀刻处理，如上面所提到的。本文所公开的方法提供了较快的靶材料蚀刻速率、靶材料相对于掩模材料的较高的蚀刻选择比、较好的轮廓控制和较少的孔变形。
虽然为了清楚理解的目的已经相当详细地描述了前述的实施方式，但是显而易见的是，可在所附权利要求书的范围内实施某些变化和修改方案。因此，本发明的实施方式应被视为是说明性的而不是限制性的，并且所述实施方式并不限于本文所给出的细节，而是可以在所描述的实施方式的范围和等同方案内进行修改。

Claims (10)

1.一种用于在半导体器件的制造中对靶材料进行等离子体蚀刻的方法，该方法包括：
(a)将衬底设置在处理模块内的衬底支架上，其中，所述衬底包括覆盖靶材料的掩模材料，其中所述靶材料中的至少一个部分通过所述掩模材料中的开口暴露；
(b)产生暴露于所述衬底的等离子体；
(c)在第一持续时间在对应于高偏置电压电平的第一偏置电压设置下在所述衬底支架处施加偏置电压；
(d)在所述第一持续时间结束后的第二持续时间在对应于低偏置电压电平的第二偏置电压设置下在所述衬底支架处施加偏置电压，其中所述第二偏置电压设置大于0V，并且其中所述第二偏置电压设置为足够低，以避免离子诱导去除所述掩模材料；以及
(e)以交替和连续的方式重复操作(c)和(d)持续去除暴露在所述衬底上的所要求量的所述靶材料所必需的总的时间段。
2.根据权利要求1所述的方法，其中所述掩模材料对暴露于所述等离子体中的化学蚀刻是有抗性的，并且，其中对于暴露于所述等离子体中的所述掩模材料的离子诱导去除，需要阈值偏置电压，使得当施加到所述衬底支架的偏置电压在所述阈值偏置电压以下时，所述掩模材料不会经受离子诱导的溅射，并且其中，在操作(d)中的所述第二偏置电压设置是在所述阈值偏置电压附近，以及
其中根据施加到所述衬底支架的偏置电压，所述靶材料经受暴露于所述等离子体的化学蚀刻和离子辅助的蚀刻两者。
3.根据权利要求2所述的方法，其中用于在操作(b)中产生所述等离子体的处理气体混合物包含氧气和钝化气体。
4.根据权利要求3所述的方法，其中所述掩模材料是SiO2、SiN、SiON和Si-ARC中的一种或多种，并且
其中所述靶材料是光致抗蚀剂材料、碳材料、经掺杂的碳材料、经碳掺杂的材料、硅材料和金属中的一种或多种。
5.根据权利要求1所述的方法，其中，对应于所述高偏置电压电平的所述第一偏置电压设置是在从约400V延伸至约3000V的范围内，并且
其中，对应于所述低偏置电压电平的所述第二偏置电压设置是在从约20V延伸至约300V的范围内。
6.根据权利要求1所述的方法，其中所述第一持续时间为至少1秒，且其中所述第二持续时间为至少1秒。
7.根据权利要求1所述的方法，其中所述第一持续时间小于100毫秒，并且其中所述第二持续时间小于100毫秒。
8.根据权利要求7所述的方法，其中所述第一持续时间和所述第二持续时间一起限定偏置电压循环，其中所述偏置电压的循环的频率与被传送到衬底支架以产生所述偏置电压的射频(RF)信号的频率是在相同的数量级。
9.一种用于在半导体器件的制造中对靶材料进行等离子体蚀刻的系统，所述系统包括：
被配置为支撑暴露于等离子体的衬底的衬底支架；
射频(RF)电源，其被连接以产生并传送RF信号到所述衬底支架以在所述衬底支架处产生偏置电压，所述RF电源包括第一RF产生器、第二RF产生器、RF同步逻辑和阻抗匹配电路，
其中，所述第一RF产生器和所述第二RF产生器被构造成彼此独立地运行，其中，所述RF同步逻辑被配置来使所述第一RF产生器和所述第二RF产生器的运行同步，以便能够针对两个交替处理状态中的每一个根据要求在所述衬底支架处产生所述偏置电压。
10.一种用于在半导体器件的制造中对靶材料进行等离子体蚀刻的方法，该方法包括：
(a)将衬底设置在处理模块内的衬底支架上，其中，所述衬底包括覆盖靶材料的掩模材料，其中所述靶材料中的至少一个部分通过所述掩模材料中的开口暴露；
(b)产生暴露于所述衬底的等离子体；
(c)在第一持续时间在对应于高偏置电压电平的第一偏置电压设置下在所述衬底支架处施加偏置电压；
(d)在所述第一持续时间结束后的第二持续时间在对应于低偏置电压电平的第二偏置电压设置下在所述衬底支架处施加偏置电压，其中所述第二偏置电压设置大于0V，并且其中所述第二偏置电压设置为足够低，以避免离子诱导去除所述掩模材料；
(e)在所述第二持续时间结束后的在第三持续时间在所述衬底支架处施加零偏置电压；以及
(f)以连续的方式重复操作(c)、(d)和(e)持续去除暴露在所述衬底上的所要求量的所述靶材料所必需的总的时间段。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9741539B2 (en) 2015-10-05 2017-08-22 Applied Materials, Inc. RF power delivery regulation for processing substrates
US10009028B2 (en) * 2016-09-30 2018-06-26 Lam Research Corporation Frequency and match tuning in one state and frequency tuning in the other state
US10546756B2 (en) * 2016-11-29 2020-01-28 Lam Research Corporation Method for generating vertical profiles in organic layer etches
JP2018200925A (ja) * 2017-05-25 2018-12-20 東京エレクトロン株式会社 エッチング方法およびエッチング装置
US10643858B2 (en) 2017-10-11 2020-05-05 Samsung Electronics Co., Ltd. Method of etching substrate
JP6833657B2 (ja) * 2017-11-07 2021-02-24 東京エレクトロン株式会社 基板をプラズマエッチングする方法
US10679825B2 (en) * 2017-11-15 2020-06-09 Lam Research Corporation Systems and methods for applying frequency and match tuning in a non-overlapping manner for processing substrate
US11545364B2 (en) 2020-08-24 2023-01-03 Tokyo Electron Limited Pulsed capacitively coupled plasma processes
US20230018022A1 (en) * 2021-07-16 2023-01-19 Taiwan Semiconductor Manufacturing Company, Ltd. Processing apparatus and method for forming semiconductor structure
EP4187577A1 (en) * 2021-11-29 2023-05-31 Commissariat à l'Énergie Atomique et aux Énergies Alternatives Method for plasma etching a layer based on a iii-n material
WO2024019123A1 (ja) * 2022-07-22 2024-01-25 住友精化株式会社 炭素原子含有膜のドライエッチング方法
WO2024019122A1 (ja) * 2022-07-22 2024-01-25 住友精化株式会社 炭素原子含有膜のドライエッチング方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130105443A1 (en) * 2011-10-28 2013-05-02 Applied Materials, Inc. Synchronous embedded radio frequency pulsing for plasma etching
CN103390581A (zh) * 2013-07-26 2013-11-13 中微半导体设备(上海)有限公司 硅通孔刻蚀方法
CN104934312A (zh) * 2014-03-17 2015-09-23 株式会社东芝 等离子切割方法及等离子切割装置

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0688038B1 (en) * 1994-06-14 2001-12-19 Sumitomo Metal Industries, Ltd. Microwave plasma processing system
US20010051438A1 (en) * 1997-06-25 2001-12-13 Samsung Electronics Process and apparatus for dry-etching a semiconductor layer
US6841943B2 (en) * 2002-06-27 2005-01-11 Lam Research Corp. Plasma processor with electrode simultaneously responsive to plural frequencies
US7901952B2 (en) * 2003-05-16 2011-03-08 Applied Materials, Inc. Plasma reactor control by translating desired values of M plasma parameters to values of N chamber parameters
US20050241762A1 (en) * 2004-04-30 2005-11-03 Applied Materials, Inc. Alternating asymmetrical plasma generation in a process chamber
US8043471B2 (en) * 2006-03-31 2011-10-25 Tokyo Electron Limited Plasma processing apparatus
US20070246163A1 (en) * 2006-04-24 2007-10-25 Applied Materials, Inc. Plasma reactor apparatus with independent capacitive and inductive plasma sources
US7829465B2 (en) * 2006-08-09 2010-11-09 Shouliang Lai Method for plasma etching of positively sloped structures
US20080236490A1 (en) * 2007-03-29 2008-10-02 Alexander Paterson Plasma reactor with an overhead inductive antenna and an overhead gas distribution showerhead
CN101287327B (zh) * 2007-04-13 2011-07-20 中微半导体设备(上海)有限公司 射频功率源系统及使用该射频功率源系统的等离子体反应腔室
JP4607930B2 (ja) * 2007-09-14 2011-01-05 株式会社東芝 プラズマ処理装置およびプラズマ処理方法
US7736914B2 (en) * 2007-11-29 2010-06-15 Applied Materials, Inc. Plasma control using dual cathode frequency mixing and controlling the level of polymer formation
JP4756063B2 (ja) * 2008-08-15 2011-08-24 株式会社東芝 半導体装置の製造方法
US9378930B2 (en) * 2009-03-05 2016-06-28 Applied Materials, Inc. Inductively coupled plasma reactor having RF phase control and methods of use thereof
US9117767B2 (en) * 2011-07-21 2015-08-25 Lam Research Corporation Negative ion control for dielectric etch
JP5916056B2 (ja) * 2010-08-23 2016-05-11 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
JP5894445B2 (ja) * 2012-01-23 2016-03-30 東京エレクトロン株式会社 エッチング方法及びエッチング装置
US9600905B2 (en) * 2012-02-29 2017-03-21 Nec Corporation Color-scheme determination device, color-scheme determination method, and color-scheme determination program
GB2499816A (en) * 2012-02-29 2013-09-04 Oxford Instr Nanotechnology Tools Ltd Controlling deposition and etching in a chamber with fine time control of parameters and gas flow
US20150371851A1 (en) * 2013-03-15 2015-12-24 Applied Materials, Inc. Amorphous carbon deposition process using dual rf bias frequency applications
US9245761B2 (en) * 2013-04-05 2016-01-26 Lam Research Corporation Internal plasma grid for semiconductor fabrication
US9269587B2 (en) * 2013-09-06 2016-02-23 Applied Materials, Inc. Methods for etching materials using synchronized RF pulses
TWI593015B (zh) * 2014-07-10 2017-07-21 東京威力科創股份有限公司 基板之高精度蝕刻方法
CN105513964B (zh) * 2014-09-24 2019-12-31 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
KR101677748B1 (ko) * 2014-10-29 2016-11-29 삼성전자 주식회사 펄스 플라즈마 장치 및 펄스 플라즈마 장치 구동 방법
EP3091559A1 (en) * 2015-05-05 2016-11-09 TRUMPF Huettinger Sp. Z o. o. Plasma impedance matching unit, system for supplying rf power to a plasma load, and method of supplying rf power to a plasma load

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130105443A1 (en) * 2011-10-28 2013-05-02 Applied Materials, Inc. Synchronous embedded radio frequency pulsing for plasma etching
CN103390581A (zh) * 2013-07-26 2013-11-13 中微半导体设备(上海)有限公司 硅通孔刻蚀方法
CN104934312A (zh) * 2014-03-17 2015-09-23 株式会社东芝 等离子切割方法及等离子切割装置

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