CN105895505A - 半导体器件的加工 - Google Patents

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Abstract

一种减薄晶片的方法包括使用磨削工艺来减薄该晶片。经过磨削处理后，该晶片具有厚度上的第一不均匀度。该减薄的晶片使用等离子体工艺来蚀刻。在蚀刻工艺后该晶片具有厚度上的第二不均匀度。该第二不均匀度小于第一不均匀度。

Description

半导体器件的加工
技术领域
本发明总地涉及半导体制造，并且在特别的实施例中，涉及半导体器件的加工。
背景技术
半导体器件被用在许多电子应用和其他应用中。半导体器件可包括形成在半导体晶片上的集成电路。可替换地，半导体器件可被形成为单片器件，例如分立器件。通过在半导体晶片上沉积多个种类的材料的薄膜、将材料的薄膜图案化、对该半导体晶片的选择性区域进行掺杂等工艺来将半导体器件形成在半导体晶片上。
在常规的半导体制造过程中，大量的半导体器件被制造在单个晶片中。在器件等级和互相连接等级的制造过程完成后，晶片上的半导体器件被分开。然而，在分开或单个化之前，晶片被减薄以降低衬底的厚度。
制造期间中的一个挑战涉及加工变化。制造期间中的每个加工步骤均引入一些变化。例如，在同一芯片的不同部分上同样地设计的器件可能表现得不同，在晶片上邻近的同样地设计的芯片可能表现得不同，不同芯片上同样地设计的芯片可能表现得不同，或者不同批次的晶片上的芯片可能表现得不同。工艺变化可能导致成品率损失，因为单个器件或整个芯片的性能变得超出限定，并且可能因此急剧地增加生产成本。半导体制造的一个挑战是加工变化的改进或减少同时减少加工余量。
发明内容
依照本发明的实施例，一种减薄晶片的方法，该方法包括使用磨削工艺来减薄晶片。经过磨削处理后，该晶片具有厚度上的第一不均匀度。使用等离子体工艺，该被减薄的晶片被蚀刻。在蚀刻加工后，该晶片具有厚度上的第二不均匀度。该第二不均匀度小于该第一不均匀度。
依照本发明的可替换的实施例，一种蚀刻的方法包括将衬底装配在工艺室中。该衬底被装配在加热单元上，该加热单元包括布置在平行于该衬底的平面中的多个加热元件。该多个加热元件中的每个加热元件均被加热。该多个加热元件中的每个加热元件的加热水平以非径向模式进行变化来用于产生从该多个加热元件发散的非径向热分布。该衬底在加热后在该工艺室中进行蚀刻。
依照本发明的可替换的实施例，一种减薄晶片的方法包括提供具有厚度上的第一非径向的不均匀度的晶片。该晶片使用等离子体工艺进行蚀刻。经过蚀刻处理后，该晶片具有厚度上的第二非径向的不均匀度。该第二非径向的不均匀度小于第一非径向的不均匀度。计算用于加热该晶片被暴露的主要表面的加热模式以在蚀刻前将该第一非径向的不均匀度降低至该第二非径向的不均匀度。
附图说明
为了更加全面的理解本发明及其优点，下面将参考与附图结合的下文的具体描述，其中：
图1示出了一种依照本发明实施例的在制造期间的半导体器件；
图2A示出了一种依照本发明实施例的在减薄处理期间时的处于制造期间的半导体器件；
图2B示出了一种依照本发明的可替换实施例在将衬底装配在框架上后的处于制造期间的半导体器件；
图3A示出了一种依照本发明的可替换实施例在将装配在载体上的衬底减薄后的处于制造期间的半导体器件；
图3B-3D示出了在机械减薄处理之后背面表面的示出粗糙表面的放大部分，其中，图3B和图3C示出了类似的径向位置并且示出了归因于磨削工艺的非径向分量(component)的差异，并且其中，图3D示出了不同的径向位置并且可以包括径向分量和非径向分量两者；
图4A示出了依照本发明实施例的为了后续等离子体蚀刻处理的在等离子体室中加工晶片；
图4B示出了一种依照本发明实施例的在静电卡盘中的加热单元的顶部剖视图；
图4C示出了一种依照本发明实施例的多个局部的/分段的加热单元的顶部剖视图；
图4D示出了一种依照本发明实施例的多个局部的/分段的加热单元；
图5A示出了依照本发明实施例的在等离子体蚀刻处理结束时的晶片；
图5B示出了一种依照本发明实施例的用于形成如上所述的半导体器件的过程流程图；
图6示出了依照本发明实施例的对局部温度控制装置使用可替换的设计的等离子体蚀刻处理；
图7A示出了一种依照本发明实施例的包括径向加热元件和非径向加热元件的加热单元的顶部剖视图；
图7B示出了一种依照本发明实施例的包括非径向加热元件的加热单元的顶部剖视图；以及
图8示出了一种依照本发明实施例的沉积系统。
具体实施方式
晶片在所有的正面处理完成后经常从背面进行减薄。晶片减薄为电流减少了电阻(具体地在导通状态期间(ON state)称为导通电阻(ONresistance))，并且提升了运行期间从裸片提取热。
因为导通电阻十分依赖于最终裸片的厚度，因此具有垂直器件的功率应用具有更加严格的要求。因此，技术进步通过衬底厚度上的减少来驱动。然而，与减薄有关的挑战之一涉及使横穿晶片的厚度上的变化减少或最小化。在减薄期间裸片的厚度上的大变化导致导通电阻以及热提取能力的变化，并且因此导致裸片性能上的变化。
常规的用来衬底减薄的方法使用机械磨削和旋转蚀刻的结合。然而，大的不均匀度可能在该减薄处理中产生。
本发明的实施例使用基于等离子体的衬底减薄工艺来处理径向不均匀度和非径向不均匀度，使用常规减薄技术则无法达成。相应地，一个实施例过程将使用图1-5来进行描述。其他的方法将使用图8来进行描述。本发明的结构实施例将使用图4、图6、图7和图8来描述。
图1示出了一种依照本发明实施例的处于制造期间的半导体器件。
参见图1，示出了在前端处理和后端处理完成之后的半导体衬底10。半导体衬底10具有形成在其中的多个半导体器件，例如，第一芯片110、第二芯片120。这些芯片中的每个芯片均可以是任何类型的芯片。例如，该芯片可以是逻辑芯片、存储芯片、模拟芯片或其他类型的芯片。该芯片可以包括多个器件，譬如，形成集成电路的晶体管或二极管，或者可以是譬如单个晶体管或单个二极管的分立器件。在一个实施例中，这些是功率芯片并且是垂直器件。
在一个实施例中，半导体衬底10可以包括半导体晶片，譬如，硅晶片。例如，在其他实施例中，半导体衬底10可以包括其他半导体材料，该其他半导体材料包括合金譬如SiGe、SiC，或者化合物半导体材料譬如GaAs、InP、InAs、GaN、蓝宝石和绝缘体上硅(silicon on insulation)。在一个或多个实施例中，半导体衬底10可以包括外延层。在一些实施例中，半导体衬底10可以包括硅上氮化镓(GaN on silicon)层，或者硅上其他异质外延材料的层，或者其他衬底。
参见图1，包括第一芯片110和第二芯片120的器件区105布置在半导体衬底10中。在各种实施例中，器件区105可以包括掺杂区。此外，器件区105的一些部分可以形成在半导体衬底10上。器件区105可以包括有源区，譬如晶体管的沟道区。
半导体衬底10包括正面11和相对的背面12。在各种实施例中，相较于半导体衬底10的背面12，有源器件被形成为更靠近正面11。有源器件被形成在半导体衬底10的器件区105中。器件区105延伸至深度dDR，根据器件，该深度dDR是约5μm至约50μm，并且在一个实施例中是10μm。
在各种实施例中，用于器件之间和/或器件与外部电路之间的耦合的所有的必要的互连、连接、焊盘等被形成在半导体衬底10的正面11之上。相应地，金属化层被形成在半导体衬底10之上。该金属化层包括一个或多个层次的金属化。金属化的每个层次可以包括埋置在绝缘层中的金属线或过孔。该金属化层可以包括用来接触器件区并且还用于耦合芯片中的不同器件的金属线或过孔。
保护层，譬如钝化层可以在进一步处理前被形成在金属化层上。该保护层可以包括氧化物、氮化物、聚酰亚胺或本领域技术人员已知的其他适当材料。该保护层可以在一个实施例中包括硬掩模，并且在另一个实施例中包括抗蚀剂掩模。该保护层有助于在后续处理期间保护该金属化层以及器件区。
在形成保护层后，半导体衬底10的正面11使用粘着部件20来附接至载体30。进一步地，在一些实施例中，在涂布粘着部件20之前，可以应用底涂层。该底涂层被调整以与半导体衬底10的表面起反应并且通过形成底层来将潜在的高表面能表面转换成较低的表面能表面。因此，在这个实施例中，粘着部件20仅与改善粘合的该底层相互作用。
在一个或多个实施例中，粘着部件20可以包括具有粘着层譬如丙烯酸树脂的涂层的基底，例如，丙烯酸树脂(acrylic resin)。
在可替换的实施例中，粘着部件20可以包括有机化合物，譬如基于环氧基的化合物。在各种实施例中，粘着部件20包括基于丙烯酸的、非光活性的有机胶。在一个实施例中，粘着部件20包括丙烯酰胺。在另一个实施例中，粘着部件20包括SU-8，SU-8是负型环氧基光致蚀剂。
在可替换的实施例中，粘着部件20可以包括模制化合物。在一个实施例中，粘着部件20包括用来形成聚酰亚胺的酰亚胺和/或组分譬如聚甲基丙烯酸甲酯(PMMA)。
在另一个实施例中，粘着部件20包括用于形成环氧基树脂或共聚物的组分，并且可以包括用于形成固相环氧树脂和液相环氧树脂的组分。本发明的实施例还包括不同类型的粘着部件和非粘着部件的组合，譬如，基于丙烯酸的有机胶、SU-8、酰亚胺、环氧基树脂等的组合。
在各个实施例中，粘着部件20包括小于约1％的无机材料，并且在一个实施例中包括约0.1％至约1％的无机材料。无机物含量的缺乏改善了粘着部件20的移除，不会在等离子体蚀刻后留有残留。
在一个或多个实施例中，粘着部件20可以包括热固树脂，热固树脂可以通过在升高温度下退火来固化。可替换地，在一些实施例中，低温度退火或烘烤可以执行来对粘着部件20进行固化以使载体30和粘着部件20之间的粘结以及粘着部件20和半导体衬底10之间的粘接被形成。一些实施例可以不需要另外的加热，并且可以在室温下或使用UV固化来进行固化。
图2A示出了一种依照本发明实施例的在减薄处理期间时的处于制造期间的半导体器件。
在使用粘着部件20来将半导体衬底10装配在载体30之上后，半导体衬底10通过减薄工艺进行处理。在半导体衬底10中形成的芯片的最终深度将在减薄后被确定。第一芯片110和第二芯片120的底表面将在减薄处理后被暴露。
减薄工具25在一个实施例中可以是磨削工具，用来减少半导体衬底10的厚度。底表面12暴露于用来将暴露下表面13(参见图3)的衬底10减薄的磨削工艺。在另一个实施例中，该减薄工具还可以包括化学工艺譬如湿蚀刻或等离子体蚀刻以减薄半导体衬底10。该减薄处理暴露了半导体衬底10的新的背面13(参见图3)。
图2B示出了一种依照本发明可替换实施例的在将衬底装配在框上后的在制造期间的半导体器件。
在一个可替换实施例中，衬底10可以被装配在包括胶带220的框210上，而不是图2A中所示的载体。衬底10被附接至外框210内的胶带220。
框210是环形结构，在一个或多个实施例中沿着外边沿支撑胶带220。在一个实施例中，胶带220可以是切割胶带。在一个或多个实施例中，胶带220可以包括具有粘着层譬如丙烯酸树脂的涂层的衬底，例如，聚氯乙烯。在一个或多个实施例中，框210包括支撑材料，譬如金属或塑料(陶瓷)材料。在各种实施例中，框210的内直径大于衬底10的直径。
图3A示出了一种依照本发明实施例的在机械地减薄装配在载体上的衬底后的处于制造期间的半导体器件。图3B示出了背面表面13在该机械减薄处理后的示出粗糙表面的放大部分。
在磨削工艺后，新的背面表面13被暴露。这个表面可以是粗糙的表面，并且通常地使用等离子体减薄工艺来变光滑。此外，该衬底的厚度可以随着晶片变化。该厚度上的变化可以包括径向分量和非径向分量。举例说明，在机械磨削工艺后所形成的表面一部分在不同位置处在图3B-3D中被示出。图3B和图3C示出了类似的径向位置并且示出了归因于磨削工艺的非径向分量的差异。图3D示出了不同的径向位置并且可以包括径向分量和非径向分量两者。衬底10在不同位置处的厚度在图3B中为T3B，在图3C中为T3C和在图3D中为T3D。较快的磨削工艺可能导致较大的厚度不均匀度。
图4A示出了依照本发明实施例的在用于后续等离子体减薄处理的等离子体室中加工晶片。
在减薄处理的最后步骤可以包括等离子体蚀刻工艺。常规的等离子体蚀刻工艺通常对暴露于等离子体的表面的粗糙度具有影响。然而，本发明的实施例使用等离子体工艺来降低在磨削工艺中引入的径向不均匀度和非径向不均匀度。
等离子体蚀刻系统可以被设计为是反应式的或离子式的，并且典型地是该两者的结合。等离子体蚀刻工艺的净蚀刻速率可能高于使用反应式的湿蚀刻或物理的蚀刻工艺所得到的单独蚀刻速率。
参见图4A，包括衬底10的晶片被放置在等离子体工具的等离子体室100内并且处于等离子体工艺中。该等离子体蚀刻工艺在等离子体室100中执行，该等离子体室100包括一个或多个入口102A和102B以及一个或多个出口103的。等离子体化学工艺通过穿过该室的入口102A和102B到出口103的气体流来控制。例如，在一些实施例中，等离子体室可以加压至较低压强，例如，在约1毫托(mtorr)至10托(torr)之间。
具有装配的晶片的载体30被放置在卡盘50上。等离子体可以通过为上电极电连接节点75供电来生成。在一个实施例中，RF发生器(例如以13.56MHz运行的FR发生器)可以耦合至上电极电连接节点75用于为等离子体供电。
在另一个实施例中，卡盘50可以用例如RF功率来供电，同时上电极电连接节点75可以接地。
在另一个实施例中，高密度等离子体可以被用来蚀刻衬底10，该蚀刻工艺从暴露的背表面12开始。相应地，高密度等离子体蚀刻工具(例如微波发生器工具，或可替换地，电感耦合等离子体工具)可以被使用。等离子体可以通过为上电极电连接节点75供电约100W至约2000W来生成，并且在一个实施例中通过为上电极电连接节点75供电约850W来生成。另外，通过微波等离子体生成装置来生成的远程等离子体可以在一些实施例中使用。
在各种实施例中，在等离子体蚀刻系统中，高电场被应用在上电极70和卡盘50之间，这使得等离子体室100内的气体原子离子化以形成等离子体90。偏压在等离子体90与上电极70和卡盘50之间发生。带电离子以及中性的化学自由基可以被加速并且朝向装配在卡盘50上的晶片产生蚀刻。
蚀刻速率还依赖于晶片表面的温度，该温度通过下面的加热器来调节。此外，在等离子体蚀刻工艺中，净蚀刻速率是本征等离子体蚀刻速率的叠加，可以是化学蚀刻和/或物理蚀刻的结合，并且除去材料表面上沉积的材料的沉积速率。例如，等离子体可以使来自等离子体或上电极70的原子中的一些沉积。可替换地，这个沉积中的一些还可以是被移除的材料的再沉积。该沉积工艺抵消了蚀刻工艺或者起与蚀刻工艺相反的作用。相应地，等离子体工艺可以通过改变等离子体工艺条件从蚀刻工艺转变成沉积工艺。
重要的是，沉积速率和蚀刻速率具有不同的温度依赖性，因为在沉积对蚀刻期间涉及不同的工艺。具体地，沉积速率可以是强非线性的。换而言之，沉积速率可以随着温度的改变非线性地变化。因为在晶片上观察到的净蚀刻速率取决于沉积速率，则净蚀刻速率也随着温度的改变而非线性地变化。因此，在各种实施例中，设计不均匀的等离子体蚀刻工艺以消除先前引入的厚度不均匀度。净蚀刻速率的不均匀度的主要贡献者是具有强温度依赖性的沉积工艺，该沉积工艺是等离子体工艺的内在部分。相应地，因为该强温度依赖性，通过相对于蚀刻工艺来调节沉积工艺，净蚀刻速率的不均匀度能够被调节。
因此，本申请的发明人已发现，晶片表面的温度的精确控制导致晶片表面处蚀刻速率的精确控制。相应地，遍布晶片的蚀刻的不均匀度可以通过局部地控制温度来进行控制，例如，通过局部地监测和调节晶片表面的温度来控制。
在一些实施例中，不均匀的等离子体蚀刻工艺还可以被用来将表面厚度不均匀度再调节为不同类型的变化。例如，如果后续的过程被设计来在以不均匀的速率移除材料或沉积材料，然后这个前处理可以被用来平衡后续将引入的不均匀度。
净蚀刻速率的不均匀度可以显示归因于反应器几何结构的径向分量以及归因于工艺本身或者也可以归因于反应器几何结构的非径向分量。本发明的实施例还描述了通过局部加热技术的使用来减少净蚀刻速率的径向分量和非径向分量。
在各种实施例中，来自先前的磨削步骤以及当前的等离子体蚀刻步骤的径向不均匀度可以通过使用借助于多区域静电卡盘50的径向温度器控制来进行控制。来自先前的磨削步骤以及当前的等离子体蚀刻步骤的非径向不均匀度可以通过使用局部温度控制器60来控制。然而，在一些实施例中，非径向温度控制器和径向温度控制器两者可以在多区域静电卡盘50的加热元件内实施。
相应地，在各种实施例中，在背端(back-end，BE)使用等离子体减薄的晶片衬底的减薄可以使用径向的和非径向的不均匀度厚度控制两者来进行改善。
在各种实施例中，为了晶片衬底的基于等离子体的精确减薄，等离子体化学工艺由至少一种原料气组成用于提供衬底的本征蚀刻。此外，在一个或多个实施例中，至少一种原料气被使用来引起衬底上的晶片表面依赖温度的材料沉积。
在蚀刻硅衬底的情况下，本征蚀刻化学反应可以使用基于卤化物的蚀刻剂譬如SF6来进行控制。提供蚀刻阻滞沉积的原料气可以是基于碳的气体譬如CH4、C4F8或其它，和/或基于硅的源譬如SiF4、SiCl4或其它。
精确减薄可以通过分别经由多区域静电卡盘50和局部温度控制器60的径向温度控制和非径向温度控制两者的结合来达成。在一个实施例中，局部温度控制器60通过多个局部的/分段的加热单元61-66来提供。多个局部的/分段的加热单元61-66可以包括能够单独地进行调节的单独加热元件从而可以获得温度上的局部变化。
图4B示出了一种依照本发明实施例的在静电卡盘中的加热单元的顶部剖视图。
如图4B中所示的，卡盘50可以包括径向加热控制单元，该加热控制单元包括可以单独地进行控制的多个径向加热元件51。径向加热元件51可以被调节为最小化沉积速率的径向变化，这使得径向蚀刻速率上的变化最小化。
图4C示出了一种依照本发明实施例的多个局部的/分段的加热单元的顶部剖视图。
多个局部的/分段的加热单元60譬如加热单元61-66可以单独地进行控制以提供非径向控制。在一些实施例中，径向加热元件51可以忽略，因为多个局部的/分段的加热单元60能够提供衬底10的任何点上的局部的(例如，类似像素的)温度控制。
在各种实施例中，多个局部的/分段的加热单元60(以及径向加热元件51)可以被配置为补偿在等离子体工艺、等离子体室效应以及其它工艺中产生的变化。
在各种实施例中，一个批次的晶片中的测试晶片或第一个晶片可以被用作为监测晶片。衬底10的厚度可以在该测试晶片上进行监测，并且后续的晶片可以通过调节上述加热元件来有区别地进行处理。
在一些实施例中，动态控制可以被用来设置单个加热元件的温度。例如，在一个实施例中，温度传感器可以在持续性的或周期性的基础上监测晶片表面温度，并且基于测得的温度值来调节单个加热元件。相应地，在这个实施例中，可以不需要分开的测试晶片来校正加工工具。
图4D示出了一种依照本发明实施例的多个局部的/分段的加热单元。
在各种实施例中，多个局部的/分段的加热单元可以空间地位于类网格阵列上。如图4D中所示的，在一个实施例中，该多个局部的/分段的加热单元中的每个装置可以包括加热单元HU60，加热单元HU60可以独立地耦合从而流经特定加热单元HU60的电流可以被调节。独立的加热单元HU60的大小可以根据所要加热的晶片的空间区域来进行改变。
在各种实施例中，加热机制可以由本领域的普通技术人员来基于电阻、基于感应、基于灯和其他及其组合来选择。加热单元HU60的终端B1-B5可以耦合至控制器CTL10，该控制器CTL10可以通过一个或多个线路单独地或如图所示的按序地改变电流。例如，在测量测试晶片后，控制器CTL10可以储存合适的加热模式用于应用在每个加热单元HU60从而非径向的不均匀度被最小化。在一些实施例中，CTL10可以自动地确定要应用的最佳加热模式用来使温度变化最小化。在另外的实施例中，CTL10可以选择使径向不均匀度和非径向不均匀度两者都最小化的加热分布。在可替换的实施例中，该最佳加热模式可以在其加热工艺期间动态地选择。例如，在使用应用于多个加热单元HU60的第一加热模式来加热晶片后，温度分布或加热模式可以被条件来获得更均匀的分布。
在一个或多个实施例中，控制器CTL10可以被设计来测试多个存储的加热模式，例如，预定义的加热模式，并且被设计来选择提供测得的晶片表面温度上或遍布晶片测得的厚度上的最小变化的加热模式。
在另外的实施例中，测试晶片可以在工艺室中进行蚀刻，并且实际蚀刻的非均匀性可以被确定。该测试晶片的蚀刻曲线可以输入至控制器CTL10中，然后CTL10可以反算使蚀刻变化最小化的最佳温度模式。算得的加热模式可以应用于在工艺室中进行处理的后续的晶片。因此，在各个实施例中，遍布裸片的变化可以最小化。
控制器CTL10可以耦合至用于存储和检索与所要使用的加热模式有关的信息的挥发性存储器或非挥发性存储器，以及必要的其他硬件。
图5A示出了依照本发明实施例在等离子体蚀刻处理结束时的晶片。
在等离子体工艺结束时的减薄表面110在图5A中示出。经过等离子体蚀刻工艺后，暴露了平滑表面14。由于如上所述的径向和非径向的温度控制的使用，相对于图3B的表面，平滑表面14显示了很小的不均匀度。例如，衬底110的厚度在沿着晶片的任何点上的变化是总平均厚度的5％以内，并且在一个实施例中是总平均厚度的1％以内。在另一个实施例中，卡盘50可以用例如RF功率来供电，同时上电极电连接节点75可以接地。
图5B示出了一种依照本发明实施例的用于形成如上所述的半导体器件的过程流程。
相应地，如图5B中所示，在一个或多个实施例中，减薄晶片的方法包括使用磨削工艺来使晶片减薄(方框502)。该晶片在磨削工艺后具有厚度上的第一不均匀度。使用等离子体工艺，该减薄的晶片被蚀刻(方框504)。该晶片在蚀刻工艺后具有厚度上的第二不均匀度。该第二不均匀度小于第一不均匀度。例如，经过磨削工艺后的厚度上的变化远大于蚀刻工艺后厚度上的变化。在一个或多个实施例中，这个变化的标准变化是至少减少10％。
图6示出了依照本发明实施例的对局部温度控制装置使用可替换的设计的等离子体蚀刻工艺。
在这个实施例中，多个其他加热元件160被添加到多个局部的/分段的加热单元60下面。多个其他加热元件160可以形成为不同于卡盘50内的加热元件或多个局部的/分段的加热单元60的形状，以便对衬底10的表面上的温度分布提供更好的控制。同样在这个实施例中，卡盘50可以用例如RF功率来供电，同时上电极电连接节点75可以接地。
图7A示出了一种依照本发明实施例的包括径向加热元件和非径向加热元件的加热单元的顶部剖视图。
参见图7A，在一些实施例中，加热单元可以包括转置在一起的径向和非径向加热元件60E。相应地，每个截面部分包括单独的加热单元从而径向加热模式和非径向加热模式两者都可以叠加，并且晶片可以被加热来通过调节从径向加热元件和非径向加热元件60E发散的热量来控制径向和非径向加热不均匀度。
图7B示出了一种依照本发明实施例的包括非径向加热元件的加热单元的顶部剖视图。
在这个实施例中，仅示出了非径向加热元件60NR。例如，这个实施例可以与包括径向元件譬如图4B中所示的径向元件的加热单元结合在一起。非径向加热元件60NR以圆形图案进行布置，并且包括类似于圆形的部分的形状。
本发明的实施例还可以应用于其他等离子体工艺譬如等离子体增强化学气相沉积和溅射或物理气相沉积，以及包括化学气相沉积的其他沉积工具中。
图8示出了一种依照本发明实施例的沉积系统。
在示例性沉积工艺中，描述了溅射沉积工艺。在其他实施例中，沉积工艺还可以应用于包括等离子体增强化学气相沉积系统的化学气相沉积工艺。
在溅射沉积系统中，惰性气体譬如氩气以低压输入进溅射室700中。负电压被施加在靶电极770和下电极750之间来产生等离子体790。等离子体790中的正离子被加速至靶电极770，并且一旦产生冲击就释放靶原子。然后，来自靶电极770的靶原子被沉积在装配在下电极750上的晶片710的暴露表面上。
在各种实施例中，下电极750和晶片710的温度通过例如布置在卡盘750内的包括非径向加热元件760A(类似于如上所述的多个局部的/分段的加热单元)的加热元件和径向加热单元(如各种实施例中所描述的)来进行控制。此外，另外的加热单元760B可以布置在非径向加热元件760A下面或上面。相应地，通过具有分开的非径向和径向温度控制器的加热单元，沉积膜的膜性能通过晶片710的温度来控制和调节。
本发明的实施例还可以应用于高频率AC电压被施加给靶电极770的RF溅射沉积。
本发明的实施例不仅提供了精确的衬底减薄，并且在一个或多个实施例中，在先的机械磨削工艺以及其他的在先工艺中引入至衬底中的机械应力可以在等离子体减薄工艺期间被减轻。
虽然参照所示的实施例来描述了本发明，这些描述并不旨在理解为限制意义。对于本领域普通技术人员来说显而易见的是，参考这些描述可以对本发明的所示实施例以及其他实施例作出各种修改和结合。例如，本发明的在图1-8中所描述的实施例可以在可替换的实施例中结合在一起。因此，所附权利要求旨在涵盖任何这种修改或实施例。

Claims (33)

1.一种减薄晶片的方法，所述方法包括：
使用磨削工艺来减薄所述晶片，经过所述磨削处理后的所述晶片具有厚度上的第一不均匀度；以及
使用等离子体工艺来蚀刻被减薄的晶片，经过所述蚀刻处理后的所述晶片具有厚度上的第二不均匀度，其中，所述第二不均匀度小于所述第一不均匀度。
2.根据权利要求1所述的方法，其中，所述厚度上的第一不均匀度包括第一非径向分量，其中，所述厚度上的第二不均匀度包括第二非径向分量，并且其中所述第二非径向分量小于所述第一非径向分量。
3.根据权利要求1所述的方法，其中，所述蚀刻被减薄的晶片包括：
提供布置在工艺室中的加热单元的多个加热元件；
将所述晶片放置在所述工艺室中，其中，所述晶片被装配在包括所述多个加热元件的所述加热单元上，其中，所述多个加热元件中的每个加热元件均被配置为独立于所述多个加热元件中的其余加热元件来被加热；
在放置所述晶片后，加热所述多个加热元件中的每个加热元件，其中，所述加热被配置以降低所述第一不均匀度；以及
在所述工艺室中处理所述晶片。
4.根据权利要求3所述的方法，其中，处理所述晶片包括：将所述晶片暴露于等离子体。
5.根据权利要求3所述的方法，其中，加热所述晶片包括：基于测得的温度变化来调节所述多个加热元件的加热电流。
6.根据权利要求5所述的方法，其中，所述测得的温度变化是在所述工艺室中处理的先前晶片上所测得的。
7.根据权利要求3所述的方法，其中，加热所述多个加热元件中的每个加热元件包括：同时地并独立地加热所述多个加热元件中的每个加热元件。
8.根据权利要求7所述的方法，其中，所述多个加热元件中的每个加热元件电耦合至控制器，所述控制器被配置为向所述多个加热元件中的每个加热元件分别地供应变化的电流水平。
9.根据权利要求3所述的方法，其中，所述多个加热元件包括：沿着第一方向从所述晶片的第一边沿延伸至所述晶片的相对的第二边沿的一行分立加热元件。
10.根据权利要求9所述的方法，其中，所述多个加热元件包括：沿着第二方向从所述晶片的第三边沿延伸至所述晶片的相对的第四边沿的一列分立加热元件，其中，所述第二方向与所述第一方向垂直。
11.根据权利要求3所述的方法，其中，所述多个加热元件中的每个加热元件包括电阻式加热元件。
12.一种蚀刻的方法包括：
在工艺室中装配衬底，其中，所述衬底被装配在加热单元上，所述加热单元包括布置在平行于所述衬底的平面中的多个加热元件；
加热所述多个加热元件中的每个加热元件，其中，所述多个加热元件中的每个加热元件的加热水平以非径向模式进行变化以产生从所述多个加热元件发散的非径向热分布；以及
在所述加热之后，在所述工艺室中蚀刻所述衬底。
13.根据权利要求12所述的方法，进一步包括：在所述衬底的暴露于所述蚀刻的表面上产生相应的非径向热分布。
14.根据权利要求12所述的方法，进一步包括：在所述加热的步骤期间，同时地向所述多个加热元件中的每个加热元件供应不同的电流水平。
15.根据权利要求12所述的方法，进一步包括：
在所述加热的步骤之前，测量所述衬底的表面温度；以及
基于所测得的表面温度来对应用于所述多个加热元件中的每个加热元件的所述加热水平进行配置。
16.根据权利要求12所述的方法，进一步包括：
在所述加热的步骤之前，根据第一加热模式来在所述工艺室中加热不同的衬底；
测量所述不同的衬底的表面温度；
应用与所述第一加热模式不同的第二加热模式，其中，所述第二加热模式包括与所述第一加热模式不同的非径向热分布；以及
使用所述第二加热模式来加热所述衬底。
17.根据权利要求12所述的方法，其中，所述多个加热元件包括：沿着第一方向从所述衬底的第一边沿延伸至所述衬底的相对的第二边沿的一行分立加热元件。
18.根据权利要求17所述的方法，其中，所述多个加热元件包括：沿着第二方向从所述衬底的第三边沿延伸至所述衬底的相对的第四边沿的一列分立加热元件，其中，所述第二方向与所述第一方向垂直。
19.一种减薄晶片的方法，所述方法包括：
提供具有在厚度上的第一非径向的不均匀度的晶片；以及
使用等离子体工艺来蚀刻所述被减薄的晶片，所述晶片经过所述蚀刻后具有厚度上的第二非径向的不均匀度，其中，所述第二非径向的不均匀度小于所述第一非径向的不均匀度，其中，用于加热所述晶片的暴露的主要表面的加热模式被计算为在所述蚀刻前将所述第一非径向的不均匀度降低至所述第二非径向的不均匀度。
20.根据权利要求19所述的方法，其中，所述蚀刻被减薄的晶片包括：
提供布置在工艺室中的加热单元的多个加热元件；
将所述晶片放置在所述工艺室中，其中，所述晶片被装配在包括所述多个加热元件的所述加热单元上，其中，所述多个加热元件中的每个加热元件被配置为独立于所述多个加热元件中的其余加热元件来被加热；
在放置所述晶片后，加热所述多个加热元件中的每个加热元件，其中，所述加热被配置为降低所述第一非径向的不均匀度；以及
在所述工艺室中处理所述晶片。
21.根据权利要求20所述的方法，其中，处理所述晶片包括：将所述晶片暴露于等离子体。
22.根据权利要求20所述的方法，其中，加热所述晶片包括：基于测得的温度变化来调节所述多个加热元件的加热电流。
23.根据权利要求22所述的方法，其中，所述测得的温度变化是在所述工艺室中处理的先前晶片上测量的。
24.根据权利要求20所述的方法，其中，加热所述多个加热元件中的每个加热元件包括：同时地并独立地加热所述多个加热元件中的每个加热元件。
25.根据权利要求24所述的方法，其中，所述多个加热元件中的每个加热元件电耦合至控制器，所述控制器被配置为向所述多个加热元件中的每个加热元件分别地供应变化的电流水平。
26.根据权利要求20所述的方法，其中，所述多个加热元件包括：沿着第一方向从所述晶片的第一边沿延伸至所述晶片的相对的第二边沿的一行分立加热元件。
27.根据权利要求26所述的方法，其中，所述多个加热元件包括沿着第二方向从所述晶片的第三边沿延伸至所述晶片的相对的第四边沿的一列分立加热元件，其中，所述第二方向与所述第一方向垂直。
28.一种加工工具，包括：
等离子体室；
布置在所述等离子体室中的卡盘，所述卡盘被配置为在处理期间保持被减薄的晶片，所述被减薄的晶片由于先前磨削工艺具有在厚度上的第一不均匀度；以及
加热单元包括多个加热元件的加热单元，其中，所述加热元件中的每个加热元件被配置为独立于所述多个加热元件中的其余加热元件来被加热，其中，所述加工工具被配置为蚀刻所述被减薄的晶片，其中，所述被减薄的晶片在所述蚀刻后具有厚度上的第二不均匀度，其中，所述第二不均匀度小于所述第一不均匀度。
29.根据权利要求28所述的加工工具，其中，所述多个加热元件包括沿着第一方向从所述被减薄的晶片的第一边沿延伸至所述被减薄的晶片的相对的第二边沿的一行分立加热元件。
30.根据权利要求29所述的加工工具，其中，所述多个加热元件包括沿着第二方向从所述被减薄的晶片的第三边沿延伸至所述被减薄的晶片的相对的第四边沿的一列分立加热元件，其中，所述第二方向与所述第一方向垂直。
31.根据权利要求28所述的加工工具，其中，所述加工工具包括：用于测量所述被减薄的晶片的表面温度的温度工具。
32.根据权利要求28所述的加工工具，进一步包括：被配置为向所述多个加热元件中的每个加热元件提供电流的控制器，其中，所述控制器被配置为向所述多个加热元件中的每个加热元件同时地供应不同的电流。
33.根据权利要求28所述的加工工具，其中，所述多个加热元件中的每个加热元件包括电阻式加热元件。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107978523A (zh) * 2016-10-24 2018-05-01 中芯国际集成电路制造(上海)有限公司 多区域差速刻蚀的控制方法
CN109767975A (zh) * 2019-01-16 2019-05-17 合肥鑫晟光电科技有限公司 半导体层的制备方法及装置、显示基板制备方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180053666A1 (en) * 2016-08-19 2018-02-22 Applied Materials, Inc. Substrate carrier with array of independently controllable heater elements
US11240881B2 (en) 2019-04-08 2022-02-01 Watlow Electric Manufacturing Company Method of manufacturing and adjusting a resistive heater

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW460961B (en) * 1999-05-21 2001-10-21 Plasmasil Llc A method of processing semiconductor wafers
JP2010040644A (ja) * 2008-08-01 2010-02-18 Sumitomo Osaka Cement Co Ltd 静電チャック装置
TW201330168A (zh) * 2011-09-28 2013-07-16 Sumitomo Osaka Cement Co Ltd 靜電吸持裝置
CN104205307A (zh) * 2012-02-28 2014-12-10 朗姆研究公司 用于半导体加工的使用交流驱动的多路复用加热器阵列

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8021521B2 (en) * 2005-10-20 2011-09-20 Applied Materials, Inc. Method for agile workpiece temperature control in a plasma reactor using a thermal model
KR101841378B1 (ko) * 2009-12-15 2018-03-22 램 리써치 코포레이션 Ｃｄ 균일성을 향상시키기 위한 기판 온도의 조절
US8193007B1 (en) * 2011-02-17 2012-06-05 Tokyo Electron Limited Etch process control using optical metrology and sensor devices
US9435692B2 (en) * 2014-02-05 2016-09-06 Lam Research Corporation Calculating power input to an array of thermal control elements to achieve a two-dimensional temperature output
US9589853B2 (en) * 2014-02-28 2017-03-07 Lam Research Corporation Method of planarizing an upper surface of a semiconductor substrate in a plasma etch chamber

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW460961B (en) * 1999-05-21 2001-10-21 Plasmasil Llc A method of processing semiconductor wafers
JP2010040644A (ja) * 2008-08-01 2010-02-18 Sumitomo Osaka Cement Co Ltd 静電チャック装置
TW201330168A (zh) * 2011-09-28 2013-07-16 Sumitomo Osaka Cement Co Ltd 靜電吸持裝置
CN104205307A (zh) * 2012-02-28 2014-12-10 朗姆研究公司 用于半导体加工的使用交流驱动的多路复用加热器阵列

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107978523A (zh) * 2016-10-24 2018-05-01 中芯国际集成电路制造(上海)有限公司 多区域差速刻蚀的控制方法
CN109767975A (zh) * 2019-01-16 2019-05-17 合肥鑫晟光电科技有限公司 半导体层的制备方法及装置、显示基板制备方法
CN109767975B (zh) * 2019-01-16 2021-11-05 合肥鑫晟光电科技有限公司 半导体层的制备方法及装置、显示基板制备方法

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