CN105185818A - 半导体晶片和用于处理半导体晶片的方法 - Google Patents

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Abstract

根据各种实施例，一种半导体晶片可以包括：包括集成电路结构的半导体本体；以及形成在该集成电路结构之上和/或形成在该集成电路结构中的至少一个四面体非晶碳层，该至少一个四面体非晶碳层可以包括大于大致0.4的sp3杂化碳的物质量分数和小于大致0.1的氢的物质量分数。

Description

半导体晶片和用于处理半导体晶片的方法
技术领域
各种实施例总地涉及半导体晶片和用于处理半导体晶片的方法。
背景技术
一般而言，在半导体行业中可以存在各种方法，用于例如在裸片、芯片或集成电路的制造期间在晶片之上或在半导体载体之上形成一个或多个层。对于将形成于晶片之上的一个或多个层的属性(例如化学或物理属性，例如特定电导率、硬度、化学成分、微结构、表面粗糙度)的特定需求可以由层本身的期望功能性指定，或可以由设置在电子结构内的层的特定功能指定。可以使按照半导体技术形成在载体之上的层的属性与努力、成本和收益一致。可以在半导体处理中使用各种不同的层、材料和沉积方法。然而，由于层制造工艺的复杂性，无法使它们容易地从一个工艺转移到另一工艺。
当前，高度电离的脉冲等离子体(HIPP)工艺、例如高功率冲击磁控溅射(HiPIMS)、高功率脉冲磁控溅射(HPPMS)、调制脉冲功率溅射(MPP)或其它高度电离的沉积方法(HIS，高度电离溅射)例如阴极电弧沉积，当前可以被用于沉积薄的膜或层。
发明内容
根据各种实施例，一种半导体晶片可以包括：包括集成电路结构的半导体本体，以及在集成电路结构之上和/或在集成电路结构中形成的至少一个四面体非晶碳层。该至少一个四面体非晶碳层可以包括大于大致0.4的sp3杂化碳的物质量分数和小于大致0.1的氢的物质量分数。
附图说明
在附图中，贯穿不同的视图，类似的参考符号通常指代相同的部分。附图不一定按比例，而是通常强调图示本发明的原理。在下面的描述中，参考下面的附图描述本发明的各种实施例，其中：
图1示出包括sp2杂化碳、sp3杂化碳和氢的三元相图；
图2A至图2C分别示出根据各种实施例的包括至少一个集成电路结构和至少一个四面体非晶碳层的半导体载体的示意图；
图2D示出根据各种实施例的包括多于一个的非晶碳层的半导体载体的示意图；
图2E示出根据各种实施例的包括多个集成电路结构元件和布置在集成电路结构元件之上的至少一个四面体非晶碳层的半导体载体的示意图；
图3和图4以流程图分别示出根据各种实施例的用于处理半导体晶片的方法；
图5示出根据各种实施例的用于形成四面体非晶碳层的溅射系统的示意图；以及
图6示意性地图示根据各种实施例的用于操作溅射系统以形成四面体非晶碳层的方法的细节。
具体实施方式
下面的详细描述参考附图，附图通过图示的方式示出其中可以实施本发明的特定细节和实施例。
本文中使用词语“示例性的”以表示“作为示例、实例或说明”。本文中被描述为“示例性的”的任意实施例或设计不是必须被理解为比其它实施例或设计优选或有利。
针对在侧面或表面“之上”形成的被沉积材料而使用的词语“之上”在本文中可被用于表示可以“直接”在所指侧面或表面上形成被沉积材料，例如，直接与所指侧面或表面接触。针对在侧面或表面“之上”形成的被沉积材料而使用的词语“之上”在本文中可被用于表示可以“间接”在所指侧面或表面上形成被沉积材料，其中在所指侧面或表面与被沉积材料之间布置有一个或多个附加层。
通常，非晶碳(a-C)不具有有序(长程有序)的晶体结构，并且还被称为类金刚石碳(DLC)。在DLC层中，碳原子可以被连接到相邻的碳原子或氢原子(短程有序)，形成sp2杂化键合结构(三个sp2轨道在彼此对称(具有三角对称性)的平面中定向)或sp3杂化键合结构(四个sp3轨道彼此等角度地成四面体对准)。然而，在非晶碳层中，短程有序可能被干扰，例如C环可能被“缠绕”或打乱，这会对拉曼光谱(例如D峰或峰扩展)有影响。
图1示出三元相图1000中的类金刚石碳(DLC)层的各种改性，其中纯碳相(在三元相图1000的第一角落和第二角落中)是sp2杂化碳1002(例如碳的石墨相，例如扭曲或无序的石墨)和sp3杂化碳1004(例如碳的金刚石相，例如扭曲或无序的金刚石，例如扭曲或无序的纳米晶体金刚石)。此外，DLC层可以包括氢1003(在三元相图100的第三角落中)。除了不形成层或借助于层化工艺(薄膜沉积工艺，例如物理气相沉积PVD和/或化学气相沉积CVD)无法到达的成分的区域1006外，三元相图1000图示多个混合的DLC相，例如：(缩合的)氢碳1008；氢化非晶碳1010(a-C:H)；溅射的非晶碳1016(a-C)；溅射的氢化非晶碳1016(a-C:H)；氢化四面体非晶碳1012(ta-C:H)；玻璃化碳1014和/或石墨碳1014；或四面体非晶碳1018(ta-C)。
如图1中所示并且如参考图1所描述的，氢碳1008例如聚乙烯(PE)或例如聚乙炔(PAC)可以包括例如多于65at％(原子百分比)的氢。此外，氢碳1008的碳可以被例如完全地sp3杂化。因此，氢碳层可以具有例如小于约1g/cm3的密度(例如质量密度)和约0.01GPa的硬度(例如维氏硬度)。
如图1中所示且如参考图1所描述的，氢化非晶碳1010(a-C:H)可以包括例如在从约20％至约60％的范围内的氢的物质量分数。此外，氢化非晶碳1010(a-C:H)可以包括例如在从约20％至约40％的范围内的sp3杂化碳的物质量分数。因此，氢化非晶碳(a-C:H)层可以具有例如在从约1.2g/cm3至约2.2g/cm3的范围内的密度(例如质量密度)和小于约20GPa的硬度(例如维氏硬度)。
如图1中所示且如参考图1所描述的，常规溅射的非晶碳1016(a-C)或常规溅射的氢化非晶碳1016(a-C:H)可以包括例如在从约0％至约30％的范围内的氢的物质量分数。此外，常规溅射的非晶碳1016(a-C)或常规溅射的氢化非晶碳1016(a-C:H)可以包括例如在从约5％至约30％的范围内的sp3杂化碳的物质量分数。因此，常规溅射的非晶碳(a-C)层或常规溅射的氢化非晶碳(a-C:H)层可以具有例如在从约1.6g/cm3至约2.2g/cm3的范围内的密度(例如质量密度)和小于约20GPa的硬度(例如维氏硬度)。这些属性可以指代可以经由标准磁控溅射工艺沉积的常规溅射的DLC层。
如图1中所示且如参考图1所描述的，氢化四面体非晶碳1012(ta-C:H)可以包括例如在从约20％至约30％的范围内的氢的物质量分数。此外，氢化四面体非晶碳1012(ta-C:H)可以包括例如在从约20％至约60％的范围内的sp3杂化碳的物质量分数。因此，氢化四面体非晶碳(ta-C:H)层可以具有例如约2.4g/cm3的密度(例如质量密度)和小于约50GPa的硬度(例如维氏硬度)。
其它蒸发碳和玻璃碳可以是类石墨的，并且可以包括例如小于约5％的sp3杂化碳的物质量分数。
如图1中所示且如参考图1所描述的，四面体非晶碳1018(ta-C)可以包括例如小于约10％、例如小于约8％、例如小于约5％的氢的物质量分数。此外，四面体非晶碳1018(ta-C)可以包括例如在从约40％至约90％的范围内的sp3杂化碳的物质量分数。因此，四面体非晶碳(ta-C)层可以具有例如在从约2.8g/cm3至约3.1g/cm3的范围内的密度(例如质量密度)和大于约50GPa的硬度(例如维氏硬度)。
在半导体行业中常用的方法例如低压化学气相沉积(LP-CVD)可以允许沉积(形成)类石墨的碳膜或碳层。这些类石墨的碳层可以是高温稳定的。半导体行业中的其它常用方法例如等离子体增强化学气相沉积(PE-CVD)可以允许沉积类金刚石的碳膜，但由于在沉积工艺期间氢的并入(例如源于前体气体)，其温度稳定性相对较低，因为氢会在350℃的高温下溢出并且非晶碳层会由于朝向sp2的碳氢化的转变而塌缩。
说明性地，在半导体行业中常用的碳沉积方法仅可以允许制造具有相对高量的氢或具有相对少量的sp3杂化碳的类石墨特征的a-C层。
说明性地，各种实施例的一个方面可以包括在具有高硬度和/或高温度稳定性的半导体处理中提供非晶碳层。各种实施例可以基于如下知识：在晶片级上的集成电路的制造期间的退火处理或热处理可以引起经由常用沉积工艺沉积的非晶碳层的变差。各种实施例可以基于如下知识：晶片上常用的非晶碳层在热处理期间可能往往出错或者可能具有低硬度和/或低密度，这会导致例如化学机械抛光(CMP)期间的不充分行为。此外，各种实施例可以基于如下知识：使用高电离溅射(HIS)可以允许在三元相图1000的整个范围内调整类金刚石碳(DLC)层的属性。此外，各种实施例基于如下知识：使用高度电离溅射(HIS)可以允许形成具有高密度和/或高硬度的类金刚石碳(DLC)层。此外，各种实施例基于如下知识：使用高度电离溅射(HIS)可以允许形成起到扩散阻挡或电隔离层作用的高温稳定的类金刚石碳(DLC)层。
根据各种实施例，如这里所述，可以通过HIS来创建ta-C层(四面体或四面体非晶碳层)。如已经描述的，这些层可以包括在sp3杂化中具有高数量的碳的sp2和sp3杂化碳的非晶网络，其中同时这些ta-C层具有低氢含量，例如低物质量分数(原子百分比或原子百分率)，例如小于10％，例如小于5％，例如小于1％。
根据各种实施例，由于没有或仅非常低的氢含量，所以高度电离溅射(HIS)可以允许沉积具有良好高温稳定性的类金刚石碳膜。HIS工艺可以使用至少一个碳靶来执行，其中该碳靶可以几乎不包括氢(例如小于1个质量百分比)。根据各种实施例，利用HIS溅射的类金刚石碳层的高温稳定性可以允许将这些层集成在半导体工厂的半导体处理中，其中通常的前端工艺线(FEOL)工艺流程可以包括例如在CMOS技术中的高达1100℃下的频繁的后续退火步骤或在高温下的其它工艺。
与之相比，针对权威的ta-C而言当前可用的沉积方法可以是脉冲激光沉积(PLD)和过滤阴极真空电弧(FCVA)沉积。这些方法可能不适用于半导体生产中，原因如下：例如，PLD和FCVA可能受限于小样本尺寸并且可能不允许大规模生产；此外，这些方法往往在所沉积的膜中导致像液滴和颗粒之类的缺陷，这会降低通常在半导体行业中生产的小电子结构的功能性。
如之前所提及的，PE-CVD膜可能包含氢，并且因而其温度稳定性可能相对较低并且因此对于半导体技术中的高温工艺而言是不足的。
根据各种实施例，可以通过采用被配置成提供从高纯度的碳靶溅射的高含量电离碳原子(HIS)的溅射工艺，在半导体晶片上形成一个或多个DLC层。根据各种实施例，高度电离的磁控溅射可以实现在高沉积速率下的高纯度和良好厚度均匀性的DLC膜或DLC层的沉积。
在常规DC(直流)溅射中，可以从靶发出(溅射)基本中性的碳原子，例如不会产生显著含量的电离碳原子，并且溅射的碳原子的动能可以在凝聚能的范围内(例如在从约1eV至约5eV的范围内)。在HIS工艺中，高能量(在从约数百千瓦至约数兆瓦的范围内)的脉冲在碳靶上被释放。显著数量的经溅射的碳原子被电离，并且通过向离子施加负偏置电压或漂移电压(例如负RF电压，其中RF电压在恒定负电平附近振荡)可以使之朝向衬底加速。经溅射的碳原子的加速可以被用于定向溅射或用于除了凝聚能外向正在生长的膜施加可调整的动态离子能量。该沉积工艺可以提供对与常规DC溅射所生成的不同的膜属性的接入。经由HIS形成的DLC层可以被用作硬的且致密的涂层，例如具有附加的高温稳定性。此外，根据各种实施例，使用HIS可以允许影响和/或调节在所沉积的DLC层中的杂化的碳状态。
在常规溅射工艺(例如常规AC或DC磁控溅射)期间，由于小的电离能量，所以沉积石墨化的碳膜。与之相比，根据各种实施例，采用高能量工艺HIS可以允许杂化体制从sp2态转换成sp3态。根据各种实施例，经由HIS沉积的DLC膜的硬度可以大于约50GPa或大于约60GPa，或例如在从约40GPa至约60GPa的范围内，其中经由HIS沉积的DLC膜可以是富含sp3的。
根据各种实施例，所沉积的DLC膜或层(例如经由高功率冲击磁控溅射沉积)的sp3含量可以例如基于它们的可见光和紫外线(UV)拉曼光谱来评估。附加地，DLC膜或层(例如ta-C)的结构类别的评估可以经由它们的紫外线(UV)拉曼光谱，例如通过在它们的UV拉曼光谱中的所谓T峰的存在，而成为可能。
通常，HIS或HiPIMS沉积的碳膜可以由于它们的高硬度而在工具涂层群体(tool-coatingcommunity)中使用。然而，各种实施例可以基于如下见解：这些沉积技术可以允许形成高温稳定的DLC层，以便将DLC层集成到晶片级上的半导体处理中或电子电路的制造中。
常用方法诸如PE-CVD或离子束沉积的碳膜可以由于氢碳前体的使用而包括氢，并且根据各种实施例，已经明白的是，从作为固态材料源的纯碳靶开始的高度电离的磁控溅射可以实现几乎无氢的DLC膜的沉积。作为结果，高度电离的磁控溅射可以允许经由同一沉积工具(溅射系统)来沉积不同类型的(图1中的三元相图的)DLC层，例如经由控制氢在层中的限定引入以及能量。
根据各种实施例，高度电离的磁控溅射可以允许形成在高达1000℃或高达1100℃的沉积之后可以稳定的ta-C(基本无氢)层。相比之下，例如氢化非晶碳(a-C:H)层会在大于约350℃的温度处变差。
然而，根据各种实施例，高度电离的磁控溅射可以在反应模式中操作。反应HIS可以实现氢化四面体非晶碳(ta-C:H)层的沉积；并且因此，HIS可以实现如三元相图中所示(即沿着sp2-sp3轴)的碳杂化状态的调整，并且反应HIS可以进一步实现调整氢含量，使得包括ta-C的三元相图中的所有相位可以通过HIS和反应HIS来达到。调整氢含量可以增添HIS方法的对于形成基本无氢的碳改性ta-C的可能性而言附加的进一步自由度。此外，HIS可以实现材料工程的容易度，材料工程例如利用分段、按压或烧结的靶的金属掺杂或合金；利用与惰性气体不同的工艺气体的反应溅射。此外，与常规溅射的碳膜相比，经由HIS沉积的DLC层的边缘覆盖可以被增强，或换言之，HIS可以允许形成顺形地覆盖晶片上的一个或多个结构元件的DLC层。
根据各种实施例，可以使用碳作为用于半导体生产中(例如在工厂和其通常的工艺流程中)的HIS工艺的靶材料，用于沉积ta-C膜。与PE-CVD碳膜相比，HIS生成的类金刚石碳材料具有较高热稳定性，使得该材料适于在具有后续更高退火温度和工艺的前端工艺线(FEOL)工艺中的集成，该后续更高退火温度和工艺例如从约400℃至约1200℃，例如从约500℃至约1100℃，例如从约600℃至约1000℃。
根据各种实施例，经由HIS形成的DLC层(例如ta-C)可以由于例如DLC层的高硬度而用作在半导体行业中的FEOL处理中形成的用于化学机械抛光工艺(CMP工艺)的停止层。
根据各种实施例，经由HIS形成的DLC层(例如ta-C)可以由于例如DLC层的高密度和非晶晶体结构而用作在半导体行业中的FEOL处理中形成的阻挡层或扩散阻挡层。
根据各种实施例，经由HIS形成的DLC层(例如未掺杂的ta-C层或硅掺杂的ta-C层)可以例如由于低特定电导率而用作在半导体行业中的FEOL处理中形成的电钝化层、介电层或隔离层。
根据各种实施例，经由HIS形成的经掺杂的DLC层(例如经金属掺杂的ta-C层)可以用作在半导体行业中的FEOL处理中形成的导电层。
根据各种实施例，经由HIS形成的DLC层(例如ta-C层)可以由于例如高热导率而用作在半导体行业中的FEOL处理中形成的热传输层或散热层。
根据各种实施例，经由HIS形成的DLC层(例如ta-C层)可以由于例如高光学折射率而用作在半导体行业中的FEOL处理中形成或使用的抗反射涂层。
根据各种实施例，经由HIS形成的DLC层(例如ta-C层)的属性如前所述可以与例如经由常规溅射工艺或CVD工艺形成的常用DLC层的属性相当。
根据各种实施例，高度电离溅射工艺可以是动能控制的，而常规溅射工艺或CVD工艺可以是温度控制的或化学控制的。此外，用以识别DLC膜的属性的方法可以是针对碳原子的键合态的X射线光电子谱(XPS)或电子能量损失谱(EELS)以及针对晶体结构的高分辨率透射电镜(HRTEM)。
应注意，经由电弧蒸发、过滤阴极真空电弧(FCVA)沉积或PLD沉积的该膜可以比经由高度电离溅射沉积的膜具有更高的缺陷密度，这会引起半导体处理(例如芯片或集成电路的制造)中涉及低至100nm或甚至更小的小特征尺寸的问题。
图2A图示了根据各种实施例的半导体晶片100，其中半导体晶片100可以包括：半导体本体102；集成电路结构104；以及在集成电路结构104之上和/或在集成电路结构104中形成的至少一个四面体非晶碳层106。根据各种实施例，至少一个四面体非晶碳层106可以包括大于大致0.4(40％)的sp3杂化碳的物质量分数和小于大致0.1(10％)的氢的物质量分数。
根据各种实施例，半导体本体102可以包括至少一个半传导材料，例如硅、锗、镓、砷、砷化镓等。换言之，半导体晶片100和/或半导体本体102可以由各种类型的半导体材料制成，包括硅、锗、III族至V族或其它类型，例如包括聚合物，但在其它实施例中，也可以使用其它合适材料。在一个实施例中，半导体晶片100和/或半导体本体102可以由(掺杂或未掺杂的)硅制成，在备选实施例中半导体晶片100和/或半导体本体102可以是绝缘体上硅(SOI)晶片。作为备选方案，可以使用任何其它合适的半导体材料用于半导体晶片100和/或半导体本体102，例如半导体化合物材料，诸如砷化镓(GaAs)、磷化铟(InP)，以及诸如砷化铟镓(InGaAs)的任何合适的三元半导体化合物材料或四元半导体化合物材料。
根据各种实施例，半导体本体102可以包括集成电路结构104，或者集成电路结构104可以布置在半导体本体102之上。根据各种实施例，半导体本体102和/或集成电路结构104可以包括p阱区域和n阱区域(或者p掺杂区域和n掺杂区域)中的至少一个，并且此外，半导体本体102和/或集成电路结构104可以是掺杂的或者可以包括掺杂区域，例如n掺杂和p掺杂区域中的至少一个。根据各种实施例，半导体本体102和/或集成电路结构104可以包括晶体管，例如场效应晶体管，例如双极晶体管。根据各种实施例，半导体本体102和/或集成电路结构104可以包括高电压器件的至少一部分，传感器例如霍尔传感器、例如应变传感器，二极管，静电放电保护器件，静电放电保护二极管等。
根据各种实施例，半导体本体102和/或集成电路结构104的结构可以包括以下中的至少一个：容易处理的集成电路、CMOS集成电路、双极晶体管、IGBT和/或微机电系统(MEMS)，或者另一组件或另一结构，例如芯片、存储器芯片、裸片、微处理器、微控制器、存储器结构、电荷存储存储器、随机存取存储器、动态随机存取存储器、逻辑电路、传感器、纳米传感器、集成收发器、微机械器件、微电子器件、纳米电子器件、电路、数字电路、模拟电路和基于半导体技术的任何其它电子器件。
根据各种实施例，至少一个四面体非晶碳层106可以包括在从约0.4(40％)至约0.95(95％)的范围内的sp3杂化碳的物质量分数(at％)，例如在从约0.4(40％)至约0.90(90％)的范围内，例如在从约0.5(50％)至约0.95(95％)的范围内，例如在从约0.6(60％)至约0.95(95％)的范围内，例如在从约0.7(70％)至约0.95(95％)的范围内，例如在从约0.7(70％)至约0.85(85％)的范围内，以及在从约0.001(0.1％)至约0.10(10％)的范围内的氢的物质量分数，例如在从约0.01(1％)至约0.10(10％)的范围内，例如在从约0.01(1％)至约0.05(5％)的范围内。根据各种实施例，由于四面体非晶碳层106可以包括小于约0.10(10％)的氢的物质量分数，所以非晶碳层106可以是高温稳定的，例如在从约400℃至约1400℃的温度范围内，例如在从约500℃至约1200℃的温度范围内，例如在从约600℃至约1100℃的温度范围内，例如在从约600℃至约1000℃的温度范围内。
因此，将四面体非晶碳层106集成到半导体晶片上的电子结构中是可以的。
如图2B所示，根据各种实施例，四面体非晶碳层106可以(至少部分地)布置在半导体本体102与集成电路结构104之间。根据各种实施例，集成电路结构104的处理可以不受四面体非晶碳层106限制，因为四面体非晶碳层106在化学、热和/或机械上是稳定的。四面体非晶碳层106可以起到在集成电路结构104与半导体本体102之间的扩散阻挡的作用。
如图2C所示，根据各种实施例，四面体非晶碳层106可以(至少部分地)布置在集成电路结构104的第一区域104a与集成电路结构104的第二区域104b之间。由此，四面体非晶碳层106可以例如用作如下中的至少一个：扩散阻挡、电绝缘结构、散热层。此外，根据各种实施例，四面体非晶碳层106可以被掺杂有金属以导电。因此，HIS工艺可以使用经掺杂的碳靶来执行。
图2D图示了根据各种实施例的半导体晶片100，其中半导体晶片100可以包括第一碳层106和第二碳层106a，或者换言之，半导体晶片100可以包括如前面所述的四面体非晶碳层106以及至少一个附加的碳层106a。由此，至少两个碳层106、106a中的至少一个碳层可以包括在从约0.4(40％)至约0.95(95％)的范围内的sp3杂化碳的物质量分数(at％)，例如在从约0.4(40％)至约0.90(90％)的范围内，例如在从约0.5(50％)至约0.95(95％)的范围内，例如在从约0.6(60％)至约0.95(95％)的范围内，例如在从约0.7(70％)至约0.95(95％)的范围内，例如在从约0.7(70％)至约0.85(85％)的范围内，以及在从约0.001(0.1％)至约0.10(10％)的范围内的氢的物质量分数，例如在从约0.01(1％)至约0.10(10％)的范围内，例如在从约0.01(1％)至约0.05(5％)的范围内，其中至少两个碳层106、106a中的另一碳层可以包括不同的DLC。
说明性地，布置在半导体本体102之上的第一碳层可以是四面体非晶碳层106，其中布置在半导体本体102之上的第二碳层可以包括任何其它类型的DLC层，例如参照图1所述的那样。
根据各种实施例，半导体晶片100可以包括层堆叠，该层堆叠包括具有不同属性的多个碳层，这可以允许例如应力工程或功能层堆叠，其中层堆叠的碳层中的至少一个可以包括具有少量氢的ta-C，如前面所述。
图2E图示了根据各种实施例的半导体晶片100，其中半导体晶片100可以包括半导体本体102和集成电路结构104，其中半导体本体102和/或集成电路结构104可以包括一个或多个结构元件104s(例如，作为晶体管结构的部分或作为电阻、电容或电感的部分)，其中四面体非晶碳层106可以布置在一个或多个结构元件104s之上。根据各种实施例，四面体非晶碳层106可以覆盖一个或多个结构元件104s并且可以填充例如相邻结构元件104s之间的空间。此外，根据各种实施例，四面体非晶碳层106可以顺形地覆盖一个或多个结构元件104s，例如使得可以部分地填充相邻结构元件104s之间的空间。
说明性地，四面体非晶碳层106可以顺形地覆盖晶片100、半导体本体102和/或集成电路结构104。
在下面描述半导体晶片100的各种修改和/或配置以及参考四面体非晶碳层106的细节，其中可以类似地包括参照图2A至图2E描述的特征和/或功能性。此外，下面所述的特征和/或功能性可以包括在如前面参照图2A至图2E所述的半导体晶片100中或者可以与半导体晶片100结合。
图3图示了用于处理半导体晶片100的方法300的示意流程图，其中方法300可以包括：在310中，在半导体本体102中形成集成电路结构104；以及在320中，借助于高度电离溅射(HIS)，在集成电路结构104之上和/或在集成电路结构104中形成至少一个四面体非晶碳层106。
根据各种实施例，四面体非晶碳层106可以通过使用在高能量脉冲模式下操作的例如磁控溅射系统的溅射系统来形成，参照图5和图6。说明性地，该溅射系统可以被配置和操作为高功率冲击磁控溅射(HiPIMS)系统，例如也称为高功率脉冲磁控溅射(HPPMS)。
根据各种实施例，溅射系统可以被配置和操作使得沉积的碳层可以包括大于0.4的sp3杂化碳的物质量分数和小于0.1的氢的物质量分数，如已经描述的那样。
根据各种实施例，可以经由HiPIMS在半导体本体102之上沉积一个或多于一个的DLC层。由此，这些层可以彼此不同，因为溅射系统可以被配置和操作使得可以形成各种类型的DLC层。根据各种实施例，可以通过控制沉积参数，例如施加在阴极处的电压或在半导体晶片处的偏置电压，例如沉积期间的衬底温度，来控制sp3杂化碳的物质量分数，并且可以通过在沉积期间将氢作为处理气体插入来控制氢的物质量分数。
根据各种实施例，可以在第一氢分压的真空条件下，例如在基本无氢的气氛中，形成四面体非晶碳层106，并且在与第一氢分压不同的第二氢分压的真空条件下形成至少一个附加的非晶碳层106a。
根据各种实施例，可以在晶片上形成至少四面体非晶碳层106之后执行热处理，其中使半导体晶片和四面体非晶碳层106经受大于约400℃的温度，例如可以在从约400℃至约1200℃的范围内的温度下对半导体本体102和四面体非晶碳层106进行退火。半导体晶片的退火可以是必需的，例如以激活离子注入或者执行掺杂处理(例如，使掺杂材料在半导体本体102中或在集成电路结构104中热扩散)。
根据各种实施例，可以施加热处理或退火，用于在半导体本体之上或在半导体本体中形成电子结构。热处理或退火可以包括在如这里所述的电子结构的制造期间或处理晶片期间的各种工艺中(或各种工艺阶段处)，例如与构图工艺相结合、在涂覆光致抗蚀剂之后和/或在沉积电接触之后，用以将导电材料(例如金属)与载体(或与主体结构)合金，或者用以提供用于层化工艺的最佳沉积条件。可以利用直接接触例如热板，或者通过辐射例如使用激光或灯，来执行晶片(载体、衬底等)的加热。可以应用快速热处理(RTP)，这可以在真空条件下使用激光加热器或灯加热器来执行，其中可以在短时段内例如在数秒内(例如约1s至约20s)，将材料(例如晶片、衬底、载体等)加热到数百摄氏度或高达约1200℃或甚至更高温度。快速热处理的子集是快速热退火(RTA)和快速热氧化(RTO)。
根据各种实施例，可以在至少一个四面体非晶碳层106之上形成至少一个附加层，例如用于制造电子器件，并且随后可以执行化学机械抛光(CMP)工艺，其中附加层被至少部分地去除。换言之，可以将四面体非晶碳层106作为CMP停止层集成到电子电路结构104中。
图4图示了用于处理半导体晶片100的方法400的示意流程图，其中方法400可以包括：在410中，应用高功率冲击磁控溅射工艺，以在半导体晶片之上形成四面体非晶碳层；以及在420中，随后在高于约500℃的温度下执行半导体晶片的热处理。
根据各种实施例，可以在下面描述参照HIS(功率冲击磁控溅射工艺)和溅射系统的细节。
图5在示意图中图示了根据各种实施例的溅射系统500。溅射系统500可以被配置为磁控溅射系统，其包括工艺腔室502、溅射靶504(例如纯碳靶)、用于将晶片506安装在工艺腔室502中的晶片吸盘(chuck)508以及屏蔽件510。此外，根据各种实施例，溅射系统500可以包括一个电源或多于一个的电源，以提供用于阴极的功率并且提供在晶片506或晶片吸盘508处的偏置电压。根据各种实施例，工艺腔室502可以是真空沉积腔室，其被配置为提供真空用于执行PVD工艺例如溅射工艺。
如图6中示意性地示出的，可以向碳靶504施加脉冲DC功率600a(电流和/或电压)，使得可以在工艺腔室502内提供等离子体(例如氩等离子体)，其中碳靶504用作阴极，并且碳离子可以由于所产生的等离子体而被从靶504溅射。可以提供功率(例如电压和电流)使得可以在溅射工艺期间生成碳离子。此外，可以向晶片506或晶片吸盘508施加负偏置电压，使得在等离子体中产生的碳离子可以在晶片506的方向上加速。作为结果，可以在晶片506上沉积ta-C层。工艺腔室502可以尽可能地无氢，使得可以沉积包括少量氢的ta-C层，如前面所述。
根据各种实施例，沉积参数可以被选择和/或调节，使得在高功率冲击磁控溅射系统中溅射的碳离子的平均离子能量可以在从约40eV每离子至约1keV每离子的范围中或者可以约为几千电子伏特每离子，例如在从约60eV每离子至约5keV每离子的范围中，例如从约60eV每离子至约3keV每离子的范围中，例如从约60eV每离子至约1keV每离子的范围中(例如与常规溅射中的约2eV至10eV每离子形成对比)。
根据各种实施例，在晶片506或晶片吸盘508上施加的负偏置电压可以是通过RF功率源提供的RF电压(例如在13.56MHz)。备选地，可以利用DC功率源或脉冲DC功率源，例如通过功率或电压对其进行控制。
根据各种实施例，高度电离溅射(HIS)可以包括具有高功率的脉冲DC溅射，如已经描述的那样。备选地，高度电离溅射(HIS)可以包括具有高功率的脉冲RF溅射。而且，高度电离溅射(HIS)可以包括反应溅射，其中例如氢可以在沉积期间被引入到工艺腔室502中。说明性地，溅射工艺可以被配置为在所产生的等离子体中提供碳离子，这可以与在四面体非晶碳层106中产生sp3杂化碳相关。
根据各种实施例，负偏置电压可以在从约20V至约140V(或至约1kV)的范围中，例如从约40V至约120V的范围中，在从约60V至约100V的范围中。根据各种实施例，执行高功率冲击磁控溅射，使得从阴极靶溅射的碳离子沉淀或凝聚在半导体晶片的表面处。
根据各种实施例，半导体晶片506可以在沉积工艺期间被冷却，使得在沉积工艺期间半导体晶片506的温度可以例如不超过约150℃。此外，半导体晶片506可以被加热以便控制sp2与sp3的比率，例如用于应力工程。
必须指出的是，在常规磁控溅射工艺中，功率密度太低以至于无法生成显著数量的靶材料的离子，因为由于靶上的热负载而导致在功率中可能限制连续放电，因为大多数离子碰撞能量在靶处转变成热。因此，HIS工艺可以包括具有最大高功率和可热接受的平均功率的脉冲溅射沉积。
参照这一点，HIS工艺中的溅射材料的高电离程度和高等离子体密度可以带来：改善的层形态、可导致所沉积的碳层的更高机械稳定性的更高密度以及所沉积的碳层的改善的粘合、所沉积的碳层的更高折射率和/或所沉积的碳层的改善的扩散阻挡属性。
根据各种实施例，所沉积的ta-C碳层106的光学折射率可以在从约2.1至约2.4的范围中(在可见光谱的波长处)。此外，所沉积的ta-C碳层106可以在具有长于225nm的波长的可见光、红外光、紫外光的范围内可以是光学透明的(例如透射率可以大于80％)。
根据各种实施例，所沉积的ta-C碳层106的(特定)热导率可以在从约500W/(mK)至约2000W/(mK)的范围中。因此，可以使用ta-C碳层106作为集成电路结构104中的散热层。
根据各种实施例，所沉积的ta-C碳层106可以经由改型的HiPIMS工艺来沉积，例如经由突发HiPIMS或调制脉冲功率(MPP)溅射。因此，可以将中频(MF)放电叠加到该放电或者施加在HiPIMS脉冲之间。
根据各种实施例，所沉积的ta-C碳层106(例如未掺杂的DLC层)的(特定)电导率可以在从约107Qcm至约1015Qcm的范围中。因此，ta-C碳层106可以用作集成电路结构104中的电绝缘层。根据各种实施例，ta-C碳层106可以用作集成电路结构104中的电绝缘散热层。此外，ta-C碳层106可以用作半绝缘层或电活性钝化(例如由于所谓的PooleFrenckel导电机制)。
如图6所示，功率脉冲600a可以具有持续时间604和周期时间602，持续时间604和周期时间602可以被选择为提供在从约1％至约10％的范围中的导通时间比率，例如取决于可以在从约1Hz至约几kHz的范围中的脉冲持续时间604和重复速率(频率)。
根据各种实施例，在沉积工艺期间在晶片处施加的偏置电压600b可以是DC电压、MF电压(例如0kHz至350kHz)或HF电压(例如在约13.6MHz下的RF电压)。此外，根据各种实施例，可以以脉冲模式提供产生等离子体的功率，如已经描述的那样，其中脉冲持续时间可以在从约10μs至约200μs的范围中，在功率在通常使用的靶尺寸下在兆瓦范围中更大的情况下，例如可以在约1kV的电压下施加比约500A更大的电流。
根据各种实施例，半导体晶片100可以包括：半导体本体102，包括集成电路结构104；至少一个四面体非晶碳层106，形成在集成电路结构104之上和/或在集成电路结构104中，其中至少一个四面体非晶碳层包括大于约0.4的sp3杂化碳的物质量分数和小于约0.1的氢的物质量分数。换言之，至少一个四面体非晶碳层可以包括40at％的sp3杂化碳和小于10at％的氢。根据各种实施例，氢原子可以被键合到碳原子，或者氢原子可以被并入到四面体非晶碳层中。
根据各种实施例，四面体非晶碳层可以部分地覆盖半导体晶片，例如半导体本体102和/或集成电路结构104。备选地，根据各种实施例，四面体非晶碳层可以完全地覆盖半导体晶片，例如半导体本体102和/或集成电路结构104。
根据各种实施例，四面体非晶碳层可以经由在半导体行业中使用的光刻构图工艺而被构图或部分地构图。
根据各种实施例，四面体非晶碳层可以布置在集成电路结构的第一区域104a和集成电路结构的第二区域104b之间。因此，四面体非晶碳层可以在横向上将集成电路结构的两个相邻区域隔开，例如在空间上隔开或电隔开(隔离)。因此，四面体非晶碳层可以将集成电路结构的两个相邻区域垂直地隔开，例如在空间上隔开或电隔开(隔离)。
根据各种实施例，四面体非晶碳层可以布置在集成电路结构的第一区域与集成电路结构的第二区域之间，以将集成电路结构的第一区域与第二区域电隔离。根据各种实施例，四面体非晶碳层的四面体非晶碳的特定电阻可以在从约106Qcm至约1015Qcm的范围中。
根据各种实施例，四面体非晶碳层可以将集成电路结构的至少一部分连接到散热结构，以使来自集成电路结构的热量耗散。根据各种实施例，四面体非晶碳层的四面体非晶碳的热导率可以大于约400W/(m*K)或大于1000W/(m*K)。
根据各种实施例，四面体非晶碳层被掺杂有金属，例如掺杂有硼、铝、硅、氮、银、钨、磷、砷、镓、铟或其它金属或者适于掺杂碳的材料。此外，根据各种实施例，四面体非晶碳层可以包括金属碳化物或半金属碳化物，例如碳化铬、碳化硅、碳化钨，例如取决于添加到碳的材料的数量并且取决于工艺条件。根据各种实施例，可以经由溅射将掺杂剂诸如硅或钨引入到碳层中，同时可以从气相添加碳。
根据各种实施例，一种用于处理半导体晶片的方法可以包括：在半导体本体中形成集成电路结构；以及借助于高度电离溅射，在集成电路结构之上和/或在集成电路结构中形成至少一个四面体非晶碳层。
根据各种实施例，高度电离溅射可以被配置使得至少一个四面体非晶碳层包括大于0.4的sp3杂化碳的物质量分数以及小于0.1的氢的物质量分数。
根据各种实施例，物质量分数也可以被称为摩尔分数或摩尔比例。
根据各种实施例，用于处理半导体晶片的方法可以进一步包括：借助于高度电离溅射，在集成电路结构之上和/或在集成电路结构中形成至少一个附加的非晶碳层，其中至少一个附加的非晶碳层的sp3杂化碳的物质量分数或者至少一个附加的非晶碳层的氢的物质量分数中的至少一项与至少一个四面体非晶碳层中的不同。
根据各种实施例，其中至少一个附加的非晶碳层和至少一个四面体非晶碳层经由同一溅射系统而形成，例如经由高功率脉冲磁控溅射系统。
根据各种实施例，在第一氢分压中的真空条件下形成至少一个四面体非晶碳层，并且在与第一氢分压不同的第二氢分压中的真空条件下形成至少一个附加的非晶碳层。
根据各种实施例，用于处理半导体晶片的方法可以进一步包括：在半导体晶片之上和/或在半导体晶片中形成电子结构。
根据各种实施例，用于处理半导体晶片的方法可以进一步包括：在大于约500℃的温度下执行半导体晶片的热处理或退火。
根据各种实施例，用于处理半导体晶片的方法可以进一步包括：在至少一个四面体非晶碳层之上形成至少一个附加层，并且执行化学机械抛光，以至少部分地去除附加层，从而至少部分地露出至少一个四面体非晶碳层。
根据各种实施例，(用于处理晶片的)方法可以包括：应用高功率冲击磁控溅射工艺或高功率脉冲磁控溅射，以在半导体晶片之上形成四面体非晶碳层；以及随后在高于约500℃的温度下执行半导体晶片的热处理。根据各种实施例，可以在无氢气氛中，例如在具有相应地非常小的氢分压的真空条件下，执行高功率冲击磁控溅射工艺或高功率脉冲磁控溅射。
根据各种实施例，该方法可以进一步包括在半导体晶片之上和/或在半导体晶片中形成电子结构。
根据各种实施例，在高功率冲击磁控溅射中溅射的碳离子的平均离子能量(例如动能)可以在从约40eV每离子至约5keV每离子的范围中，例如在从约40eV每离子至约2keV每离子的范围中，例如在从约40eV每离子至约1keV每离子的范围中，例如在从约40eV每离子至约140eV每离子的范围中。
根据各种实施例，可以在高功率冲击磁控溅射期间向半导体晶片施加负偏置电压，和/或在高功率冲击磁控溅射期间向承载半导体晶片的晶片吸盘施加负偏置电压。
根据各种实施例，负偏置电压可以是由RF功率源提供的RF电压，RF电压围绕偏移值而振荡。根据各种实施例，负偏置电压(或偏移值)可以在从约20V至约140V的范围中(例如RF电压的峰值幅度)。
根据各种实施例，高功率冲击磁控溅射或高功率脉冲磁控溅射可以被配置使得从阴极靶溅射的碳离子在半导体晶片的表面处沉淀。
高度电离溅射(例如高功率冲击磁控溅射或高功率脉冲磁控溅射)可以实现到半导体制造的环境中，这可能需要具有低(灰尘)颗粒密度的清洗处理环境。在处理期间，可以将颗粒(其可能对碳层的膜生长没有贡献，例如大颗粒或碎片)从处理腔室的腔室壁、从阳极和/或从阴极(靶)驱逐出去。根据各种实施例，可以在处理腔室中执行高度电离溅射工艺之前、在处理腔室中执行高度电离溅射(例如溅射可以被悬置)期间和/或在处理腔室中已经执行高度电离溅射工艺之后，执行腔室清洗工艺用于清洗处理腔室。在没有这种清洗工艺的情况下，可能由于碳(例如碳碎片或ta-C碎片)从处理腔室的腔室壁的层离而形成颗粒(与纯金属相比，碳在处理腔室的部件上的粘附性可能小)，其中这样的颗粒或碎片可能干扰碳层的生长或者可能影响所生长的碳层的膜属性。根据各种实施例，清洗处理腔室可以包括在沉积工艺期间或在沉积工艺之间提供能够从腔室壁并从阳极化学地去除碳的等离子体。因此，在处理腔室中可以提供氧，用于经由氧等离子体清洗腔室，其中可以将碳氧化成气态氧化碳。此外，可以在清洗工艺(例如可以提供遮板来抑制等离子体腐蚀)期间保护靶(例如包括碳)。
此外，根据各种实施例，可以使用热解碳作为用于高度电离溅射的靶材料(备选地用于按压的碳靶)，由此在溅射期间提供较少的颗粒生成。
根据各种实施例，用于处理半导体晶片的方法可以包括用于处理腔室的清洗工艺，其中执行高度电离溅射。根据各种实施例，清洗工艺可以包括在处理腔室内部提供等离子体，以从处理腔室内的表面例如从处理腔室的壁或从处理腔室内的部件，例如从处理腔室中提供的阳极，来化学地去除碳。
根据各种实施例，物质量分数可以是指摩尔百分比或摩尔百分比，这也称为摩尔分数或量分数(物质的量是指SI单位摩尔(SI：国际单位制))。
根据各种实施例，在清洗工艺中可以使用以下气体的群组中的至少一种气体，以便去除碳，该群组包括：氧气或含氧气体，例如N2O或形成等离子体中的反应氧的任何其它气体(例如DC等离子体、脉冲DC等离子体或RF等离子体)。根据各种实施例，可以在清洗工艺期间经由附加的电源和附加的阴极来引发和维持等离子体，该阴极可以例如电连接到电源，以提供用于生成等离子体的电场。根据各种实施例，可以在清洗工艺期间经由作为阴极被供电的涂覆屏蔽件和吸盘来引发和维持等离子体。根据各种实施例，如果工艺使用待清洗的处理腔室中的碳靶，则可以通过屏蔽件(例如通过导电屏蔽件或通过可移除的遮板)保护(例如覆盖或部分地覆盖)靶。
根据各种实施例，清洗工艺可以包括将O3引入到待清洗的处理腔室中，其中O3可以经由外部O3源来生成。
根据各种实施例，在清洗工艺中可以使用以下气体的群组中的至少一种气体，以便去除碳(例如附加地去除氧气或含氧气体)，该群组包括：氟或含氟气体，例如NF3、C2F6、CF4。根据各种实施例，可能需要反应氟气体供给来去除硅掺杂的碳或硅掺杂的碳膜。根据各种实施例，氟气体可以经由远程等离子体源来引入。
根据各种实施例，在清洗工艺期间，遮板可以覆盖靶。此外，遮板可以不覆盖周围的部分(例如阳极)。因此，根据各种实施例，遮板可以在靶的平面中以及垂直于靶平面的平面中是可移动的，以便精确地覆盖靶。
根据各种实施例，用于处理载体(例如晶片或半导体晶片)的方法可以包括：执行清洗工艺以从溅射沉积系统的处理腔室的内部去除碳污物，并且借助于溅射沉积系统执行溅射沉积以在载体之上形成至少一个碳层。
根据各种实施例，用于处理载体的方法可以进一步包括：在清洗工艺期间利用遮板覆盖处理腔室中的碳靶。根据各种实施例，可以将碳靶用于至少一个碳层的溅射沉积。
此外，根据各种实施例，执行清洗工艺可以包括在处理腔室内提供等离子体。根据各种实施例，可以经由远程等离子体源来提供等离子体。根据各种实施例，可以经由设置在处理腔室中的附加的阳极和附加的阴极来提供等离子体。附加的阳极和附加的阴极可以被配置(例如被耦合到DC功率源或RF功率源)为在处理腔室中提供等离子体用于清洗。
根据各种实施例，可以从氟气体或从含氟气体提供等离子体。根据各种实施例，可以从氧气或从含氧气体提供等离子体。
根据各种实施例，执行清洗工艺可以包括在处理腔室中提供臭氧。
根据各种实施例，执行清洗工艺可以进一步包括对处理腔室进行加热，例如达到在从约100℃至约300℃的范围内的温度。
根据各种实施例，可以借助于高度电离溅射来执行溅射沉积，以在载体之上形成至少一个四面体非晶碳层。
尽管已经参照特定实施例具体地示出和描述了本发明，但本领域技术人员应理解的是，可以在对其进行各种形式和细节上的改变，而不脱离由所附权利要求限定的本发明的精神和范围。本发明的范围因而由所附权利要求指示，并且因此旨在于涵盖落入权利要求的等同方案的意义和范围内的所有改变。

Claims (20)

1.一种半导体晶片，包括：
包括集成电路结构的半导体本体；以及
至少一个四面体非晶碳层，形成在所述集成电路结构之上和/或形成在所述集成电路结构中，所述至少一个四面体非晶碳层包括大于大致0.4的sp3杂化碳的物质量分数和小于大致0.1的氢的物质量分数。
2.根据权利要求1所述的半导体晶片，
其中所述四面体非晶碳层布置在所述集成电路结构的第一区域与所述集成电路结构的第二区域之间。
3.根据权利要求1所述的半导体晶片，
其中所述四面体非晶碳层布置在所述集成电路结构的第一区域与所述集成电路结构的第二区域之间，以将所述集成电路结构的所述第一区域与所述第二区域电隔离。
4.根据权利要求1所述的半导体晶片，
其中所述四面体非晶碳层将所述集成电路结构的至少一部分连接到散热结构，以使来自所述集成电路结构的热量耗散。
5.根据权利要求1所述的半导体晶片，
其中所述四面体非晶碳层被掺杂有金属或半金属。
6.一种用于处理半导体晶片的方法，所述方法包括：
在半导体本体中形成集成电路结构；以及
借助于高度电离溅射，在所述集成电路结构之上和/或在所述集成电路结构中形成至少一个四面体非晶碳层。
7.根据权利要求6所述的方法，
其中所述高度电离溅射被配置为使得所述至少一个四面体非晶碳层包括大于大致0.4的sp3杂化碳的物质量分数和小于大致0.1的氢的物质量分数。
8.根据权利要求6所述的方法，还包括：
借助于高度电离溅射，在所述集成电路结构之上和/或在所述集成电路结构中形成至少一个附加的非晶碳层，其中所述至少一个附加的非晶碳层中的sp3杂化碳的物质量分数或所述至少一个附加的非晶碳层中的氢的物质量分数中的至少一项与所述至少一个四面体非晶碳层中的不同。
9.根据权利要求8所述的方法，
其中所述至少一个附加的非晶碳层和所述至少一个四面体非晶碳层经由同一溅射系统形成。
10.根据权利要求9所述的方法，
其中所述至少一个四面体非晶碳层在第一氢分压中的真空条件下形成，并且所述至少一个附加的非晶碳层在与所述第一氢分压不同的第二氢分压中的真空条件下形成。
11.根据权利要求6所述的方法，还包括：
在所述半导体晶片之上和/或在所述半导体晶片中，形成电子结构。
12.根据权利要求6所述的方法，还包括：
在大于约400℃的温度处执行所述半导体晶片的热处理。
13.根据权利要求6所述的方法，还包括：
在所述至少一个四面体非晶碳层之上形成至少一个附加层，并且执行化学机械抛光，以至少部分地去除所述附加层，从而至少部分地露出所述至少一个四面体非晶碳层。
14.一种方法，包括：
应用高功率冲击磁控溅射工艺，以在半导体晶片之上形成四面体非晶碳层；以及
随后在高于约400℃的温度处执行所述半导体晶片的热处理。
15.根据权利要求14所述的方法，还包括：
在所述半导体晶片之上和/或在所述半导体晶片中，形成电子结构。
16.根据权利要求14所述的方法，
其中在所述高功率冲击磁控溅射中溅射的碳离子的平均离子能量在从约40eV每离子至约5keV每离子的范围内。
17.根据权利要求14所述的方法，
其中在所述高功率冲击磁控溅射期间向所述半导体晶片施加负偏置电压。
18.根据权利要求17所述的方法，
其中所述负偏置电压是由RF功率源提供的RF电压。
19.根据权利要求18所述的方法，
其中所述负偏置电压在从约20V至约140V的范围内。
20.根据权利要求14所述的方法，
其中所述高功率冲击磁控溅射工艺被配置为使得从阴极靶溅射的碳离子在所述半导体晶片的表面处沉淀。
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