JP2021141109A

JP2021141109A - 半導体装置の製造方法

Info

Publication number: JP2021141109A
Application number: JP2020035018A
Authority: JP
Inventors: 洲馬白戸; Shuma Shirato
Original assignee: Toshiba Corp; Toshiba Infrastructure Systems and Solutions Corp
Current assignee: Toshiba Corp; Toshiba Infrastructure Systems and Solutions Corp
Priority date: 2020-03-02
Filing date: 2020-03-02
Publication date: 2021-09-16

Abstract

【課題】ビアホールを均一に短時間で形成する半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、ウェーハの裏面側において、半導体基板を選択的にエッチングすることにより、前記半導体基板の裏面から半導体層に至る深さを有する複数の穴を形成する。さらに、前記複数の穴を介して前記半導体層を選択的にエッチングすることにより、前記半導体基板の裏面から前記半導体層の表面に至る貫通孔を形成する。前記半導体基板は、前記裏面から所定の深さまで、第１の条件下でエッチングされた後、前記複数の穴の底面の全てに、前記半導体層が露出するまで、第２の条件下でエッチングされる。前記第２の条件下における前記半導体基板のエッチング速度は、前記第１の条件下における前記半導体基板のエッチング速度よりも遅い。【選択図】図１

Description

実施形態は、半導体装置の製造方法に関する。

半導体装置の製造過程において、ウェーハの裏面から表面側に連通する貫通孔、所謂ビアホールを形成する場合がある。

特願２０１２−２８４４２号公報

実施形態は、ビアホールを均一に短時間で形成する半導体装置の製造方法を提供する。

実施形態に係る半導体装置の製造方法は、半導体基板と、前記半導体基板上に形成され、前記半導体基板とは異なる組成を有する半導体層と、を含むウェーハに複数の貫通孔を形成する。前記製造方法は、前記ウェーハの裏面側において、前記半導体基板を選択的にエッチングすることにより、前記半導体基板の裏面から前記半導体層に至る深さを有する複数の穴を形成し、前記複数の穴を介して前記半導体層を選択的にエッチングすることにより、前記半導体基板の裏面から前記半導体層の表面に至る深さの複数の貫通孔を形成する。前記半導体基板は、前記裏面から所定の深さまで、第１のドライエッチング条件下でエッチングされた後、前記複数の穴の底面の全てに、前記半導体層が露出するまで、第２のドライエッチング条件下でエッチングされる。前記第２のドライエッチング条件下における前記半導体基板のエッチング速度は、前記第１のドライエッチング条件下における前記半導体基板のエッチング速度よりも遅い。前記第２のドライエッチング条件下における前記半導体層のエッチング速度は、前記第２のドライエッチング条件下における前記半導体基板の前記エッチング速度よりも遅い。

実施形態に係る半導体装置を示す模式断面図である。実施形態に係る半導体装置の製造過程を示す模式断面図である。図２に続く製造過程を示す模式断面図である。図３に続く製造過程を示す模式断面図である。実施形態に係る半導体装置の製造装置を示す模式断面図である。実施形態に係る製造装置の特性を示すグラフである。比較例に係る半導体装置の製造過程を示す模式断面図である。

以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。

さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。

図１は、実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、例えば、窒化ガリウム（ＧａＮ）を材料とする電界効果トランジスタである。

半導体装置１は、半導体基板１０と、半導体層２０と、を含む。半導体層２０は、半導体基板１０とは異なる組成を有する。半導体基板１０は、例えば、炭化シリコン（ＳｉＣ）基板である。半導体層２０は、例えば、窒化ガリウム層である。半導体層２０は、例えば、半導体基板１０の表面上にエピタキシャル成長される。

半導体装置１は、裏面電極３０および金属層４０、５０および６０を含む。裏面電極３０は、半導体基板１０の裏面上に設けられる。金属層４０、５０および６０は、半導体層２０の表面上に設けられる。金属層４０は、例えば、ソース電極である。金属層５０は、例えば、ドレイン電極である。金属層６０は、例えば、ゲート電極である。

半導体装置１は、裏面電極３０と金属層４０とを電気的に接続するビアコンタクト７０をさらに含む。ビアコンタクト７０は、例えば、半導体基板１０および半導体層２０を貫いて金属層４０に連通する貫通孔１５の内部に設けられる。

半導体基板１０は、例えば、半絶縁性の高抵抗基板である。また、半導体層２０は、所定の抵抗率を有する高抵抗層である。半導体装置１は、例えば、裏面電極３０を回路基板（図示しない）に向けて実装される。半導体装置１の動作状態において、裏面電極３０は、例えば、接地される。金属層４０は、ビアコンタクト７０を介して、裏面電極３０と同電位となる。

次に、図２（ａ）〜図４（ｃ）を参照して、半導体装置１の製造方法を説明する。図２（ａ）〜図４（ｃ）は、実施形態に係る半導体装置１の製造過程を示す模式断面図である。

図２（ａ）に示すように、ウェーハ１００の表面上に、金属層４０、５０および６０を形成する。金属層４０、５０および６０は、例えば、チタニウム、金などを含む。

ウェーハ１００は、半導体基板１０と半導体層２０とを含む。ウェーハ１００の裏面は、半導体基板１０の裏面１０Ｂである。ウェーハ１００の表面は、半導体層２０の表面である。

半導体層２０と金属層４０との間には、例えば、ｎ型不純物をドープしたソース領域（図示しない）が形成されている。また、半導体層２０と金属層５０との間には、例えば、ｎ型不純物をドープしたドレイン領域（図示しない）が形成されている。半導体層２０と金属層６０との間には、例えば、ショットキ接合が形成されている。また、半導体層２０と金属層６０との間に、図示しないＭＩＳ（Metal Insulator Semiconductor）構造が設けられても良い。

図２（ｂ）に示すように、ウェーハ１００の裏面１０Ｂ側において、半導体基板１０を、例えば、研削し、ウェーハ１００を所定の厚さに薄層化する。ウェーハ１００は、例えば、数１００マイクロメートルの厚さから数１０マイクロメートルの厚さに薄層化される。

図２（ｃ）に示すように、ウェーハ１００の裏面上にエッチングマスク１７を形成する。エッチングマスク１７は、開口部１７ａを有する。開口部１７ａは、例えば、金属層４０に対向する位置に設けられる。エッチングマスク１７は、例えば、シリコン酸化膜である。

図３（ａ）は、エッチングマスク１７の開口部１７ａを拡大して示す部分断面図である。図３（ａ）に示すように、ウェーハ１００を均一に薄層化することは難しく、半導体基板１０は、例えば、異なる厚さＴ_１、Ｔ_２、Ｔ_３（Ｔ_１＞Ｔ_２＞Ｔ_３）を有する。

図３（ｂ）に示すように、エッチングマスク１７を用いて、半導体基板１０を選択的にエッチングし、複数のエッチングホール１０ａ、１０ｂおよび１０ｃを形成する。半導体基板１０は、ドライエッチング、例えば、ＲＩＥ（Reactive Ion Etching）を用いてエッチングされる。

例えば、半導体基板１０のエッチング速度が、ウェーハ１００の裏面内において均一であるとしても、半導体基板１０の厚さの違いにより、エッチングホール１０ａ、１０ｂおよび１０ｃのそれぞれの底面と、半導体層２０と、の間に残る部分の厚さが異なる。

エッチングホール１０ａ、１０ｂおよび１０ｃを形成するために、例えば、半導体基板１０は、第１のドライエッチング条件下にてエッチングされる。第１のドライエッチング条件では、例えば、フッ素を含むエッチングガスを用いる。さらに、半導体基板１０のエッチング速度は、エッチングホール１０ａ、１０ｂおよび１０ｃの形成に要する時間を短縮するように設定される。

第１のドライエッチング条件下での半導体基板１０のエッチングは、例えば、エッチングホール１０ａ、１０ｂおよび１０ｃのうちの少なくとも１つの底面に、半導体層２０が露出された時点で停止されることが好ましい。例えば、ドライエッチングの終点検出装置により、半導体層２０の構成元素であって、半導体基板１０に含まれない元素が検出された時点で、第１のドライエッチング条件下のエッチングを停止する。

また、ウェーハ１００における半導体基板１０の厚さのばらつきが、例えば、１０％以内である場合、半導体基板１０の厚さＴ_１（図３（ａ）参照）の９０％のエッチング量に達した時点で、第１のドライエッチング条件下のエッチングを停止しても良い。

図３（ｃ）に示すように、エッチングホール１０ａ、１０ｂおよび１０ｃの全ての底面に半導体層２０が露出されるまで、第２のドライエッチング条件下で、半導体基板１０をエッチングする。

第２のドライエッチング条件では、例えば、フッ素を含むエッチングガスを用いる。また、半導体基板１０のエッチング速度は、第１のドライエッチング条件下における半導体基板１０のエッチング速度よりも遅く設定される。さらに、第２のドライエッチング条件は、半導体層２０のエッチング速度が半導体基板１０のエッチング速度よりも遅くなるように設定される。

第２のドライエッチング条件下のエッチングは、エッチングホール１０ａ、１０ｂおよび１０ｃの底面の全てに半導体層２０が確実に露出されるように実施される。第２のドライエッチング条件下のエッチングは、例えば、エッチングホール１０ａの底面に半導体層２０が露出される時点よりも後まで継続されることが好ましい。すなわち、エッチングホール１０ａ、１０ｂおよび１０ｃの底面の全てに半導体層２０を確実に露出させるように、半導体基板１０をオーバーエッチングする。第２のドライエッチング条件下のエッチングは、例えば、エッチング時間によりエッチングの終点を制御する方法で実施される。

図４（ａ）に示すように、半導体層２０を選択的に除去することにより、貫通孔１５を形成する。貫通孔１５は、エッチングホール１０ａ、１０ｂおよび１０ｃを介して、第３のドライエッチング条件下において半導体層２０をエッチングすることにより形成される。貫通孔１５は、ウェーハ１００の裏面から金属層４０に連通するように形成される。

第３のドライエッチング条件では、例えば、塩素を含むエッチングガスを用いる。また、第３のドライエッチング条件は、半導体基板１０のエッチング速度が半導体層２０のエッチング速度よりも遅くなるように設定される。また、第３のドライエッチング条件は、好ましくは、金属層４０をエッチングしないように設定される。

図４（ｂ）に示すように、ウェーハ１００の裏面側を覆う金属層７３を形成する。金属層７３は、例えば、チタニウムおよび金を含み、スパッタ法を用いて形成される。金属層７３は、スペース１５ｓを残して、貫通孔１５の内面を覆うように形成される。

図４（ｃ）に示すように、ウェーハ１００の裏面側に、金属層７５を形成する。金属層７５は、例えば、金メッキ層であり、スペース１５ｓを埋め込むように形成される。

金属層７３および７５の貫通孔１５の内部に形成された部分は、ビアコンタクト７０となる。また、金属層７３および７５のウェーハ１００の裏面上に形成された部分は、裏面電極３０となる。また、貫通孔１５を埋め込んだ部分を残して、金属層７３および７５をエッチバックした後、裏面電極３０を形成しても良い。

図５は、実施形態に係る半導体装置１の製造装置２００を示す模式断面図である。製造装置２００は、例えば、ＩＣＰ（Inductively Coupled Plasma）型のＲＩＥ装置である。

製造装置２００は、基板ステージ１１０と、コイル電極１２０と、高周波電源Ｖ１と、高周波電源Ｖ２と、を備える。基板ステージ１１０およびコイル電極１２０は、図示しない真空チャンバの内部に配置される。

図５に示すように、コイル電極１２０は、基板ステージ１１０に対向して配置される。ウェーハ１００は、コイル電極１２０と基板ステージ１１０との間において、基板ステージ１１０上に載置される。高周波電源Ｖ１は、基板ステージ１１０に高周波電力を供給するように配置される。高周波電源Ｖ２は、コイル電極１２０に高周波電力を供給するように配置される。

例えば、図示しない真空チャンバ内にエッチングガスを供給した後、高周波電源Ｖ１およびＶ２から供給される高周波電力により、基板ステージ１１０とコイル電極１２０との間にプラズマを誘起する。ウェーハ１００は、例えば、プラズマ励起されたエッチングガス中の元素、所謂ラジカルイオンによりエッチングされる。

さらに、高周波電源Ｖ１およびＶ２から供給される高周波電力の差により、コイル電極１２０と基板ステージ１１０との間に電位差ΔＶが生じる。これにより、ウェーハ１００に向けてラジカルイオンを加速し、エッチングを促進することができる。

すなわち、製造装置２００におけるウェーハ１００のエッチングは、エッチングガスに含まれる元素の種類と電位差ΔＶとにより制御することができる。

図６は、実施形態に係る製造装置２００の特性を示すグラフである。横軸は、電位差ΔＶであり、縦軸は、エッチング速度およびエッチング速度比である。図６には、炭化シリコン（ＳｉＣ）および窒化ガリウム（ＧａＮ）のエッチング特性を示している。この例では、エッチングガスはフッ素を含む。

図６に示すように、ＳｉＣのエッチング速度は、ＧａＮのエッチング速度よりも速い。また、ＳｉＣおよびＧａＮのエッチング速度は、電位差ΔＶが大きくなるにつれて早くなる。さらに、ＧａＮのエッチング速度に対するＳｉＣのエッチング速度の比は、電位差ΔＶが大きくなるにつれて小さくなる。

例えば、第１のエッチング条件において、電位差ΔＶを３００Ｖにすることにより、半導体基板１０のエッチング時間を短縮することができる。また、第２のエッチング条件において、電位差ΔＶを３０Ｖにすることにより、ＳｉＣのエッチング速度を遅くすると共に、ＧａＮのエッチング速度の約１７倍にすることができる。

これにより、第１のエッチング条件下において半導体基板１０のエッチング時間を短縮しつつ、第２のエッチング条件下においてエッチングの均一性を向上させることができる。すなわち、第２のドライエッチング条件により、エッチングホール１０ａ、１０ｂおよび１０ｃと半導体層２０との間に半導体基板１０を残さず、且つ、半導体層２０を過剰にエッチングしないプロセスを実現することが可能となる。

図７（ａ）および（ｂ）は、比較例に係る半導体装置１の製造過程を示す模式断面図である。図７（ａ）および（ｂ）は、図３（ｃ）に示す工程を省いて、図３（ｂ）および図４（ａ）に示す工程を実施する過程を示している。この例では、第２のドライエッチング条件下での半導体基板１０のエッチングは実施されない。

図７（ａ）に示すように、半導体基板１０を選択的にエッチングし、エッチングホール１０ａ、１０ｂおよび１０ｃを形成する。例えば、第１のドライエッチング条件下において半導体基板１０をエッチングし、半導体層２０を露出させる。

例えば、半導体基板１０の厚さのばらつき（Ｔ_１、Ｔ_２およびＴ_３）により、エッチングホール１０ａは半導体層２０に到達せず、エッチングホール１０ｂの底面には、半導体層２０が露出される。また、エッチングホール１０ｃの底面には、金属層４０が露出される。

続いて、図７（ｂ）に示すように、半導体層２０を選択的にエッチングし、貫通孔１５を形成する。半導体層２０は、例えば、エッチングホール１０ａ、１０ｂおよび１０ｃを介して、第３のドライエッチング条件により除去される。

第３のエッチング条件では、半導体基板１０のエッチングが抑制され、エッチングホール１０ａの底面には半導体層２０が露出されない。このため、エッチングホール１０ａの底面には、半導体基板１０の一部および半導体層２０が残る。結果として、金属層４０に連通しない貫通孔１５が形成されてしまう。

これに対し、実施形態に係る製造方法では、第２のドライエッチング条件下で半導体基板１０をエッチングする工程を加えることにより、半導体層２０を確実に露出させることができる。これにより、第３のエッチング条件下のエッチング後において、金属層４０に連通しない貫通孔１５をなくすことができる。

また、第３のエッチング条件において、フッ素を含まず、塩素を含むエッチングガスを用いることにより、半導体基板１０のエッチングを抑制しつつ、半導体層２０をエッチングすることができる。さらに、塩素を含むエッチングガスを用いることにより、金属層４０のエッチングも抑制することもできる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…半導体装置、１０…半導体基板、１０Ｂ…裏面、１０ａ、１０ｂ、１０ｃ…エッチングホール、１５…貫通孔、１５ｓ…スペース、１７…エッチングマスク、１７ａ…開口部、２０…半導体層、３０…裏面電極、４０、５０、６０、７３、７５…金属層、７０…ビアコンタクト、１００…ウェーハ、１１０…基板ステージ、１２０…コイル電極、２００…製造装置、Ｖ１、Ｖ２…高周波電源

Claims

半導体基板と、前記半導体基板上に形成され、前記半導体基板とは異なる組成を有する半導体層と、を含むウェーハに複数の貫通孔を形成する半導体装置の製造方法であって、
前記ウェーハの裏面側において、前記半導体基板を選択的にエッチングすることにより、前記半導体基板の裏面から前記半導体層に至る深さを有する複数の穴を形成する工程と、
前記複数の穴を介して前記半導体層を選択的にエッチングすることにより、前記半導体基板の裏面から前記半導体層の表面に至る深さの複数の貫通孔を形成する工程と、
を備え、
前記半導体基板は、前記裏面から所定の深さまで、第１のドライエッチング条件下でエッチングされた後、前記複数の穴の底面の全てに、前記半導体層が露出するまで、第２のドライエッチング条件下でエッチングされ、
前記第２のドライエッチング条件下における前記半導体基板のエッチング速度は、前記第１のドライエッチング条件下における前記半導体基板のエッチング速度よりも遅く、
前記第２のドライエッチング条件下における前記半導体層のエッチング速度は、前記第２のドライエッチング条件下における前記半導体基板の前記エッチング速度よりも遅い、半導体装置の製造方法。
前記ウェーハは、前記半導体層上に形成された金属層をさらに含み、
前記複数の貫通孔は、前記半導体基板の前記裏面から前記金属層に連通するように形成される請求項１記載の製造方法。
前記半導体層は、前記複数の穴を介して、第３のドライエッチング条件下でエッチングされ、
前記第１のドライエッチング条件および前記第２のドライエッチング条件は、フッ素を含むエッチングガスを用い、
前記第３のドライエッチング条件は、塩素を含むエッチングガスを用いる請求項１または２に記載の製造方法。
前記第３のドライエッチング条件下における前記半導体基板のエッチング速度は、同条件下における前記半導体層のエッチング速度よりも遅い請求項３記載の製造方法。
前記半導体基板は、前記複数の穴の少なくともいずれか１つの底面に前記半導体層が露出するまで、前記第１のドライエッチング条件下でエッチングされる請求項１〜３のいずれか１つに記載の製造方法。
前記ウェーハのエッチングは、前記ウェーハを載置したステージと、前記ステージの上方に位置する電極と、の間にプラズマを励起した状態において実施され、
前記第１のドライエッチング条件において前記ステージと前記電極との間に印加される第１電圧は、前記第２のドライエッチング条件において前記ステージと前記電極との間に印加される第２電圧よりも高い請求項１〜５のいずれか１つに記載の製造方法。