KR100866495B1 - 플라즈마를 이용한 건식 식각 방법 - Google Patents

플라즈마를 이용한 건식 식각 방법 Download PDF

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Abstract

본 발명은 건식 식각 방법에 관한 것으로 플라즈마가 생성된 식각 챔버 내의 기판에 직접 음의 전압을 인가하여 식각하도록 하되, 전기적으로 구분된 기판의 각 영역에 하나 또는 여러 개의 외부 전극을 이용하여 전압을 인가하여 선택적으로 식각이 이루어지도록 할 수 있는 건식 식각 방법에 관한 것이다. 본 발명에 의하면 식각 마스크로 이용되는 레지스트막이나 실리콘산화막, 실리콘질화막 등의 절연막이 기판의 전압을 차단하여 절연막에서 이온 충돌 효과와 식각 반응이 경감되어 식각이 현저히 감소되게 함으로써, 기판과 절연막의 식각 선택비가 개선된다. 또한, 기판에 서로 다른 음의 전압을 부분적으로 인가할 경우 한 번의 식각으로 식각 깊이를 달리할 수 있으며 기판 내에 도전층이 부분적으로 형성되었을 경우 식각 마스크 없이 선택적으로 기판을 식각할 수 있다.
실리콘, 건식식각, 선택적 식각

Description

플라즈마를 이용한 건식 식각 방법 {Dry etching method using plasma}
도 1은 본 발명에 따라 양이온이 방향성을 갖고 전압이 직접 인가된 반도체 기판으로 움직여 식각이 이루어지는 과정을 도시한 도면.
도 2a는 본 발명의 일실시예에 따른 저항성 접촉과 레지스트막이 형성된 반도체 기판의 일구조를 나타낸 단면도.
도 2b는 선택적 식각을 위한 레지스트막의 패턴이 형성된 본 발명에 따른 반도체 기판의 일구조를 나타낸 단면도.
도 2c는 준비된 기판을 식각 챔버에 넣고 저항성 접촉에 전압을 인가하여 식각하는 공정이 수행되는 건식 식각 장치의 구성 단면도.
도 2d는 서로 다른 두 전압을 인가하여 식각 공정을 수행한 기판의 형상을 나타낸 단면도.
도 2e는 식각 공정 후 레지스트막을 제거하여 식각 깊이가 서로 다르게 식각된 기판의 형상을 나타낸 단면도.
도 3a는 다른 일실시예에 따라 p-형 반도체 영역에 저항성 접촉이 형성된 기판의 구조를 나타낸 단면도.
도 3b는 식각 방지막 없이 p-형 반도체 영역이 선택적으로 식각된 형상을 나타낸 기판의 단면도.
도 4a는 또 다른 일실시예에 따라 전도성 영역에 저항성 접촉이 형성된 기판의 구조를 나타낸 단면도.
도 4b는 식각 방지막 없이 전도성이 있는 반도체 영역이 선택적으로 식각된 형상을 나타낸 기판의 단면도
도 5는 일 실시예에 따른 식각 방법으로 실리콘을 식각한 결과를 나타낸 예시도.
* 도면의 주요 부분에 대한 부호의 설명
1 : n-형 실리콘 반도체 기판 2 : p-형 실리콘 반도체 기판
3 : Al 저항성 접촉 4 : 레지스트막
W : 반도체 기판 6 : 유도결합 플라즈마 소스
7 : 유도결합 플라즈마 소스의 안테나 8 : 진공 챔버
9 : 외부 전원 1 10 : 외부 전원 2
12 : 척(chuck) 13 : 절연판
14 : 플라즈마 15 : 가스 주입구
16 : 진공 펌프 연결부
17 : 기판에 음의 전압을 인가하여 표면에 형성된 음의 전하
18 : 플라즈마의 반응성을 갖는 양이온
19 : 실리콘 반도체 기판의 얕게 식각된 부분
20 : 실리콘 반도체 기판의 깊게 식각된 부분
21 : 전도성이 없는 반도체 영역
본 발명은 반도체 소자 제조 방법 중 건식 식각 방법에 관한 것이다. 더욱 상세하게는, 건식 식각 방법에 있어서 식각 선택비를 개선하여 선택적인 식각이 가능하도록 하며, 한 번의 식각 과정에서 부분적으로 식각 깊이를 달리할 수 있는 건식 식각 방법에 관한 것이다.
반도체 제품을 생산하기 위하여는 소정 박막이 형성된 반도체 기판 상에 회로 패턴을 노광한 후, 식각 공정을 거쳐 회로 패턴을 형성하게 되는데, 반도체의 고집적화 및 고성능화를 이루기 위하여는, 노광 공정 못지 않게 반도체 기판 상의 박막을 정확하게 식각하여 정밀하게 패턴을 형성하는 식각 공정이 중요하다.
일반적으로 반도체 소자의 제조 과정에 있어서 식각 공정은 건식 식각 공정과 습식 식각 공정으로 구분할 수 있다.
습식 식각 공정은 화학 용액을 사용하여 박막을 식각하는 공정이며, 건식 식각 공정은 진공 상태를 유지하는 챔버 내에 가스를 주입하여 식각하고자 하는 박막과 가스를 반응시켜 식각하는 공정이다. 이러한 식각 공정 중에서 반도체 소자의 고집적화 추세에 따라 박막 형성 정밀도가 높은 플라즈마를 이용하는 건식 식각 공정의 이용 범위가 점점 더 넓어지고 있는 추세이다.
이러한 플라즈마를 이용한 건식 식각 공정은 주로 기판을 수용하는 식각용 챔버에 반응 가스를 주입하여 높은 에너지의 고주파 전계를 인가함으로써 챔버에 주입된 기체 분자를 높은 에너지 준위로 여기시켜 플라즈마 상태로 만든 다음, 기판 위에 형성되어 있는 박막과 반응시켜 이루어진다.
즉, 이러한 건식 식각 공정은, 고주파 또는 높은 직류전압을 이용하여 플라즈마를 발생시켜 플라즈마의 반응성 이온이 식각하고자 하는 재료와 반응하거나 충격이 가해지도록 함으로써 물질이 분리되어 제거되는 과정을 포함한다.
그런데, 이러한 플라즈마 건식 식각 공정에 있어서, 종래의 기술에 의하면 기판을 부분적으로 식각하기 위해서는 식각 방지막의 패턴을 형성하고 건식 식각 공정을 수행하였으며, 효율적인 식각과 방향성을 갖도록 하기 위하여는 기판이 배치되는 척(chuck)에 고주파를 가하여 플라즈마의 발생과 함께 스스로 척 또는 기판에 음의 전압이 형성되도록 함으로써 전압을 인가하였다.
하지만, 이러한 방법에 의할 경우, 척이 하부 전극으로 작용하기 때문에, 노출된 기판은 물론 식각 방지막에도 음(-)의 전압이 가해져 기판과 식각 방지막 모두에 이온의 충돌과 반응기의 작용이 있게 되어 식각이 나타나게 된다. 따라서, 종래에는 기판만의 선택적 식각을 위하여는 충분한 두께의 식각 방지막이 필요하였다.
또한 건식 식각 공정에서 반도체 물질인 p형 반도체와 n형 반도체를 구분하여 식각하거나, 또는 기판 내의 도핑된 부분과 도핑되지 않은 부분을 구분하여 식각하는 경우 선택적 식각이 어려운 문제점이 있었다.
본 발명은 상기한 종래 문제점을 해결하기 위하여 안출된 것으로서, 본 발명 에서 이루고자 하는 목적은, 플라즈마를 이용한 건식 식각 공정에서 식각 선택비를 개선하고, p형 반도체와 n형 반도체를 구분하여 식각하거나, 기판 내의 도핑된 부분과 도핑되지 않은 부분을 구분하여 부분적인 식각이 가능하도록 하는 데 있다.
또 다른 본 발명의 목적은, 한 번의 식각 공정에서 부분적으로 기판의 식각 깊이를 달리할 수 있는 건식 식각 방법을 제공하는데 있다.
본 발명은 상기한 목적을 달성하기 위한 건식 식각 방법으로서, 전도성을 갖는 반도체 기판 상면에 적어도 하나 이상의 저항성 접촉을 형성하는 단계;와, 상기 저항성 접촉 및 노출된 기판 상면에 레지스트막을 형성하는 단계;와, 상기 레지스트막 상면에 리소그라피를 이용한 레지스트막 패턴을 형성하여 선택적으로 식각할 부분의 반도체 기판 상면을 외부로 노출시키는 단계;와, 상기 전단계를 거친 반도체 기판을 건식 식각 공정이 진행되는 진공 챔버 내부 저면 중앙부에서 소정 높이를 가지는 척 상면에 안착시키는 단계;와, 상기 진공 챔버 상부에 챔버 내부로 상기 기판 식각을 위한 플라즈마를 발생시키기 위한 유도결합 플라즈마 소스를 안치시켜 플라즈마를 상기 플라즈마 소스와 상기 반도체 기판 사이 공간에 형성시키는 단계;와, 상기 진공 챔버에 형성된 가스 주입구를 통하여 반응 가스를 주입시키는 단계;와, 적어도 하나 이상의 외부 전원에 상기 저항성 접촉을 연결하여 상기 반도체 기판 상면에 음(-)의 전압을 인가시키는 단계;를 포함하는 것을 특징으로 한다.
이 경우, 상기 레지스트막 패턴은 실리콘산화막 또는 실리콘질화막 패턴인 것을 특징으로 한다.
또한, 상기 기판의 구분된 전극에 서로 다른 크기의 음의 전압을 인가하여 상기 기판 상면에 형성되는 식각 영역의 깊이를 서로 달리 하여 선택할 수 있는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 또 다른 방법으로서, 반도체 기판에서 식각하지 않을 부분의 전도성이 상실되도록 하여 전도성 영역과 비전도성 영역을 구분하여 형성하는 단계;와, 상기 전도성 영역 상면에 적어도 하나 이상의 저항성 접촉을 형성하는 단계;와, 상기 전단계를 거친 반도체 기판을 건식 식각 공정이 진행되는 진공 챔버 내부 저면 중앙부에서 소정 높이를 가지는 척 상면에 안착시키는 단계;와, 상기 진공 챔버 상부에 챔버 내부로 상기 기판 식각을 위한 플라즈마를 발생시키기 위한 유도결합 플라즈마 소스를 안치시켜 플라즈마를 상기 플라즈마 소스와 상기 반도체 기판 사이 공간에 형성시키는 단계;와, 상기 진공 챔버에 형성된 가스 주입구를 통하여 반응 가스를 주입시키는 단계;와, 적어도 하나 이상의 외부 전원에 상기 저항성 접촉을 연결하여 상기 반도체 기판 상면에 음(-)의 전압을 인가시키는 단계;를 포함하는 것을 특징으로 한다.
이 경우, 반도체 기판에 구분되어 형성되는 상기 전도성 영역은 p-형 반도체 영역인 것을 특징으로 한다.
또한, 상기 기판의 구분된 전극에 서로 다른 크기의 음의 전압을 인가하여 상기 기판 상면에 형성되는 식각 영역의 깊이를 서로 달리 하여 선택할 수 있는 것을 특징으로 한다.
이하, 도 2c를 참조하여 본 발명에 따른 건식 식각 공정 수행을 위한 플라즈 마를 이용한 건식 식각 장치를 구성하는 각 요소에 대하여 먼저 설명하기로 한다.
상기 식각 장치는, 플라즈마를 이용한 건식 식각 공정이 수행되는 진공 상태의 진공챔버(8)와, 상기 진공챔버(8) 상부에 형성되어 플라즈마를 유도하여 상기 진공챔버(8) 내부에 식각을 위한 플라즈마(14)를 생성시키는 유도결합 플라즈마 소스(6)와 유도결합 플라즈마 소스의 안테나(7), 상기 진공챔버(8) 저면에서 일정 높이 상부로 뻗어 반도체 기판(W)을 그 상면으로 안치시키기 위한 척(12)과, 상기 척(12)과 반도체 기판(W) 사이로 내재되어 위치하는 절연판(13)과, 상기 반도체 기판(W) 상면에 적어도 하나 이상 형성되는 저항성 접촉(3)과, 상기 저항성 접촉(3) 부분과 전기적으로 연결되어 상기 진공챔버(8) 외부에 적어도 하나 이상 형성되는 외부전극(9,10)과, 상기 진공챔버(8)에 형성되어 반응 가스를 주입시키기 위한 가스주입구(15)와, 외부의 진공펌프와 연결되어 챔버(8) 내부를 진공 상태로 유지시키기 위한 적어도 하나 이상의 진공펌프 연결부(16)로 구성된다.
이 때, 상기 진공챔버(8)의 내부는 이온 도움에 의한 건식 식각 공정을 위하여 진공 상태로 조성하여야만 한다. 이를 위하여 진공펌프 연결부(16)는 가스 배기부를 포함 구성하여 진공챔버(8) 내부의 가스를 외부로 배출시켜야 하며, 상기 가스배기부(미도시됨)는 식각 공정 전후 진공 챔버 내부의 가스 일례로, 반응 생성물 또는 미반응 가스 등을 외부로 배출하는 역할을 수행하게 된다.
또한 게이트 밸브(미도시됨) 또는 스로틀 밸브(미도시됨)를 이용하여 내부 가스의 압력을 조절할 수 있도록 구성함이 바람직하다.
상기 진공챔버(8)의 상부에는 상기 플라즈마 유도 반응기(6)가 안착되어 상 기 진공챔버(8) 내부로 플라즈마를 발생시키기 위하여 개구된 형상으로 구성한다. 하지만, 상기 진공챔버(8)의 구조는 플라즈마 발생장치의 선택에 따라서 다양하게 변형이 가능할 것이다.
그리고, 상기 저항성 접촉은, 반도체와 금속간을 접합할 때 나타나는 쇼트키 접합의 비선형적인 전류-전압 특성을 선형성을 갖도록 한 것으로 기판에 전압이 정확히 가해지도록 한다.
도 1은 본 발명에 따른 건식 식각 방법에 의하여 양이온이 방향성을 갖고 전압이 직접 인가된 반도체 기판으로 움직여 식각이 이루어지는 과정을 도시한 도면이다.
도시된 바와 같이, 본 발명에 따른 플라즈마를 이용한 건식 식각 방법은, 상기 건식 식각 장치를 이용한 건식 식각 공정에 있어서, 상기 저항성 접촉(3)과 외부 전원(9,10)을 적어도 하나 이상씩 전기적으로 연결하여 기판(W)에 음의 전압을 인가함으로써 기판(W) 상부 표면에 형성된 음의 전하와, 상기 진공챔버(8) 내부로 형성된 플라즈마의 반응성을 갖는 양이온의 화학적 반응에 의하여 식각 공정을 수행한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 플라즈마를 이용한 건식 식각 방법에 있어서, 바람직한 건식 식각 공정에 대하여 상세하게 설명한다. 그러나, 본 발명에 기재되어 있지 않은 여러 가지 상이한 형태로 다양하게 구현될 수 있으며, 여기에서 설명하는 실시예에 한정 되지는 않는다.
도 2a는 본 발명의 일실시예에 따른 저항성 접촉과 레지스트막이 형성된 반 도체 기판의 일구조를 나타낸 단면도, 도 2b는 선택적 식각을 위한 레지스트막의 패턴이 형성된 본 발명에 따른 반도체 기판의 일구조를 나타낸 단면도, 도 2c는 준비된 기판을 식각 챔버에 넣고 저항성 접촉에 전압을 인가하여 식각하는 공정이 수행되는 건식 식각 장치의 구성 단면도, 도 2d는 서로 다른 두 전압을 인가하여 식각 공정을 수행한 기판의 형상을 나타낸 단면도, 도 2e는 식각 공정 후 레지스트막을 제거하여 식각 깊이가 서로 다르게 식각된 기판의 형상을 나타낸 단면도, 도 3a는 다른 일실시예에 따라 p-형 반도체 영역에 저항성 접촉이 형성된 기판의 구조를 나타낸 단면도, 도 3b는 식각 방지막 없이 p-형 반도체 영역이 선택적으로 식각된 형상을 나타낸 기판의 단면도, 도 4a는 또 다른 일실시예에 따라 전도성 영역에 저항성 접촉이 형성된 기판의 구조를 나타낸 단면도, 도 4b는 식각 방지막 없이 전도성이 있는 반도체 영역이 선택적으로 식각된 형상을 나타낸 기판의 단면도이다.
먼저 도 2a 내지 2e를 참조하여, 본 발명에 따른 제1 실시예를 설명하면 다음과 같다.
(제1 실시예)
먼저 도 2a와 같이, n-형 실리콘 반도체 기판(1)에 부분적으로 pn 접합으로 고립된 실리콘 반도체 기판의 p-형 영역(2)의 상면 외각측에 Al의 저항성 접촉(3)을 형성한 후, 저항성 접촉(3) 및 노출되어 있는 기판(W) 상면에 레지스트막(4)을 형성한다. 이 경우, 상기 레지스트막(4)은 식각 과정에 있어서 식각 마스크로써 식각 방지막 역할을 수행한다.
이어서, 도 2b와 같이, 상기 레지스트막(4) 상면에 리소그라피를 이용한 레 지스트막(4) 패턴을 형성하여 선택적으로 식각할 부분을 노출시킨다. 즉, 저항성 접촉(3)의 일부와 실리콘 기판(W)의 식각될 곳을 제외할 부분으로 레지스트막(4) 패턴을 형성하여 상기 패턴이 식각방지막 역할을 수행할 수 있도록 구성하여 선택적 식각이 가능하도록 한다.
이 경우, 상기 실리콘 기판(W) 대신 전도성을 갖는 갈륨비소 기판, 갈륨질화막 기판, 탄화실리콘 기판이 이용될 수 있으며, 상기 레지스트막(4)을 대신하여 실리콘산화막이나 실리콘질화막의 패턴이 적절히 이용될 수 있을 것이다.
이어서, 상기 단계를 마친 기판을, 도 2c에 나타낸 바와 같이, 유도결합 플라즈마 소스(6)를 식각 공정을 위한 진공챔버(8)의 척(12) 상면에 안착시킨다. 이 때, 상기 척(12) 상면과 상기 실리콘 기판(5)의 저면 사이로 상기 척(12)과 기판(5)의 절연을 위한 절연판(13)을 내재시켜 위치시키는 것이 바람직하다. 이는 외부전원(9,10)에 의하여 인가되는 전압 손실을 줄일 수 있게 한다.
그 다음, 상기 진공챔버(8) 외부에 위치한 다수의 외부전원(9,10)을 척(12)의 절연판(13)에 놓인 기판(W)의 저항성 접촉(3)에 연결한다. 상기 저항성 접촉(3)은 도면에 두 개로 도시되어 형성되지만, 식각하고자 하는 기판(W)의 크기 및 재질 등에 따라 그 수를 달리 하여 형성 가능할 것이다.
이어서, 상기 진공챔버(8) 내에 실리콘과 반응하는 반응기가 생성되도록 진공챔버(8) 내부에 가스 주입구(15)를 통하여 반응 가스를 주입하고, 이와 동시에 유도결합 플라즈마 소스(6)를 이용하여 상기 실리콘 기판(W)을 식각하기 위한 플라즈마(14)를 상기 진공챔버(8) 내부로 발생시킨다.
이 때, 건식 식각 공정을 위한 상기 반응 가스는 진공챔버(8) 상부 일측면에 형성된 가스 주입구(15)를 통하여 상기 진공챔버(8) 내부로 공급되며, 이 경우 상기 가스가 하부 방향성을 갖도록 다운 스트림(down stream) 방식으로 하여 하향 기류를 발생시킴이 바람직하다.
한편, 상기 반응 가스로는 SF6, CF4, CHF3, NF3 등이 사용될 수 있는데, 이 경우 단독으로 공급될 수도 있으며, 두 가지 이상의 조합으로 구성될 수도 있다. 즉, 식각하고자 하는 대상 물질인 기판 구성에 따라 반응 가스들이 다르게 사용될 수 있으며, 공급 유량 및 공급 시간 등이 변화될 수 있다.
이어서, 상기 플라즈마(14)의 발생과 함께 기판(W) 상면의 저항성 접촉(3)에 형성된 두 전극에 0 ~ -350 V의 범위에서 적절한 전압을 정하여 음(-)의 전압을 인가하여 건식 식각을 실시한다. 식각을 실시하는 동안 기판(W)에 인가된 음(-)의 전압은 플라즈마(14)의 이온 중 식각에 기여하는 양이온(18)이 기판(W)에 인가된 전압에 의해 유도되어 방향성을 갖고 충돌 및 반응하여 식각이 이루어지도록 한다.
따라서 종래처럼 척에 인가되는 하부 전극을 통한 고주파 방전을 이용하여 바이어스를 인가함으로써, 레지스트막을 포함한 기판의 전체에 음의 전압이 가해지는 경우와 달리, 본 발명에 따른 건식 식각 공정은 기판(W) 상면으로 노출되어 전위를 유지하고 있는 부분에서 주로 이루어지게 할 수 있다.
이에 따라, 전압이 인가되지 않는 부분인 식각 방지막인 레지스트막(4)에 의하여 식각에 기여하는 양이온의 충돌 효과가 억제되어 박막의 손상이 경감되기 때문에 식각 선택비가 개선된다.
또한, 기판(W)의 구분된 전극에 여러개의 서로 다른 크기의 음(-)의 전압을 인가하면, 각각의 구분된 영역에서 충돌 및 반응하는 양이온의 에너지와 양이 다르기 때문에 식각되는 정도가 달라지게 되므로, 한 번 수행하는 건식 식각 공정으로 실리콘 기판(W) 상면에 형성되는 식각 영역의 깊이를 서로 달리할 수 있다. 도 2d와 도 2e는 건식 식각 공정 후 각각의 기판(W) 형상과 레지스트막(4)을 제거한 뒤 기판(W)의 형상을 나타낸 도면으로, 도시된 바와 같이, 서로 다른 두 전압의 인가를 통해 식각되는 깊이를 선택적으로 하여 원하는 만큼의 깊이만큼 식각을 수행할 수 있게 된다.
본 발명의 또 다른 실시예인 제2 실시예를 설명하면 다음과 같다.
(제2 실시예)
먼저 도 3a와 같이 pn 접합이 부분적으로 형성된 실리콘 기판의 p-형 영역(2)에 적어도 하나 이상의 저항성접촉(3)을 형성한다. 상기 저항성 접촉(3)은 AL과 같은 금속층으로 구성 가능하다.
이어서, 상기 구조의 반도체 기판(W)을 상기 진공챔버(8) 내부의 척(12) 상면에 안치시킨다.
상기 반도체 기판(W)을 척(12) 위에 안치시킨 후 기판에 음의 전압을 인가하여 식각이 진행되는 과정까지의 건식 식각 공정은 상기 제1 실시예와 동일한 바, 이에 대한 상세한 설명은 생략하기로 한다.
상기한 구조의 반도체 기판(W) 식각의 경우, 상기 p-형 영역(2)의 표면은 외부전원(9,10)과 저항성 접촉(3)의 전기적 연결을 통한 전압의 인가로 음(-)의 전압 을 띄게 되지만, n-형 영역(1)에는 전압이 인가되지 않으므로 식각에 기여하는 양이온이 p-형 영역(2)의 상부 표면으로만 유도되어 방향성을 갖고 충돌 및 반응하게 된다. 이에 따라, 도 3b와 같이, 식각 방지막인 레지스트막 패턴 형성 없이 선택적으로 식각이 가능하게 된다.
도 4a와 같이, 상기한 제2 실시예에서 실리콘 기판의 n-형 영역(1)을 전도성을 갖지 않는 반도체 영역(21)으로 대체하여 음의 전압이 인가되지 않도록 하고, 전도성을 갖는 영역에서만 인가한 음의 전압을 띄게 하면, 도 4b에 도시되어 있듯이, 제2 실시예와 마찬가지로 식각 방지막인 레지스트막 패턴 형성 없이 반도체 기판(W)의 선택적인 식각이 가능하다.
또한, 반도체의 pn 접합이나 부분적으로 도전층이 형성된 경우, 전압이 인가된 부분에서 식각 이온의 충돌에 의한 식각이 더욱 활발하여 필요에 따른 선택적 영역 식각이 가능하고, 서로 다른 전압을 인가하여 동일한 공정이 진행되는 동안에 전압에 따라 다른 식각 속도로 식각되도록 할 수 있다.
도 5는 상기 제1,2 실시예에 있어서, 13.56 MHz, 100 W의 고주파 전력으로 발생한 유도결합플라즈마를 이용하여 10 mTorr의 진공상태가 유지되는 진공 챔버에 분당 10cc의 SF6가 흐르도록 하고, 0 ~ -350 V 의 전압을 가하여 실리콘 기판을 식각한 결과를 보인 것이다. 도 5의 그래프에 도시된 바와 같이, 인가되는 음의 전압에 따라 실리콘 기판의 식각율이 증가하지만, 전압을 가하지 않는 곳은 식각율이 매우 낮을 뿐 아니라 전압에 따른 변화가 작아, 인가되는 음의 전압 영역 및 그 세기에 따라서 웨이퍼(W) 상면에서 선택적인 식각이 이루어지고 있음을 확인할 수 있 다.
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등 범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
예를 들면, 상기 건식 식각 방법은, 실리콘이 아닌 전도성을 갖는 반도체와 금속 재료를 식각하는데 이용할 수 있으며, 식각하고자 하는 재료와 그 효율성에 따라 식각 가스를 달리 구성하여 식각할 수 있고, 플라즈마 발생장치를 다르게 구성하여 식각할 수도 있다.
본 발명은 상기한 바와 같이, 절연막의 패턴을 식각마스크로 구비하고 저항성 접촉이 형성된 전도성을 갖는 기판에 하나 또는 여러 개의 외부 전극을 이용하여 건식 식각 과정에서 직접 직류 전압을 인가하여 식각이 이루어지도록 함으로써, 기판에 가해지는 외부 전압은 노출된 기판에만 나타나도록 하고 기판에 절연막으로 덮인 부분은 기판의 전압을 차단하여 전압이 가해지지 않도록 하여 이온에 의한 충돌을 억제시키는 효과가 있다.
따라서, 식각은 노출되어 전위를 유지하고 있는 부분에서 주로 이루어지므로 식각 공정시 더 높은 식각선택비를 얻을 수 있다.
뿐만 아니라 전기적으로 고립된 부분에 서로 다른 전압을 인가하여 한 번의 식각으로 여러 곳의 식각 깊이를 달리할 수 있으며, pn 접합이나 부분적으로 도전 층이 형성된 경우 전압이 인가된 부분에서 식각이 더욱 활발하게 진행되도록 함으로써, 식각 마스크 없이 선택적으로 기판이 식각되도록 할 수 있어 공정 시간과 공정 비용을 줄일 수 있는 효과가 있다.

Claims (6)

  1. 전도성을 갖는 반도체 기판 상면에 적어도 하나 이상의 저항성 접촉을 형성하는 단계;와,
    상기 저항성 접촉 및 노출된 기판 상면에 레지스트막을 형성하는 단계;와,
    상기 레지스트막 상면에 리소그라피를 이용한 레지스트막 패턴을 형성하여 선택적으로 식각할 부분의 반도체 기판을 노출시키는 단계;와,
    상기 전단계를 거친 반도체 기판을 건식 식각 공정이 진행되는 진공 챔버 내부 저면 중앙부에서 소정 높이를 가지는 척 상면에 안착시키는 단계;와,
    상기 진공 챔버 상부에 챔버 내부로 상기 기판 식각을 위한 플라즈마를 발생시키기 위한 유도결합 플라즈마 소스를 안치시켜 플라즈마를 상기 플라즈마 소스와 상기 반도체 기판 사이 공간에 형성시키는 단계;와,
    상기 진공 챔버에 형성된 가스 주입구를 통하여 반응 가스를 주입시키는 단계;와,
    적어도 하나 이상의 외부 전원에 상기 저항성 접촉을 연결하여 상기 반도체 기판 상면에 음(-)의 전압을 인가시키는 단계;를 포함하는 것을 특징으로 하는 플라즈마를 이용한 건식 식각 방법.
  2. 제 1항에 있어서,
    상기 레지스트막 패턴은 실리콘산화막 또는 실리콘질화막 패턴인 것을 특징 으로 하는 플라즈마를 이용한 건식 식각 방법.
  3. 제 1항 또는 제 2항에 있어서,
    상기 기판의 구분된 전극에 서로 다른 크기의 음의 전압을 인가하여 상기 기판 상면에 형성되는 식각 영역의 깊이를 서로 달리 하여 선택할 수 있는 것을 특징으로 하는 플라즈마를 이용한 건식 식각 방법.
  4. 반도체 기판에서 식각하지 않을 부분의 전도성이 상실되도록 하여 전도성 영역과 비전도성 영역을 구분하여 형성하는 단계;와,
    상기 전도성 영역 상면에 적어도 하나 이상의 저항성 접촉을 형성하는 단계;와,
    상기 전단계를 거친 반도체 기판을 건식 식각 공정이 진행되는 진공 챔버 내부 저면 중앙부에서 소정 높이를 가지는 척 상면에 안착시키는 단계;와,
    상기 진공 챔버 상부에 챔버 내부로 상기 기판 식각을 위한 플라즈마를 발생시키기 위한 유도결합 플라즈마 소스를 안치시켜 플라즈마를 상기 플라즈마 소스와 상기 반도체 기판 사이 공간에 형성시키는 단계;와,
    상기 진공 챔버에 형성된 가스 주입구를 통하여 반응 가스를 주입시키는 단계;와,
    적어도 하나 이상의 외부 전원에 상기 저항성 접촉을 연결하여 상기 반도체 기판 상면에 음(-)의 전압을 인가시키는 단계;를 포함하는 것을 특징으로 하는 플 라즈마를 이용한 건식 식각 방법.
  5. 제 4항에 있어서,
    상기 전도성 영역은 p-형 반도체 영역인 것을 특징으로 하는 플라즈마를 이용한 건식 식각 방법.
  6. 제 4항 또는 제 5항에 있어서,
    상기 기판의 구분된 전극에 서로 다른 크기의 음의 전압을 인가하여 상기 기판 상면에 형성되는 식각 영역의 깊이를 서로 달리 하여 선택할 수 있는 것을 특징으로 하는 플라즈마를 이용한 건식 식각 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990009775A (ko) * 1997-07-11 1999-02-05 윤종용 Pecvd 플라즈마 챔버의 서셉터 및 이를 이용한 챔버 클리닝 방법
KR19990024640A (ko) * 1997-09-04 1999-04-06 윤종용 물리적 기상 증착 시스템 및 물리적 기상 증착시스템의 증착방법
KR20000063462A (ko) * 2000-07-14 2000-11-06 구자홍 플라즈마를 이용한 기판의 홀가공방법
US20020019141A1 (en) * 1998-04-13 2002-02-14 Natsuko Ito Particle-removing apparatus for a semiconductor device manufacturing apparatus and method of removing particles

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990009775A (ko) * 1997-07-11 1999-02-05 윤종용 Pecvd 플라즈마 챔버의 서셉터 및 이를 이용한 챔버 클리닝 방법
KR19990024640A (ko) * 1997-09-04 1999-04-06 윤종용 물리적 기상 증착 시스템 및 물리적 기상 증착시스템의 증착방법
US20020019141A1 (en) * 1998-04-13 2002-02-14 Natsuko Ito Particle-removing apparatus for a semiconductor device manufacturing apparatus and method of removing particles
KR20000063462A (ko) * 2000-07-14 2000-11-06 구자홍 플라즈마를 이용한 기판의 홀가공방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102217981B1 (ko) 2019-09-25 2021-02-18 고려대학교 산학협력단 AlN의 선택적 습식 식각 방법

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