KR20100028048A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법은, 반도체 기판상에, 면 및 이 면으로부터 상방으로 솟아오르는 상승면을 갖는 돌출 형상 형태의 절연층을 형성하는 공정과, 돌출 형상 형태의 절연층을 덮도록 도전층을 형성하는 공정과, 85mTorr 이상의 고압의 조건하에서, 반도체 기판에 70mW/㎠ 이상의 바이어스 파워를 가하면서, 마이크로파를 플라즈마원으로 한 마이크로파 플라즈마를 이용한 에칭 처리에 의해, 도전층의 소정 영역을 패터닝하여 제거하는 공정을 포함한다.

Description

반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 발명은, 반도체 장치의 제조 방법에 관한 것이며, 특히, 플라즈마에 의한 에칭 처리를 행하는 공정을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
LSI(Large Scale Integrated circuit) 등의 반도체 장치는, 반도체 기판상에 절연층 및 도전층을 서로 번갈아 적층하도록 하여 제조된다. 일반적으로는, CVD(Chemical Vapor Deposition) 처리 등에 의해 반도체 기판상에 형성한 층에 대하여, 에칭 처리에 의한 패터닝을 행하여, 각 층을 적층해 간다. 또한, 에칭 처리에는, 평행 평판이나 ICP(Inductively-coupled Plasma), ECR(Electron Cyclotron Resoannce) 등, 여러 가지의 장치에서 발생시키는 플라즈마가 이용된다.
근래에는, MOS(Metal Oxide Semiconductor) 트랜지스터 등의 반도체 소자를 포함하는 반도체 장치에 있어서, 고(高)집적화 등의 관점에서, 3차원 구조인 것이 요구되고 있다. 여기에서, 3차원 구조의 MOS 트랜지스터의 구성에 대해서 간단히 설명한다.
도 12 및 도 13은 3차원 구조의 MOS 트랜지스터를 포함하는 반도체 장치를 나타내는 외관 사시도이다. 도 12는 후술하는 도전층(109)을 에칭하기 전의 상태를 나타내고, 도 13은 도전층(109)을 에칭한 후의 상태를 나타낸다. 도 12 및 도 13을 참조하여, 반도체 장치(101)는, 반도체 기판(웨이퍼; 102)의 주표면(103)으로부터 수직 방향으로 연장되도록 형성되는 도전성의 복수의 돌조부(protrusion; 104)를 포함한다. 돌조부(104)는, 도 12 중의 화살표(Ⅶ)로 나타내는 방향으로 연장된 형상이다. 각 돌조부(104)의 길이 방향에는, 도 13에 나타내는 상태에 있어서 도전층(109)을 사이에 끼운 위치에, 각각 소스 영역 및 드레인 영역이 형성된다.
이 반도체 기판(102)상에는, SiO2막으로 이루어지는 절연층(105)이 형성된다. 또한, 소스 영역 및 드레인 영역간에 위치하는 채널 영역상에, 돌조부(104)를 덮도록 얇은 SiO2막(106)으로 이루어지는 게이트 산화막이 형성된다. 여기에서, 게이트 산화막을 구성하는 SiO2막(106)에 대해서는, 돌조부(104)를 덮도록 형성되어 있기 때문에, 돌조부(104)의 상면(107)과 면(108)과의 사이에, 적층 방향의 높은 단차(ⅩⅠ)를 갖게 된다.
다음으로, 이 SiO2막(106)을 덮도록, 폴리실리콘(다결정 실리콘)으로 이루어지는 도전층(109)이 형성된다. 그 후, 이 폴리실리콘의 도전층(109)에 대하여, 레지스트(110)를 마스크로 하여 패터닝을 행하여, 도 13에 나타내는 바와 같이, 에칭 처리에 의해 도전층(109)의 소정 영역을 제거한다. 남겨진 도전층(109)이 게이트 전극이 된다. 이와 같이 하여, 반도체 기판(102)상에 3차원 구조의 MOS 트랜지스터가 형성된다. 이때, 돌조부(104)의 측부에 에칭 잔사물(殘渣物; 111)이 생긴다.
여기에서, 이러한 높은 단차를 갖는 폴리실리콘의 도전층(109)에 대하여 에칭 처리를 행할 때에, 일본공개특허공보 평9-69511호에 개시되어 있는 바와 같이, 처리 조건을 다르게 하여, 2단계로 에칭 처리를 행한다. 또한, 이러한 에칭 처리는, 예를 들면, 상기한 ICP 등의 플라즈마 처리 장치에 있어서 행해지고, 에칭 가스로서는, 일반적으로, HBr이나 Cl2에 미량의 O2를 첨가한 것이 이용된다.
일본공개특허공보 평9-69511호에 있어서는, 폴리실리콘의 도전층에 대하여, 메인 에칭 처리와, 오버 에칭 처리의 2단계로 에칭 처리하고 있다. 도 14는 에칭 처리에 있어서의 에칭 면적비와, 선택비와의 관계를 나타내는 그래프이다. 도 14에 있어서, 횡축은 에칭 면적비(%)를 나타내고, 종축은 선택비(폴리실리콘/SiO2)를 나타낸다.
여기에서, 에칭 면적비란, 에칭해야 하는 노출된 폴리실리콘의 면적(S2)과 에칭에 의해 폴리실리콘의 하층으로부터 노출된 SiO2의 면적(S3)과의 합에 대한 폴리실리콘의 면적(S2)의 비(比)이다. 즉, 도 12에 나타내는 상태에 있어서의 에칭 면적비는, 에칭해야 하는 노출된 폴리실리콘의 면적(S1)만이며, 노출된 SiO2의 면적(S3)이 0이기 때문에, 100이 된다. 또한, 에칭이 진행되어, 에칭해야 하는 폴리실리콘이 없어져, SiO2가 모두 노출된 상태에 있어서는, 에칭 면적비는 0이 된다. 또한, 선택비란, SiO2에 대한 에칭 레이트를 1로 한 경우에 있어서의 폴리실리콘에 대한 에칭 레이트의 비이다.
도 14에 있어서, SiO2가 노출되어 있지 않은 도 12에 나타내는 상태에 있어 서는, 형상의 정확성 확보 등의 관점에서, 저(低)선택비로 메인 에칭 처리가 행해진다. 에칭이 진행됨에 따라서, 에칭하고자 하는 부분의 면적(S2)이 작아져, SiO2의 노출되는 면적(S3)이 커지게 된다. 그 결과, 도 13에 나타내는 바와 같이, 돌조부(104)의 측부에 에칭 잔사물(111)이 남아 버린다. 여기에서, 에칭 잔사물(111)을 에칭 처리할 때에, 에칭 처리에 의해 생성된 SiBr 등의 반응 생성물이 활성화되고, 이 반응 생성물이 선택비를 저하시켜 버린다. 저선택비인 상태로 에칭 처리를 행하면, 노출되는 면적이 많아진 얇은 SiO2막(106), 특히, 돌조부(104)의 상면(107)에 형성된 얇은 SiO2막(106)이 공격받기 쉬워져 손상되어 버릴 우려가 있다. 따라서, 도 14에 나타내는 바와 같이, 오버 에칭 처리에서는, 예를 들면, 선택비를 50 이상으로 한 고(高)선택비로 에칭 처리를 행할 필요가 있다.
또한, 상기한 바와 같이 2단계로 에칭 처리를 행하면, 다른 조건에 있어서의 에칭 처리를 행하지 않으면 안 되기 때문에, 공정수의 증가에 수반하여, 효율 좋게 반도체 장치를 제조할 수 없다.
(발명의 개시)
(발명이 해결하고자 하는 과제)
본 발명의 목적은, 적절하게, 그리고, 효율적으로 제조할 수 있는 반도체 장치의 제조 방법을 제공하는 것에 있다.
(과제를 해결하기 위한 수단)
본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판상에, 면 및 이 면으로부터 상방으로 솟아오르는 상승면을 갖는 돌출 형상 형태의 절연층을 형성하는 공정과, 돌출 형상 형태의 절연층을 덮도록 도전층을 형성하는 공정과, 85mTorr 이상의 고압의 조건하에서, 반도체 기판에 70mW/㎠ 이상의 바이어스 파워(bias power)를 가하면서, 마이크로파를 플라즈마원으로 한 마이크로파 플라즈마를 이용한 에칭 처리에 의해, 도전층의 소정 영역을 패터닝하여 제거하는 공정을 포함한다.
이러한 반도체 장치의 제조 방법에 의하면, 상승면을 갖는 돌출 형상 형태의 절연층의 위에 형성된 도전층의 소정 영역을 에칭 처리에 의해 패터닝하여 제거할 때에, 85mTorr 이상의 고압의 조건하에서, 반도체 기판에 70mW/㎠ 이상의 바이어스 파워를 가하면서, 마이크로파를 플라즈마원으로 한 마이크로파 플라즈마를 이용한 에칭 처리를 행한다. 이에 따라, 에칭 처리할 때에 발생하는 반응 생성물의 활성화를 억제하고, 고선택비를 유지하면서 에칭 처리를 행할 수 있다. 그렇게 하면, 형상의 정확성을 확보하면서, 즉, 상승면의 측부에 에칭 잔사물을 발생시키지 않도록 하면서, 절연층의 손상 등을 방지하여, 에칭 처리를 행할 수 있다. 또한, 이러한 돌출 형상 형태를 갖는 반도체 장치의 에칭 처리에 있어서, 일 공정의 에칭 처리로, 도전층을 제거할 수 있다. 따라서, 적절하게, 그리고 효율적으로 반도체 장치를 제조할 수 있다.
더욱 바람직한 실시 형태에서는, 에칭 처리를 행할 때에, 반도체 기판에 100kHz 이상 2MHz 이하의 주파수의 바이어스 전압을 가한다.
더욱 바람직한 실시 형태에서는, 에칭 처리를 행할 때의 에칭 가스의 유량은, 1600sccm 이상이다.
더욱 바람직한 실시 형태에서는, 절연층은 실리콘 산화막이며, 도전층은 폴리실리콘이다.
더욱 바람직한 실시 형태에서는, 절연층을 형성하는 공정에 앞서, 반도체 기판상에, 상방으로 솟아오른 돌출 형상 형태의 도전층을 형성하는 공정을 구비하고, 절연층은, 돌출 형상 형태의 도전층의 표면에 형성된 박막 절연층을 포함한다.
더욱 바람직한 실시 형태에서는, 돌출 형상 형태의 절연층은, 면으로부터 소정의 높이를 사이에 두고 상승면의 상부에 위치한다.
이 발명의 다른 국면에 있어서, 반도체 장치의 제조 방법은, 반도체 기판의 주표면상에, 이 주표면으로부터 상방으로 솟아올라 연장되고, 소스 영역 및 드레인 영역이 되어야 하는 돌조부를 형성하는 공정과, 돌조부의 소스 영역 및 드레인 영역간에 위치하는 채널 영역상에 게이트 절연막이 되어야 하는 절연층을 형성하는 공정과, 돌조부 및 절연층을 덮는 도전층을 형성하는 공정과, 85mTorr 이상의 고압의 조건하에서, 상기 반도체 기판에 70mW/㎠ 이상의 바이어스 파워를 가하면서, 마이크로파를 플라즈마원으로 한 마이크로파 플라즈마를 이용한 에칭 처리에 의해, 도전층을 패터닝하여 채널 영역상의 도전층을 남기면서 도전층을 제거하여 게이트 전극을 형성하는 공정을 포함한다.
도 1은 본 발명에 따른 반도체 장치의 제조 방법에 있어서 제조되는 반도체 장치 중, 에칭 처리를 행하기 전의 반도체 장치를 나타내는 외관 사시도이다.
도 2는 도 1에 나타내는 반도체 장치를, 도 1 중의 화살표(Ⅱ)의 방향에서 본 외관 사시도이다.
도 3은 도 1에 나타내는 반도체 장치에 에칭 처리를 행한 후의 반도체 장치를 나타내는 외관 사시도이다.
도 4는 도 3에 나타내는 반도체 장치를, 도 3 중의 화살표(Ⅳ)의 방향에서 본 외관 사시도이다.
도 5는 본 발명의 일 실시 형태에 따른 반도체 장치의 제조 방법에 사용되는 플라즈마 처리 장치를 나타내는 개략도이다.
도 6은 압력과 선택비와의 관계를 나타내는 그래프이다.
도 7은 바이어스 파워와 선택비와의 관계를 나타내는 그래프이다.
도 8은 압력과 전자 온도와의 관계를 나타내는 그래프이다.
도 9는 전자 온도와 선택비와의 관계를 나타내는 그래프이다.
도 10은 가스 유량과 테이퍼 각도와의 관계를 나타내는 그래프이다.
도 11은 도 4에 나타내는 반도체 장치를, 도 4 중의 화살표(ⅩⅠ)의 방향에서 본 도면이다.
도 12는 3차원 구조의 MOS 트랜지스터를 포함하는 반도체 장치를 나타내는 외관 사시도이다.
도 13은 도 12에 나타내는 반도체 장치 중, 에칭 잔사물이 남은 상태를 나타내는 외관 사시도이다.
도 14는 에칭 면적비와 선택비와의 관계를 나타내는 그래프이다.
(발명을 실시하기 위한 최량의 형태)
이하, 본 발명의 실시 형태를, 도면을 참조하여 설명한다. 도 1∼도 4는, 본 발명의 일 실시 형태에 따른 반도체 장치의 제조 방법에 있어서 제조되는 반도체 장치(11)를 나타내는 외관 사시도이다. 도 1은 도전층의 에칭 처리 전의 상태를 나타내는 도면이며, 도 2는 도 1에 나타내는 반도체 장치(11)를 도 1 중의 화살표(Ⅱ)의 방향에서 본 도면이다. 도 3은 도전층의 에칭 처리 후의 상태를 나타내는 외관 사시도이며, 도 4는 도 3에 나타내는 반도체 장치(11)를 도 3 중의 화살표(Ⅳ)의 방향에서 본 도면이다. 또한, 본 발명의 일 실시 형태에 따른 반도체 장치의 제조 방법으로 제조되는 반도체 장치(11)로서, 3차원 구조의 MOS 트랜지스터를 포함하는 반도체 장치로 하며, 에칭 처리 장치로서, 예를 들면 마이크로파 플라즈마 처리 장치를 이용한 예에 대해서 설명한다.
우선, 절연층을 형성하는 공정에 앞서, 도 1, 도 2에 나타내는 바와 같이, 반도체 기판(12)상에, 반도체 기판(12)의 주표면(13)으로부터 상방으로 솟아올라 연장되는 폴리실리콘의 복수의 돌조부(14)를 형성한다. 각 돌조부(14)는, 단면이 대략 직사각 형상이다. 또한, 돌조부(14)는, 도 1 중의 화살표(Ⅰ)로 나타내는 방향으로 연장된 형상이다. 각 돌조부(14)의 길이 방향에는, 도 3에 나타내는 바와 같이, 후술하는 에칭 처리 후의 도전층(21)을 사이에 끼운 위치에, 각각 소스 영역 및 드레인 영역이 형성된다.
다음으로, 돌조부(14)를 제외한 반도체 기판(12)을 덮도록, 절연층(15)이 되는 SiO2막을 형성한다. 그 후, 추가로 이 절연층 및 돌조부(14)를 덮도록, 절연층이 되는 박막의 SiO2막(16; 게이트 산화막)을 형성한다. 여기에서, 실리콘 산화물인 박막의 SiO2막(16)은, 돌조부(14)를 덮도록 형성되어 있기 때문에, 수직 방향으로 연장되는 돌출 형상 형태(17)를 갖도록 형성된다. 즉, 돌출 형상 형태(17)를 포함하는 SiO2막(16)은, 절연층(15)에 접하는 면(18), 이 면(18)으로부터 돌출 형상 형태(17)를 양측으로 사이에 끼우도록 상방으로 솟아오르는 상승면(19) 및, 면(18)으로부터 소정의 높이를 사이에 두고 상승면(19)의 상부에 위치하는 상면(20)을 갖는다. 또한, 면(18)과 상면(20)과의 사이에는, 수직 방향의 높은 단차(H)가 형성되어 있다.
다음으로, SiO2막(16)을 덮도록 폴리실리콘의 도전층(21)을 형성한다. 그리고, 이 도전층(21)에 대하여, 게이트 전극이 되는 부분에 SiN(22)을 마스크로 하여 패터닝을 행한다. 그 후, 도 3 및 도 4에 나타내는 바와 같이, 소스 영역 및 드레인 영역간에 위치하는 채널 영역상의 도전층(21)을 남기면서, 에칭 처리에 의해 도전층(21)을 제거한다. 남겨진 도전층(21)이, 게이트 전극이 된다. 이와 같이 하여, 반도체 기판(12)상에 3차원 구조의 MOS 트랜지스터가 형성된다.
여기에서, 에칭 처리에 있어서는, 85mTorr 이상의 고압의 조건하에서, 반도체 기판에 70mW/㎠ 이상의 바이어스 파워를 가하면서, 마이크로파를 플라즈마원으 로 한 마이크로파 플라즈마를 이용하여 행한다. 또한, 이 경우의 에칭 가스는, Cl2와 HBr과 Ar을 혼합한 혼합 가스를 재료 가스로 하고 있다.
이러한 반도체 장치(11)의 제조 방법에 의하면, 상승면(19)을 갖는 돌출 형상 형태(17)의 절연층(15)의 위에 형성된 도전층(21)의 소정 영역을 에칭 처리에 의해 패터닝하여 제거할 때에, 85mTorr 이상의 고압의 조건하에서, 반도체 기판에 70mW/㎠ 이상의 바이어스 파워를 가하면서, 마이크로파를 플라즈마원으로 한 마이크로파 플라즈마를 이용한 에칭 처리를 행한다. 이에 따라, 에칭 처리할 때에 발생하는 반응 생성물의 활성화를 억제하고, 고선택비를 유지하면서 에칭 처리를 행할 수 있다. 그렇게 하면, 형상의 정확성을 확보하면서, 즉, 상승면(19)의 측부에 에칭 잔사물을 발생시키지 않도록 하면서, 절연층인 SiO2막(16)의 손상 등을 방지하여, 에칭 처리를 행할 수 있다. 이 경우, SiO2막(16) 중, 특히, 에칭 가스나 반응 생성물에 많이 노출되는 상면(20) 부분의 손상을 방지할 수 있다. 또한, 이러한 돌출 형상 형태(17)를 갖는 반도체 장치(11)의 에칭 처리에 있어서, 일 공정의 에칭 처리로, 도전층(21)을 제거할 수 있다. 따라서, 종래예와 같이 2회의 에칭 처리를 행하지 않아도 되기 때문에, 적절하게, 그리고, 효율적으로 반도체 장치(11)를 제조할 수 있다.
도 5는 상기한 플라즈마를 발생시켜서 처리를 행하는 플라즈마 처리 장치의 구성을 나타내는 개략도이다.
도 5를 참조하여, 플라즈마 처리 장치(31)는, 반도체 기판(36)을 수용하여, 반도체 기판(36)에 처리를 행하기 위한 밀봉 가능한 챔버(32)와, 도파관(waveguide)으로부터 급전되는 마이크로파에 의한 플라즈마를 챔버(32) 내에 발생시키는 안테나부(33)를 포함한다.
여기에서, 도 5에 나타내는 플라즈마 처리 장치(31)를 이용하여, 반도체 기판(36)에 대하여 플라즈마에 의한 에칭 처리를 행하는 방법에 대해서 간단하게 설명한다. 우선, 처리 대상이 되는 반도체 기판(36)을, 챔버(32) 내의 서셉터(34)상에 올려놓는다. 다음으로, 챔버(32) 내를 상기한 마이크로파 플라즈마의 방전 조건이 되는 압력이 되기까지 감압하고, 반도체 기판(36)에 소정의 바이어스 전압을 부여한다. 그 후, 고주파 전원에 의해 마이크로파를 발생시키고, 도파관을 통하여 안테나부(33)에 급전한다. 이와 같이 하여, 안테나부(33)로부터, 플라즈마 생성 영역(37)에 있어서, 플라즈마를 발생시킨다. 발생시킨 플라즈마는, 가스 샤워 헤드(35)를 통과하여 플라즈마 확산 영역(38)에 도달하고, 가스 샤워 헤드(35)로부터 공급되는 재료 가스와 플라즈마 확산 영역(38)에 있어서 반응하여, 에칭 처리를 행한다.
안테나부(33)는, 하방측에서 본 경우에 T자 형상으로 형성된 복수의 슬롯공을 갖는 원판 형상의 슬롯판을 구비하는 구성으로 하여, 도파관으로부터 급전된 마이크로파를, 이 복수의 슬롯공으로부터 챔버(32) 내에 방사한다. 이렇게 함으로써, 균일한 전자 밀도 분포를 갖는 플라즈마를 발생시킬 수 있다.
또한, 이러한 구성의 플라즈마 처리 장치(31)는, 바이어스 파워나 바이어스 전압의 주파수를 임의로 변경할 수 있기 때문에, 바이어스 전압의 조건의 변경이 용이하다.
또한, 이러한 플라즈마 처리 장치(31)의 구성의 일 예로서는, 예를 들면, 반도체 기판(36)을 올려놓는 서셉터(34)와 안테나부(33)와의 사이의 거리로서 약 120mm를 선택하고, 서셉터(34)와 가스 샤워 헤드(35)와의 사이의 거리로서 약 40mm를 선택한다. 또한, 방전 조건으로서 주파수를 2.45GHz로 한다. 이러한 구성의 플라즈마 처리 장치(31)에 있어서, 안테나부(33)로부터 하방측으로의 거리를 A(mm)로 하면, 0≤A≤25의 범위가, 플라즈마 생성 영역(37)이 된다. 또한, 50≤A≤120의 범위가, 플라즈마 확산 영역(38)이 된다. 또한, 후술하는 전자 온도는, 플라즈마 확산 영역에 있어서의 반도체 기판(36)의 표면 근방에서의 값이다.
도 6은 압력과 선택비와의 관계를 나타내는 그래프이다. 도 6에 있어서, 횡축은 압력(mTorr)을 나타내고, 종축은 선택비(폴리실리콘/SiO2)를 나타낸다. 또한, 이때에 반도체 기판에 가한 바이어스 파워는, 70mW/㎠이다. 도 6을 참조하여, 압력이 70mTorr일 때에 선택비가 가장 낮아지며, 80mTorr, 90mTorr로 압력이 높아짐에 따라 선택비가 높아져 간다. 그렇게 하면, 도 13에 나타내는 S2와 S3과의 관계에 있어서, 선택비를 50 이상으로 하기 위해서는, 적어도 압력을 85mTorr보다도 높게 할 필요가 있다. 따라서, 에칭 처리에 있어서 85mTorr 이상의 고압의 조건으로 하면, 선택비로서 50 이상을 확보할 수 있어, 고선택비를 유지할 수 있다. 그 결과, 폴리실리콘의 도전층을 적극적으로 에칭하여 제거할 수 있다. 더욱 바람직하게는, 100mTorr 이상으로 하면, 보다 확실하게 선택비로서 50 이상을 확보할 수 있 다.
도 7은 바이어스 파워와 선택비와의 관계를 나타내는 그래프이다. 도 7에 있어서, 횡축은 바이어스 파워(W)를 나타내고, 종축은 선택비를 나타낸다. 또한, 반도체 기판으로서는, Ф300mm인 것을 이용하고 있다. 도 7 중의 a는 압력 40mTorr, b는 압력 70mTorr, c는 압력 100mTorr의 경우를 나타낸다. 도 7을 참조하여, 각 압력에 있어서, 바이어스 파워를 저하시키면, 선택비를 향상시킬 수 있다. 그러나, 50W 이하, 즉, 70mW/㎠보다도 작아지면, 형상의 제어가 곤란해지기 때문에, 측면이 에칭되어 버려, 사이드 에치 형상이 발생해 버릴 우려가 있다. 따라서, 바이어스 파워를 50W 이상, 즉, 70mW/㎠ 이상으로 함으로써, 사이드 에치 형상을 회피할 수 있다. 여기에서, 바이어스 파워를 100W로 해도, 선택비 60 이상을 확보할 수 있다.
또한, 바이어스 전압의 주파수에 대해서는, 너무 높으면 반도체 기판상에서 플라즈마가 발생해 버리게 된다. 한편, 너무 낮으면, 상기한 바이어스 파워의 효율이 저하되어 버리게 된다. 따라서, 바이어스 전압의 주파수를, 100kHz 이상 2MHz 이하로 함으로써, 상기한 문제를 회피하면서, 추가로 에칭 처리에 의해 생성된 반응 생성물의 재해리(再解離)를 저감시킬 수 있어, 더욱 고선택비를 유지할 수 있다.
또한, 상기에서는, 바이어스 전압의 주파수를 2MHz보다도 높게 하면, 반도체 기판상에서 플라즈마가 발생해 버린다고 했지만, 더욱 높은 고주파, 예를 들면, 10MHz∼15MHz, 구체적으로는, 13.56MHz로 하면, 2MHz에 비하여 고주파에 의해 반도 체 기판으로의 이온의 인입이 억제되기 때문에, 반도체 기판으로의 대미지가 저감된다. 따라서, 이러한 바이어스 전압의 주파수를 선택하는 것으로 해도 좋다.
도 8은 도 5에 나타내는 플라즈마 처리 장치에 있어서의 압력과 전자 온도와의 관계를 나타내는 그래프이다. 도 8에 있어서, 횡축은 압력(mTorr)을 나타내고, 종축은 전자 온도(eV)를 나타낸다. 이러한 플라즈마 처리 장치에 의하면, 85mTorr 이상의 압력으로 함으로써, 전자 온도를 1.0eV 이하로 할 수 있다. 더욱 확실하게는, 100mTorr 이상의 압력으로 함으로써, 전자 온도를 1.0eV 이하로 할 수 있다.
도 9는 전자 온도와 선택비와의 관계를 나타내는 그래프이다. 도 9에 있어서, 횡축은 전자 온도(eV)를 나타내고, 종축은 선택비를 나타낸다. 도 9를 참조하여, 선택비를 50 이상으로 하기 위해서는, 전자 온도를 1.0eV 이하로 할 필요가 있다. 따라서, 전자 온도를 1.0eV 이하로 함으로써, 고선택비를 유지하면서 에칭 처리를 행할 수 있다. 그렇게 하면, 형상의 정확성을 확보하면서, 즉, 상승면(19)의 측부에 에칭 잔사물을 발생시키지 않도록 하면서, 절연층인 SiO2막(16)의 손상 등을 방지하며, 에칭 처리를 행할 수 있다. 이 경우, SiO2막(16) 중, 특히, 에칭 가스나 반응 생성물에 많이 노출되는 상면(20) 부분의 손상을 방지할 수 있다. 또한, 이러한 돌출 형상 형태(17)를 갖는 반도체 장치(11)의 에칭 처리에 있어서, 일 공정의 에칭 처리로, 도전층(21)을 제거할 수 있다. 따라서, 종래예와 같이 2회의 에칭 처리를 행하지 않아도 되기 때문에, 적절하게, 그리고, 효율적으로 반도체 장치(11)를 제조할 수 있다. 또한, 여기에서는, 전자 온도는 다소의 오차를 포함하 는 것으로 하며, 오차로서, 적어도 1.05eV 이하의 것이 포함된다.
또한, 에칭 처리를 행할 때의 에칭 가스의 유량은, 1600sccm 이상으로 하는 것이 바람직하다. 도 10은 에칭 가스의 유량과 테이퍼 각도와의 관계를 나타내는 그래프이다. 도 10에 있어서, 횡축은 가스 유량(sccm)을 나타내고, 종축은 테이퍼 각도(deg)를 나타낸다. 여기에서, 테이퍼 각도란, 도 11에 나타내는 도면에 있어서, 도전층(21)의 측벽면(23)과 면(18)이 이루는 각도(α)를 말한다. 또한, 도 11은 도 4에 나타내는 반도체 장치(11)를, 도 4에 나타내는 화살표(ⅩⅠ)의 방향에서 본 도면이다. 도 10 및 도 11을 참조하여, 가스 유량이 증가함에 따라서, 테이퍼 각도가 수직으로 되어 간다. 즉, 도전층(21)의 측벽면(23)이 면(18)으로부터 수직으로 솟아오르는 형상이 되며, 이 수직 형상이 양호해져 간다. 여기에서, 가스 유량을 1600sccm 이상으로 함으로써, 테이퍼 각도를 88(deg)보다도 수직에 가깝게 할 수 있다. 또한, 상기한 플라즈마 처리 장치에 적용되는 일반적인 터보 펌프의 능력으로부터, 가스 유량은, 2200sccm 이하로 하는 것이 바람직하다.
또한, 상기의 실시 형태에 있어서는, 본 발명의 일 실시 형태에 따른 반도체 장치의 제조 방법으로서, 단면이 대략 직사각 형상인 돌조부(14)를 덮도록 형성되는 돌출 형상 형태(17)를 갖는 절연층을 형성하는 공정을 포함하는 것으로 했지만, 이에 한하지 않고, 예를 들면, 단면이 계단 형상으로서, 면 및 이 면으로부터 상방으로 솟아오르는 상승면을 갖는 돌출 형상 형태의 절연층을 형성하는 공정을 포함하는 것으로 해도 좋다. 이러한 돌출 형상 형태에 대해서도, 면과 상승면과의 사이에 에칭 잔사물이 남을 우려가 있어, 에칭 처리에 있어서 고선택비를 요하기 때 문이다.
또한, 상기의 실시 형태에 있어서는, 도전층을 폴리실리콘으로 하고, 게이트 전극을 형성할 때의 게이트 에칭 처리에 상기한 방법에 있어서 에칭 처리를 행하는 것으로 했지만, 이에 한하지 않고, 도전층을 메탈층으로 한 게이트 에칭 처리를 행할 때에도 적용된다. 메탈층으로서는, Ti(티탄)이나 Ta(탄탈), W(텅스텐) 등을 포함하는 것에 대해서도 적용된다.
또한, 상기의 실시 형태에 있어서는, 실리콘 산화물(SiO2)을 절연층으로서 적용하는 것으로 했지만, 이에 한하지 않고, 예를 들면, Hf(하프늄)이나 Zr(지르코늄), Al(알루미늄) 등을 포함하는 산화막을, 절연층으로서 적용하는 것으로 해도 좋다.
또한, 상기의 실시 형태에 있어서는, 반도체 소자로서 3차원 구조의 MOS 트랜지스터를 이용한 예에 대해서 설명했지만, 이에 한하지 않고, CCD(Charge Coupled Device) 등의 반도체 소자를 포함하는 3차원 구조의 반도체 장치를 제조할 때에도 적용된다.
이상, 도면을 참조하여 본 발명의 실시 형태를 설명했지만, 본 발명은, 도시한 실시 형태의 것에 한정되지 않는다. 도시한 실시 형태에 대하여, 본 발명과 동일한 범위 내에 있어서, 혹은 균등한 범위 내에 있어서, 여러 가지의 수정이나 변형을 가하는 것이 가능하다.
본 발명에 따른 반도체 장치의 제조 방법은, 적절하고, 그리고, 효율적인 제조가 요구되는 경우에, 유효하게 이용된다.

Claims (7)

  1. 반도체 기판상에, 면 및 이 면으로부터 상방으로 솟아오르는 상승면을 갖는 돌출 형상 형태의 절연층을 형성하는 공정과,
    상기 돌출 형상 형태의 절연층을 덮도록 도전층을 형성하는 공정과,
    85mTorr 이상의 고압의 조건하에서, 상기 반도체 기판에 70mW/㎠ 이상의 바이어스 파워(bias power)를 가하면서, 마이크로파를 플라즈마원으로 한 마이크로파 플라즈마를 이용한 에칭 처리에 의해, 상기 도전층의 소정 영역을 패터닝하여 제거하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 에칭 처리를 행할 때에, 상기 반도체 기판에 100kHz 이상 2MHz 이하의 주파수의 바이어스 전압을 가하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 에칭 처리를 행할 때의 에칭 가스의 유량은 1600sccm 이상인 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 절연층은 실리콘 산화막이며,
    상기 도전층은 폴리실리콘인 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 절연층을 형성하는 공정에 앞서, 상기 반도체 기판상에, 상방으로 솟아오른 돌출 형상 형태의 도전층을 형성하는 공정을 구비하고,
    상기 절연층은 상기 돌출 형상 형태의 도전층의 표면에 형성된 박막 절연층을 포함하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 돌출 형상 형태의 절연층은, 상기 면으로부터 소정의 높이를 사이에 두고 상기 상승면의 상부에 위치하는 반도체 장치의 제조 방법.
  7. 반도체 기판의 주표면상에, 이 주표면으로부터 상방으로 솟아올라 연장되고, 소스 영역 및 드레인 영역이 되어야 하는 돌조부(protrusion)를 형성하는 공정과,
    상기 돌조부의 소스 영역 및 드레인 영역간에 위치하는 채널 영역상에 게이트 절연막이 되어야 하는 절연층을 형성하는 공정과,
    상기 돌조부 및 상기 절연층을 덮는 도전층을 형성하는 공정과,
    85mTorr 이상의 고압의 조건하에서, 상기 반도체 기판에 70mW/㎠ 이상의 바이어스 파워를 가하면서, 마이크로파를 플라즈마원으로 한 마이크로파 플라즈마를 이용한 에칭 처리에 의해, 상기 도전층을 패터닝하여 상기 채널 영역상의 도전층을 남기면서 상기 도전층을 제거하여 게이트 전극을 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
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